JP2002072233A - 液晶表示装置および携帯端末 - Google Patents
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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Abstract
(57)【要約】
【課題】薄型化、小面積化、狭額縁化を実現できる液晶
表示装置およびこれを用いた携帯端末を提供する。 【解決手段】複数の画素が行列状に配置され、スイッチ
ング素子として薄膜トランジスタを有する画素部１２が
形成された第１の基板１６と、第１の基板に対向して配
置された第２の基板６２と、第１および第２の基板（６
１，６２）の間に保持された液晶組成物６３を有する液
晶表示装置であって、画素部１２に対して画素信号を書
き込むための周辺回路のうち少なくとも一部の周辺回路
（１３，１４）が、第１の基板上に薄膜トランジスタで
構成され、周辺回路のうち残りの部分の周辺回路（２
３，２４，２５）が、半導体チップで構成されており、
半導体チップの少なくとも一部が、薄膜トランジスタで
構成された周辺回路領域（１３，１４）と重なるよう
に、半導体チップが第１の基板上に配置されている。
表示装置およびこれを用いた携帯端末を提供する。 【解決手段】複数の画素が行列状に配置され、スイッチ
ング素子として薄膜トランジスタを有する画素部１２が
形成された第１の基板１６と、第１の基板に対向して配
置された第２の基板６２と、第１および第２の基板（６
１，６２）の間に保持された液晶組成物６３を有する液
晶表示装置であって、画素部１２に対して画素信号を書
き込むための周辺回路のうち少なくとも一部の周辺回路
（１３，１４）が、第１の基板上に薄膜トランジスタで
構成され、周辺回路のうち残りの部分の周辺回路（２
３，２４，２５）が、半導体チップで構成されており、
半導体チップの少なくとも一部が、薄膜トランジスタで
構成された周辺回路領域（１３，１４）と重なるよう
に、半導体チップが第１の基板上に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びこれを用いた携帯端末に関し、特に薄型化、小面積
化、狭額縁化が要求される携帯端末に使用される液晶表
示装置およびこれを表示部として用いる携帯端末に関す
る。
びこれを用いた携帯端末に関し、特に薄型化、小面積
化、狭額縁化が要求される携帯端末に使用される液晶表
示装置およびこれを表示部として用いる携帯端末に関す
る。
【０００２】
【従来の技術】テレビジョン受像機、コンピュータある
いは携帯端末などの表示装置として、近年、薄型で低消
費電力のパネルディスプレイが多用されるようになって
きている。このパネルディスプレイとしては、ガラス基
板などの透明絶縁基板（パネル）上に、スイッチング素
子として、例えばＴＦＴ（Thin Film Transistor；薄膜
トランジスタ）を用いた画素を行列状に多数配列し、液
晶などの電気光学的効果を有する物質と組み合わせたア
クティブマトリックス型表示装置が知られている。
いは携帯端末などの表示装置として、近年、薄型で低消
費電力のパネルディスプレイが多用されるようになって
きている。このパネルディスプレイとしては、ガラス基
板などの透明絶縁基板（パネル）上に、スイッチング素
子として、例えばＴＦＴ（Thin Film Transistor；薄膜
トランジスタ）を用いた画素を行列状に多数配列し、液
晶などの電気光学的効果を有する物質と組み合わせたア
クティブマトリックス型表示装置が知られている。
【０００３】このアクティブマトリクス型表示装置とし
て、特開平４−２４２７２４号公報では、画素部を駆動
するために基板上に形成される周辺回路の一部を、画素
に接続されたアクティブ素子と同様の相補型のＴＦＴで
構成し、残りの周辺回路を半導体チップで構成した液晶
表示装置を提供している。
て、特開平４−２４２７２４号公報では、画素部を駆動
するために基板上に形成される周辺回路の一部を、画素
に接続されたアクティブ素子と同様の相補型のＴＦＴで
構成し、残りの周辺回路を半導体チップで構成した液晶
表示装置を提供している。
【０００４】図１２（ａ）に上記の従来の液晶表示装置
の概略構成図を、図１２（ｂ）に図１２（ａ）における
Ａ−Ａ線の断面図を示す。図１２（ａ）および（ｂ）に
示す液晶表示装置では、ＴＦＴにより形成された一部の
周辺回路（例えば水平ドライバ１４、垂直ドライバ１３
など）が形成された透明絶縁基板１６と、これと対向配
置された透明絶縁性基板（対向基板）６２との間に液晶
層６３を保持してなる液晶表示装置において、半導体チ
ップで構成した残りの周辺回路（例えばタイミングコン
トローラ２３、基準電圧発生回路２４、およびＤＣ−Ｄ
Ｃコンバータ２５など）、すなわちＩＣチップ（２３〜
２５）を透明絶縁基板１６における周辺回路（１３，１
４）が形成されている面とは、反対側の面に取り付け、
フレキシブルケーブル８を用いて周辺回路（１３，１
４）との間の電気的接続をなす構成を採っている。
の概略構成図を、図１２（ｂ）に図１２（ａ）における
Ａ−Ａ線の断面図を示す。図１２（ａ）および（ｂ）に
示す液晶表示装置では、ＴＦＴにより形成された一部の
周辺回路（例えば水平ドライバ１４、垂直ドライバ１３
など）が形成された透明絶縁基板１６と、これと対向配
置された透明絶縁性基板（対向基板）６２との間に液晶
層６３を保持してなる液晶表示装置において、半導体チ
ップで構成した残りの周辺回路（例えばタイミングコン
トローラ２３、基準電圧発生回路２４、およびＤＣ−Ｄ
Ｃコンバータ２５など）、すなわちＩＣチップ（２３〜
２５）を透明絶縁基板１６における周辺回路（１３，１
４）が形成されている面とは、反対側の面に取り付け、
フレキシブルケーブル８を用いて周辺回路（１３，１
４）との間の電気的接続をなす構成を採っている。
【０００５】あるいは、図１３に示すように、ＴＦＴに
より形成された一部の周辺回路（例えば水平ドライバ１
４、垂直ドライバ１３など）が形成された透明絶縁基板
１６の同一面に、残りの半導体チップで構成した周辺回
路（例えばタイミングコントローラ２３、基準電圧発生
回路２４、およびＤＣ−ＤＣコンバータ２５など）、す
なわちＩＣチップ（２３〜２５）を取り付け、周辺回路
（１３，１４）との間の電気的接続をなす構成を採って
いる。
より形成された一部の周辺回路（例えば水平ドライバ１
４、垂直ドライバ１３など）が形成された透明絶縁基板
１６の同一面に、残りの半導体チップで構成した周辺回
路（例えばタイミングコントローラ２３、基準電圧発生
回路２４、およびＤＣ−ＤＣコンバータ２５など）、す
なわちＩＣチップ（２３〜２５）を取り付け、周辺回路
（１３，１４）との間の電気的接続をなす構成を採って
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、図１２
に示す液晶表示装置では、図１２（ｂ）に示すように、
少なくともＩＣチップ（２３〜２５）およびフレキシブ
ルケーブル８の厚みｔａ（例えば、１ｍｍ程度）の分だ
け液晶表示装置全体の厚みｔｂが厚くなってしまう。従
って、当該液晶表示装置を表示部として用いる機器の厚
みも厚くなってしまう。特に、携帯端末、例えば携帯電
話機では、装置本体の薄型化が進められており、この携
帯電話機の表示部として用いられる液晶表示装置の厚さ
ｔｂが厚いと、携帯電話機本体の薄型化の妨げとなる。
に示す液晶表示装置では、図１２（ｂ）に示すように、
少なくともＩＣチップ（２３〜２５）およびフレキシブ
ルケーブル８の厚みｔａ（例えば、１ｍｍ程度）の分だ
け液晶表示装置全体の厚みｔｂが厚くなってしまう。従
って、当該液晶表示装置を表示部として用いる機器の厚
みも厚くなってしまう。特に、携帯端末、例えば携帯電
話機では、装置本体の薄型化が進められており、この携
帯電話機の表示部として用いられる液晶表示装置の厚さ
ｔｂが厚いと、携帯電話機本体の薄型化の妨げとなる。
【０００７】また、図１３に示す液晶表示装置では、Ｔ
ＦＴにより形成された一部の周辺回路（１３，１４）
と、残りのＩＣチップ（２３〜２５）の合算された面積
が、周辺部（額縁）の面積となり、コンパクト化が損な
われるという不利益がある。また、液晶表示装置に占め
る有効表示面積（液晶表示部）の割合が小さくなってし
まうという不利益もある。
ＦＴにより形成された一部の周辺回路（１３，１４）
と、残りのＩＣチップ（２３〜２５）の合算された面積
が、周辺部（額縁）の面積となり、コンパクト化が損な
われるという不利益がある。また、液晶表示装置に占め
る有効表示面積（液晶表示部）の割合が小さくなってし
まうという不利益もある。
【０００８】本発明は上記の事情に鑑みてなされたもの
であり、従って、本発明は、液晶表示装置の薄型化、小
面積化、狭額縁化を実現できる液晶表示装置およびこれ
を用いた携帯端末を提供することを目的とする。
であり、従って、本発明は、液晶表示装置の薄型化、小
面積化、狭額縁化を実現できる液晶表示装置およびこれ
を用いた携帯端末を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の液晶表示装置は、複数の画素が行列状に配
置されており、スイッチング素子として薄膜トランジス
タを有する画素部が形成された第１の基板と、前記第１
の基板に対向して配置された第２の基板と、前記第１の
基板と前記第２の基板との間に保持された液晶組成物を
有する液晶表示装置であって、前記画素部に対して画素
信号を書き込むための周辺回路のうち少なくとも一部の
周辺回路が、前記第１の基板上に薄膜トランジスタで構
成され、前記周辺回路のうち残りの部分の周辺回路が、
半導体チップで構成されており、前記半導体チップの少
なくとも一部が、前記薄膜トランジスタで構成された前
記周辺回路領域と重なるように、前記半導体チップが前
記第１の基板上に配置されている。そして、この液晶表
示装置は、携帯電話機などの携帯端末において、その表
示部として用いられる。
め、本発明の液晶表示装置は、複数の画素が行列状に配
置されており、スイッチング素子として薄膜トランジス
タを有する画素部が形成された第１の基板と、前記第１
の基板に対向して配置された第２の基板と、前記第１の
基板と前記第２の基板との間に保持された液晶組成物を
有する液晶表示装置であって、前記画素部に対して画素
信号を書き込むための周辺回路のうち少なくとも一部の
周辺回路が、前記第１の基板上に薄膜トランジスタで構
成され、前記周辺回路のうち残りの部分の周辺回路が、
半導体チップで構成されており、前記半導体チップの少
なくとも一部が、前記薄膜トランジスタで構成された前
記周辺回路領域と重なるように、前記半導体チップが前
記第１の基板上に配置されている。そして、この液晶表
示装置は、携帯電話機などの携帯端末において、その表
示部として用いられる。
【００１０】例えば、前記周辺回路として、前記画素部
に画素信号を書き込むために前記画素部に接続されたマ
トリクス配線に接続されている駆動部が薄膜トランジス
タで構成されている。また、前記駆動部のうち、水平あ
るいは垂直方向の走査を行うシフトレジスタ回路が半導
体チップで構成されていてもよい。
に画素信号を書き込むために前記画素部に接続されたマ
トリクス配線に接続されている駆動部が薄膜トランジス
タで構成されている。また、前記駆動部のうち、水平あ
るいは垂直方向の走査を行うシフトレジスタ回路が半導
体チップで構成されていてもよい。
【００１１】前記周辺回路として、タイミング波形を制
御するタイミングコントローラ、あるいは、基準電圧を
出力する基準電圧発生部、あるいは入力電圧よりも高い
電圧を２種類以上発生し他の周辺回路に電源を与えるＤ
Ｃ−ＤＣコンバータのいずれかが前記半導体チップで構
成されている。
御するタイミングコントローラ、あるいは、基準電圧を
出力する基準電圧発生部、あるいは入力電圧よりも高い
電圧を２種類以上発生し他の周辺回路に電源を与えるＤ
Ｃ−ＤＣコンバータのいずれかが前記半導体チップで構
成されている。
【００１２】前記半導体チップの少なくとも一部が、Ｃ
ＯＧ法によって前記薄膜トランジスタで構成された前記
周辺回路領域と重なるように、前記半導体チップが前記
第１の基板上に実装されており、前記薄膜トランジスタ
で構成された前記周辺回路の周辺部分に、前記ＣＯＧ法
によって前記半導体チップを接続するための接続部が形
成されている。
ＯＧ法によって前記薄膜トランジスタで構成された前記
周辺回路領域と重なるように、前記半導体チップが前記
第１の基板上に実装されており、前記薄膜トランジスタ
で構成された前記周辺回路の周辺部分に、前記ＣＯＧ法
によって前記半導体チップを接続するための接続部が形
成されている。
【００１３】例えば、前記周辺回路として、低速駆動す
る一部の周辺回路を前記薄膜トランジスタで構成し、前
記一部の周辺回路よりも高速駆動する周辺回路を前記半
導体チップで構成する。
る一部の周辺回路を前記薄膜トランジスタで構成し、前
記一部の周辺回路よりも高速駆動する周辺回路を前記半
導体チップで構成する。
【００１４】上記の本発明の液晶表示装置によれば、例
えば第１の基板上に形成された薄膜トランジスタで構成
される一部の周辺回路領域に重なるように、半導体チッ
プで構成される残りの周辺回路の少なくとも一部を第１
の基板上に配置することで、各周辺回路を並列的に第１
の基板上に配置するのと比較して、液晶表示装置の額縁
部分の削減を図ることができる。また、半導体チップの
厚さが液晶表示装置全体の厚さに比して、小さくするこ
とで、液晶表示装置の厚さが半導体チップの厚さに依存
することなく、液晶表示装置の薄型化を図ることができ
る。従って、液晶表示装置全体の狭額縁化および薄型
化、ひいてはこれを表示部として用いる携帯端末の狭額
縁化および薄型化を図ることが可能となる。
えば第１の基板上に形成された薄膜トランジスタで構成
される一部の周辺回路領域に重なるように、半導体チッ
プで構成される残りの周辺回路の少なくとも一部を第１
の基板上に配置することで、各周辺回路を並列的に第１
の基板上に配置するのと比較して、液晶表示装置の額縁
部分の削減を図ることができる。また、半導体チップの
厚さが液晶表示装置全体の厚さに比して、小さくするこ
とで、液晶表示装置の厚さが半導体チップの厚さに依存
することなく、液晶表示装置の薄型化を図ることができ
る。従って、液晶表示装置全体の狭額縁化および薄型
化、ひいてはこれを表示部として用いる携帯端末の狭額
縁化および薄型化を図ることが可能となる。
【００１５】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００１６】第１実施形態 本実施形態は、アナログ点順次駆動方式のアクティブマ
トリクス型液晶表示装置に本発明を適用したものであ
る。図１（ａ）は本実施形態の液晶表示装置の各回路部
の概略配置図であり、図１（ｂ）は図１（ａ）における
Ｂ−Ｂ線の断面図である。また、図２は、本実施形態の
液晶表示装置を構成する各回路部の電気的接続関係を表
した概略構成図である。
トリクス型液晶表示装置に本発明を適用したものであ
る。図１（ａ）は本実施形態の液晶表示装置の各回路部
の概略配置図であり、図１（ｂ）は図１（ａ）における
Ｂ−Ｂ線の断面図である。また、図２は、本実施形態の
液晶表示装置を構成する各回路部の電気的接続関係を表
した概略構成図である。
【００１７】図１（ａ）および図２に示すように、本実
施形態に係るアクティブマトリクス型液晶表示装置で
は、画素１１が行列状に多数配列されてなる液晶表示部
１２、液晶表示部１２の各画素１１を行単位で順次選択
する垂直ドライバ１３、行単位で選択された各画素１１
に画素信号を書き込む水平ドライバ１４および当該垂直
および水平ドライバ（１３，１４）をコントロールする
制御部１５が透明絶縁基板１６上に実装された構成とな
っている。
施形態に係るアクティブマトリクス型液晶表示装置で
は、画素１１が行列状に多数配列されてなる液晶表示部
１２、液晶表示部１２の各画素１１を行単位で順次選択
する垂直ドライバ１３、行単位で選択された各画素１１
に画素信号を書き込む水平ドライバ１４および当該垂直
および水平ドライバ（１３，１４）をコントロールする
制御部１５が透明絶縁基板１６上に実装された構成とな
っている。
【００１８】透明絶縁基板１６上には、液晶表示部１２
において、ｍ行分のゲートライン（垂直選択ライン）１
７−１〜１７−ｍと、ｎ列分の信号ライン（ソースライ
ン）１８−１〜１８−ｎとがマトリクス状に配線される
とともに、所定の間隔をもって対向配置された他方の透
明絶縁基板６２との間に液晶層６３が保持された構造と
なっている。そして、ゲートライン（１７−１〜１７−
ｍ）と信号ライン（１８−１〜１８−ｎ）との各交差部
分に画素１１が配されている。
において、ｍ行分のゲートライン（垂直選択ライン）１
７−１〜１７−ｍと、ｎ列分の信号ライン（ソースライ
ン）１８−１〜１８−ｎとがマトリクス状に配線される
とともに、所定の間隔をもって対向配置された他方の透
明絶縁基板６２との間に液晶層６３が保持された構造と
なっている。そして、ゲートライン（１７−１〜１７−
ｍ）と信号ライン（１８−１〜１８−ｎ）との各交差部
分に画素１１が配されている。
【００１９】画素１１の各々は、ゲート電極がゲートラ
イン（１７−１〜１７−ｍ）に接続され、ソース電極が
信号ライン（１８−１〜１８−ｎ）に接続されたスイッ
チング素子であるポリシリコンＴＦＴ（Thin Film Tran
sistor；薄膜トランジスタ）１９と、このＴＦＴ１９の
ドレイン電極に画素電極が接続された液晶セル（液晶容
量）２０と、ＴＦＴ１９のドレイン電極に一方の電極が
接続された補助容量２１とから構成されている。
イン（１７−１〜１７−ｍ）に接続され、ソース電極が
信号ライン（１８−１〜１８−ｎ）に接続されたスイッ
チング素子であるポリシリコンＴＦＴ（Thin Film Tran
sistor；薄膜トランジスタ）１９と、このＴＦＴ１９の
ドレイン電極に画素電極が接続された液晶セル（液晶容
量）２０と、ＴＦＴ１９のドレイン電極に一方の電極が
接続された補助容量２１とから構成されている。
【００２０】上記の画素構造において、液晶セル２０の
対向電極は、補助容量２１の他方の電極と共に、コモン
線２２に接続されている。コモン線２２には、所定の直
流電圧がコモン電圧ＶＣＯＭとして与えられる。
対向電極は、補助容量２１の他方の電極と共に、コモン
線２２に接続されている。コモン線２２には、所定の直
流電圧がコモン電圧ＶＣＯＭとして与えられる。
【００２１】液晶表示部１２のスイッチング素子として
のトランジスタおよび駆動部（垂直ドライバ１３、水平
ドライバ１４）を構成するトランジスタとして用いられ
るポリシリコンＴＦＴには、ゲート電極がゲート絶縁膜
の下に配置されるボトムゲート構造のものと、ゲート電
極がゲート絶縁膜の上に配置されるトップゲート構造の
ものとがある。図３（ａ）にボトムゲート構造のポリシ
リコンＴＦＴ、（ｂ）にトップゲート構造のポリシリコ
ンＴＦＴの断面図を示す。
のトランジスタおよび駆動部（垂直ドライバ１３、水平
ドライバ１４）を構成するトランジスタとして用いられ
るポリシリコンＴＦＴには、ゲート電極がゲート絶縁膜
の下に配置されるボトムゲート構造のものと、ゲート電
極がゲート絶縁膜の上に配置されるトップゲート構造の
ものとがある。図３（ａ）にボトムゲート構造のポリシ
リコンＴＦＴ、（ｂ）にトップゲート構造のポリシリコ
ンＴＦＴの断面図を示す。
【００２２】図３（ａ）に示すボトムゲート構造のＴＦ
Ｔでは、透明絶縁基板（ガラス基板）１６の上にゲート
電極４２が形成され、当該ゲ−ト電極４２の上にゲート
絶縁膜４３を介してポリシリコン（Ｐｏｌｙ−Ｓｉ）層
４４が形成され、さらに、当該ポリシリコン層４４を被
覆して層間絶縁膜４５が形成されている。また、ゲ−ト
電極４２の側方のゲート絶縁膜４３上には、ｎ+ 拡散層
からなるソース領域４６およびドレイン領域４７が形成
され、当該ソース・ドレイン領域（４６，４７）にはソ
ース電極４８およびドレイン電極４９がそれぞれ接続さ
れている。
Ｔでは、透明絶縁基板（ガラス基板）１６の上にゲート
電極４２が形成され、当該ゲ−ト電極４２の上にゲート
絶縁膜４３を介してポリシリコン（Ｐｏｌｙ−Ｓｉ）層
４４が形成され、さらに、当該ポリシリコン層４４を被
覆して層間絶縁膜４５が形成されている。また、ゲ−ト
電極４２の側方のゲート絶縁膜４３上には、ｎ+ 拡散層
からなるソース領域４６およびドレイン領域４７が形成
され、当該ソース・ドレイン領域（４６，４７）にはソ
ース電極４８およびドレイン電極４９がそれぞれ接続さ
れている。
【００２３】図３（ｂ）に示すトップゲート構造のＴＦ
Ｔでは、透明絶縁基板（ガラス基板）１６の上にポリシ
リコン層５２が形成され、当該ポリシリコン層５２の上
にゲート絶縁膜５３を介してゲ−ト電極５４が形成さ
れ、さらにゲ−ト電極５４を被覆して層間絶縁膜５５が
形成されている。また、ポリシリコン層５２の側方の透
明絶縁基板１６上には、ｎ+ 拡散層からなるソース領域
５６およびドレイン領域５７が形成され、当該ソース・
ドレイン領域（５６，５７）にはソース電極５８および
ドレイン電極５９がそれぞれ接続されている。
Ｔでは、透明絶縁基板（ガラス基板）１６の上にポリシ
リコン層５２が形成され、当該ポリシリコン層５２の上
にゲート絶縁膜５３を介してゲ−ト電極５４が形成さ
れ、さらにゲ−ト電極５４を被覆して層間絶縁膜５５が
形成されている。また、ポリシリコン層５２の側方の透
明絶縁基板１６上には、ｎ+ 拡散層からなるソース領域
５６およびドレイン領域５７が形成され、当該ソース・
ドレイン領域（５６，５７）にはソース電極５８および
ドレイン電極５９がそれぞれ接続されている。
【００２４】制御部１５において、タイミングコントロ
ーラ（ＴＣ）２３には、例えば、不図示の外部の電源部
から電源電圧ＶＤＤが、不図示の外部のＣＰＵからデジ
タル画像データｄａｔａが、不図示の外部のクロック発
生器からクロックＣＬＫがそれぞれ不図示のＴＣＰ（Ta
pe Carrier Package) を通して入力される。
ーラ（ＴＣ）２３には、例えば、不図示の外部の電源部
から電源電圧ＶＤＤが、不図示の外部のＣＰＵからデジ
タル画像データｄａｔａが、不図示の外部のクロック発
生器からクロックＣＬＫがそれぞれ不図示のＴＣＰ（Ta
pe Carrier Package) を通して入力される。
【００２５】タイミングコントローラ２３は、タイミン
グ制御しつつ、垂直スタートパルスＶＳＴ、垂直クロッ
クＶＣＫなどのクロック信号および各種のコントロール
信号を垂直ドライバ１３に、水平スタートパルスＨＳ
Ｔ、水平クロックＨＣＫなどのクロック信号、各種のコ
ントロール信号およびデジタル画像データｄａｔａを水
平ドライバ１４にそれぞれ供給する。
グ制御しつつ、垂直スタートパルスＶＳＴ、垂直クロッ
クＶＣＫなどのクロック信号および各種のコントロール
信号を垂直ドライバ１３に、水平スタートパルスＨＳ
Ｔ、水平クロックＨＣＫなどのクロック信号、各種のコ
ントロール信号およびデジタル画像データｄａｔａを水
平ドライバ１４にそれぞれ供給する。
【００２６】基準電圧発生回路（ＲＥＦ）２４は、互い
に電圧値の異なる複数の基準電圧を発生し、これら複数
の基準電圧を水平ドライバ１４の後述する基準電圧選択
型Ｄ／Ａコンバータ３７に対してその基準電圧として与
える。
に電圧値の異なる複数の基準電圧を発生し、これら複数
の基準電圧を水平ドライバ１４の後述する基準電圧選択
型Ｄ／Ａコンバータ３７に対してその基準電圧として与
える。
【００２７】ＤＣ−ＤＣコンバータ（ＤＤＣ）２５は、
低い電圧の直流電圧（低電圧）を２種類以上の高い直流
電圧（高電圧）に変換して垂直ドライバ１３、水平ドラ
イバ１４、基準電圧発生回路２４などの各回路部に与え
る。
低い電圧の直流電圧（低電圧）を２種類以上の高い直流
電圧（高電圧）に変換して垂直ドライバ１３、水平ドラ
イバ１４、基準電圧発生回路２４などの各回路部に与え
る。
【００２８】本実施形態では、高速駆動する回路部分、
もしくは特性バラツキが小さい回路部分として、例え
ば、上記の制御部１５のタイミングコントローラ２３、
基準電圧発生回路２４およびＤＣ−ＤＣコンバータ２５
が、単結晶シリコンのチップで形成（ＩＣ化）されてい
る。そして、このシリコンＩＣ（２３〜２５）は、図１
（ｂ）に示すように、垂直ドライバ１３上に、例えばＣ
ＯＧ（Chip on Glass)法によって実装されている。この
単結晶シリコンによって形成されたシリコンＩＣ（２３
〜２５）は、１００ＭＨｚでも駆動することが可能であ
る。
もしくは特性バラツキが小さい回路部分として、例え
ば、上記の制御部１５のタイミングコントローラ２３、
基準電圧発生回路２４およびＤＣ−ＤＣコンバータ２５
が、単結晶シリコンのチップで形成（ＩＣ化）されてい
る。そして、このシリコンＩＣ（２３〜２５）は、図１
（ｂ）に示すように、垂直ドライバ１３上に、例えばＣ
ＯＧ（Chip on Glass)法によって実装されている。この
単結晶シリコンによって形成されたシリコンＩＣ（２３
〜２５）は、１００ＭＨｚでも駆動することが可能であ
る。
【００２９】一方、低速駆動で特性バラツキが大きい回
路部分として、例えば垂直ドライバ１３および水平ドラ
イバ１４に関しては、上述したようにポリシリコンＴＦ
Ｔを用いて形成する。
路部分として、例えば垂直ドライバ１３および水平ドラ
イバ１４に関しては、上述したようにポリシリコンＴＦ
Ｔを用いて形成する。
【００３０】垂直ドライバ１３は、例えば図４に示すよ
うに、シフトレジスタ３１、レベルシフタ３２およびゲ
ートバッファ３３を有する構成となっている。
うに、シフトレジスタ３１、レベルシフタ３２およびゲ
ートバッファ３３を有する構成となっている。
【００３１】シフトレジスタ３１は、垂直スタートパル
スＶＳＴが入力されると、当該垂直スタートパルスＶＳ
Ｔを垂直クロックＶＣＫに同期して、順次転送すること
によって各転送段からシフトパルスとして順次出力す
る。レベルシフタ３２は、シフトレジスタ３１の各転送
段から出力されるシフトパルスを昇圧してゲートバッフ
ァ３３に供給する。ゲートバッファ３３は、レベルシフ
タ３２で昇圧されたシフトパルスを垂直走査パルスとし
て液晶表示部１２のゲートライン（１７−１〜１７−
ｍ）に順次印加し、液晶表示部１２の各画素１１を行単
位で選択駆動することによって垂直走査を行う。
スＶＳＴが入力されると、当該垂直スタートパルスＶＳ
Ｔを垂直クロックＶＣＫに同期して、順次転送すること
によって各転送段からシフトパルスとして順次出力す
る。レベルシフタ３２は、シフトレジスタ３１の各転送
段から出力されるシフトパルスを昇圧してゲートバッフ
ァ３３に供給する。ゲートバッファ３３は、レベルシフ
タ３２で昇圧されたシフトパルスを垂直走査パルスとし
て液晶表示部１２のゲートライン（１７−１〜１７−
ｍ）に順次印加し、液晶表示部１２の各画素１１を行単
位で選択駆動することによって垂直走査を行う。
【００３２】水平ドライバ１４は、例えば図５に示すよ
うに、シフトレジスタ３４、レベルシフタ３５、データ
ラッチ回路３６、Ｄ／Ａコンバータ３７およびバッファ
３８を有する構成となっている。
うに、シフトレジスタ３４、レベルシフタ３５、データ
ラッチ回路３６、Ｄ／Ａコンバータ３７およびバッファ
３８を有する構成となっている。
【００３３】シフトレジスタ３４は、水平スタートパル
スＨＳＴが入力されると、この水平スタートパルスＨＳ
Ｔを水平クロックＨＣＫに同期して順次転送することに
よって、各転送段からシフトパルスとして順次出力し、
水平走査を行う。レベルシフタ３５は、シフトレジスタ
３４の各転送段から出力されるシフトパルスを昇圧し
て、データラッチ回路３６に供給する。データラッチ回
路３６は、レベルシフタ３５を通してシフトレジスタ３
４から与えられるシフトパルスに応答して、入力される
所定ビットのデジタル画像データｄａｔａを順次ラッチ
する。Ｄ／Ａコンバータ３７は、例えば基準電圧選択型
の構成をとり、データラッチ回路３６にラッチされたデ
ジタル画像データをアナログ画像信号に変換し、バッフ
ァ３８を通して液晶表示部１２の信号ライン（１８−１
〜１８−ｎ）に与える。
スＨＳＴが入力されると、この水平スタートパルスＨＳ
Ｔを水平クロックＨＣＫに同期して順次転送することに
よって、各転送段からシフトパルスとして順次出力し、
水平走査を行う。レベルシフタ３５は、シフトレジスタ
３４の各転送段から出力されるシフトパルスを昇圧し
て、データラッチ回路３６に供給する。データラッチ回
路３６は、レベルシフタ３５を通してシフトレジスタ３
４から与えられるシフトパルスに応答して、入力される
所定ビットのデジタル画像データｄａｔａを順次ラッチ
する。Ｄ／Ａコンバータ３７は、例えば基準電圧選択型
の構成をとり、データラッチ回路３６にラッチされたデ
ジタル画像データをアナログ画像信号に変換し、バッフ
ァ３８を通して液晶表示部１２の信号ライン（１８−１
〜１８−ｎ）に与える。
【００３４】図６（ａ）にシリコンＩＣ（２３〜２５）
で形成された制御部１５と、ポリシリコンＴＦＴで形成
された垂直ドライバ１３の接続方法の説明図を示す。ま
た、図６（ｂ）に、接続部分における断面図を示す。
で形成された制御部１５と、ポリシリコンＴＦＴで形成
された垂直ドライバ１３の接続方法の説明図を示す。ま
た、図６（ｂ）に、接続部分における断面図を示す。
【００３５】図６（ａ）に示すように、シリコンＩＣ
（２３〜２５）の配置を可能にするために、垂直ドライ
バ１３には、駆動回路領域１３ａが形成されており、当
該駆動回路領域１３ａが複数のパッド１３ｂに接続され
た構成となっている。一方、シリコンＩＣ（２３〜２
５）側も、図６（ａ）に示すように、シリコン基板２５
０上に制御回路領域２５１が形成され、当該制御回路領
域２５１が複数の不図示のパッドを介してバンプ２５２
に電気的に接続された構成となっている。なお、図６
（ａ）において、制御回路領域２５１およびバンプ２５
２は、紙面上、裏面に形成されている。
（２３〜２５）の配置を可能にするために、垂直ドライ
バ１３には、駆動回路領域１３ａが形成されており、当
該駆動回路領域１３ａが複数のパッド１３ｂに接続され
た構成となっている。一方、シリコンＩＣ（２３〜２
５）側も、図６（ａ）に示すように、シリコン基板２５
０上に制御回路領域２５１が形成され、当該制御回路領
域２５１が複数の不図示のパッドを介してバンプ２５２
に電気的に接続された構成となっている。なお、図６
（ａ）において、制御回路領域２５１およびバンプ２５
２は、紙面上、裏面に形成されている。
【００３６】そして、図６（ｂ）に示すように、当該垂
直ドライバ１３の駆動回路領域１３ａとシリコンＩＣ
（２３〜２５）側の制御回路領域２５１が対向するよう
にして、シリコンＩＣ（２３〜２５）側のバンプ２５２
を導電粒子材６６を介して、垂直ドライバ１３側のパッ
ド１３ｂ上に実装することにより、制御回路と駆動回路
との電気的接続が達成される。また、パッド１３ｂは、
透明絶縁基板１６上に設けられた不図示のアルミ配線に
接続されており、当該アルミ配線によって、図２に示す
ようなＩＣチップ（２３〜２５）間の電気的接続、およ
びＩＣチップ（２３〜２５）と水平・垂直ドライバ（１
３，１４）との電気的接続を達成している。なお、図６
（ｂ）には、駆動回路領域１３ａが、相補型のＴＦＴに
より構成されている例を示した。従って、一方のＴＦＴ
のｎ+ 拡散層からなるドレイン領域４７と、他方のＴＦ
Ｔのｐ+ 拡散層からなるソース領域４６ａ（あるいはド
レイン領域４７ａ）とが、例えばアルミ配線６０によっ
て電気的に接続されている。また、当該相補型のＴＦＴ
を被覆してパッシベーション膜６１が形成されている。
直ドライバ１３の駆動回路領域１３ａとシリコンＩＣ
（２３〜２５）側の制御回路領域２５１が対向するよう
にして、シリコンＩＣ（２３〜２５）側のバンプ２５２
を導電粒子材６６を介して、垂直ドライバ１３側のパッ
ド１３ｂ上に実装することにより、制御回路と駆動回路
との電気的接続が達成される。また、パッド１３ｂは、
透明絶縁基板１６上に設けられた不図示のアルミ配線に
接続されており、当該アルミ配線によって、図２に示す
ようなＩＣチップ（２３〜２５）間の電気的接続、およ
びＩＣチップ（２３〜２５）と水平・垂直ドライバ（１
３，１４）との電気的接続を達成している。なお、図６
（ｂ）には、駆動回路領域１３ａが、相補型のＴＦＴに
より構成されている例を示した。従って、一方のＴＦＴ
のｎ+ 拡散層からなるドレイン領域４７と、他方のＴＦ
Ｔのｐ+ 拡散層からなるソース領域４６ａ（あるいはド
レイン領域４７ａ）とが、例えばアルミ配線６０によっ
て電気的に接続されている。また、当該相補型のＴＦＴ
を被覆してパッシベーション膜６１が形成されている。
【００３７】上記構成の液晶表示装置の動作について説
明する。例えば、外部のＣＰＵからタイミングコントロ
ーラ２３に画像データｄａｔａが入力されて、画像デー
タｄａｔａが水平ドライバ１４のシフトレジスタ３４に
供給される。また、基準電圧発生回路２４において、水
平ドライバ１４のＤ／Ａコンバータ３７で用いられる複
数の基準電圧が発生され、Ｄ／Ａコンバータ３７の不図
示の基準電圧線に供給される。
明する。例えば、外部のＣＰＵからタイミングコントロ
ーラ２３に画像データｄａｔａが入力されて、画像デー
タｄａｔａが水平ドライバ１４のシフトレジスタ３４に
供給される。また、基準電圧発生回路２４において、水
平ドライバ１４のＤ／Ａコンバータ３７で用いられる複
数の基準電圧が発生され、Ｄ／Ａコンバータ３７の不図
示の基準電圧線に供給される。
【００３８】そして、水平クロックＨＣＫおよび水平ス
タートパルスＨＳＴが水平ドライバ１４のシフトレジス
タ３４に入力される。シフトレジスタ３４においては、
水平スタートパルスＨＳＴが入力されると、この水平ス
タートパルスＨＳＴが水平クロックＨＣＫに同期して順
次転送され、各転送段からシフトパルスとして順次レベ
ルシフタ３５に出力される。レベルシフタ３５におい
て、シフトレジスタの各転送段から出力されるシフトパ
ルスが昇圧され、データラッチ回路３６に供給される。
データラッチ回路３６においては、レベルシフタ３５を
通してシフトレジスタ３４から与えられるシフトパルス
に応答して、タイミングコントローラ２３から入力され
る所定ビットのデジタル画像データｄａｔａを順次ラッ
チする。
タートパルスＨＳＴが水平ドライバ１４のシフトレジス
タ３４に入力される。シフトレジスタ３４においては、
水平スタートパルスＨＳＴが入力されると、この水平ス
タートパルスＨＳＴが水平クロックＨＣＫに同期して順
次転送され、各転送段からシフトパルスとして順次レベ
ルシフタ３５に出力される。レベルシフタ３５におい
て、シフトレジスタの各転送段から出力されるシフトパ
ルスが昇圧され、データラッチ回路３６に供給される。
データラッチ回路３６においては、レベルシフタ３５を
通してシフトレジスタ３４から与えられるシフトパルス
に応答して、タイミングコントローラ２３から入力され
る所定ビットのデジタル画像データｄａｔａを順次ラッ
チする。
【００３９】データラッチ回路３６にラッチされた画像
データは、基準電圧選択型のＤ／Ａコンバータ３７に供
給される。Ｄ／Ａコンバータ３７においては、対応する
基準電圧が選択され、デジタル画像データがアナログ画
像信号に変換され、バッファ３８を通して液晶表示部１
２の信号ライン（１８−１〜１８−ｎ）に、アナログ信
号として供給される。
データは、基準電圧選択型のＤ／Ａコンバータ３７に供
給される。Ｄ／Ａコンバータ３７においては、対応する
基準電圧が選択され、デジタル画像データがアナログ画
像信号に変換され、バッファ３８を通して液晶表示部１
２の信号ライン（１８−１〜１８−ｎ）に、アナログ信
号として供給される。
【００４０】また、垂直ドライバ１３において、垂直ス
タートパルスＶＳＴがシフトレジスタ３１に入力される
と、この垂直スタートパルスＶＳＴが垂直クロックＶＣ
Ｋに同期して順次転送され、各転送段からシフトパルス
として順次レベルシフタ３２に出力される。次に、レベ
ルシフタ３２において、シフトレジスタ３１の各転送段
から出力されるシフトパルスが昇圧され、ゲートバッフ
ァ３３に供給される。そして、ゲートバッファ３３にお
いて、レベルシフタ３２で昇圧されたシフトパルスが垂
直走査パルスとして、ゲートライン（１７−１〜１７−
ｍ）に順次印加され、液晶表示部１２の各画素１１が行
単位で選択駆動される。これにより、画像データがｎ個
の画素に対して並列に書き込まれることになる。
タートパルスＶＳＴがシフトレジスタ３１に入力される
と、この垂直スタートパルスＶＳＴが垂直クロックＶＣ
Ｋに同期して順次転送され、各転送段からシフトパルス
として順次レベルシフタ３２に出力される。次に、レベ
ルシフタ３２において、シフトレジスタ３１の各転送段
から出力されるシフトパルスが昇圧され、ゲートバッフ
ァ３３に供給される。そして、ゲートバッファ３３にお
いて、レベルシフタ３２で昇圧されたシフトパルスが垂
直走査パルスとして、ゲートライン（１７−１〜１７−
ｍ）に順次印加され、液晶表示部１２の各画素１１が行
単位で選択駆動される。これにより、画像データがｎ個
の画素に対して並列に書き込まれることになる。
【００４１】本実施形態に係る液晶表示装置によれば、
低速駆動で特性バラツキが大きい回路部分として、例え
ば垂直ドライバ１３および水平ドライバ１４に関してポ
リシリコンＴＦＴを用いて形成する一方、高速駆動する
回路部分、もしくは特性バラツキが小さい回路部分とし
て、例えば制御部１５のタイミングコントローラ２３、
基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２
５に関しては単結晶シリコンでＩＣ化し、当該ＩＣ化し
た各回路部分を垂直ドライバ１３などの駆動回路部分上
に例えばＣＯＧ法によって、実装することにより、液晶
表示装置の額縁部分の削減を図ることができる。
低速駆動で特性バラツキが大きい回路部分として、例え
ば垂直ドライバ１３および水平ドライバ１４に関してポ
リシリコンＴＦＴを用いて形成する一方、高速駆動する
回路部分、もしくは特性バラツキが小さい回路部分とし
て、例えば制御部１５のタイミングコントローラ２３、
基準電圧発生回路２４、およびＤＣ−ＤＣコンバータ２
５に関しては単結晶シリコンでＩＣ化し、当該ＩＣ化し
た各回路部分を垂直ドライバ１３などの駆動回路部分上
に例えばＣＯＧ法によって、実装することにより、液晶
表示装置の額縁部分の削減を図ることができる。
【００４２】また、図１（ｂ）に示すように、垂直ドラ
イバ１３とＩＣチップ（２３〜２５）を合わせた厚さｔ
１が、対向側の透明絶縁基板６２および液晶層６３を合
わせた厚さｔ３以下になるようにすることで、液晶表示
装置全体の厚さｔ２がＩＣチップ（２３〜２５）の厚さ
に依存することがないため、液晶表示装置の薄型化が図
れる。すなわち、透明絶縁基板１６、透明絶縁基板６２
および液晶層６３のトータルの厚さｔ２が液晶表示装置
自体の厚さとなる。
イバ１３とＩＣチップ（２３〜２５）を合わせた厚さｔ
１が、対向側の透明絶縁基板６２および液晶層６３を合
わせた厚さｔ３以下になるようにすることで、液晶表示
装置全体の厚さｔ２がＩＣチップ（２３〜２５）の厚さ
に依存することがないため、液晶表示装置の薄型化が図
れる。すなわち、透明絶縁基板１６、透明絶縁基板６２
および液晶層６３のトータルの厚さｔ２が液晶表示装置
自体の厚さとなる。
【００４３】さらに、周辺回路をＩＣ化し、このＩＣチ
ップを透明絶縁基板１６上に実装することにより、透明
絶縁基板１６上における外部回路との電気的に接続する
箇所を少なくすることができるため、液晶表示装置の機
械振動などに対する信頼性を向上することができるとと
もに、製造工程での電気的な接続不良の発生を抑止する
ことができる。
ップを透明絶縁基板１６上に実装することにより、透明
絶縁基板１６上における外部回路との電気的に接続する
箇所を少なくすることができるため、液晶表示装置の機
械振動などに対する信頼性を向上することができるとと
もに、製造工程での電気的な接続不良の発生を抑止する
ことができる。
【００４４】なお、ＩＣチップ（２３〜２５）を透明絶
縁基板１６上に実装した場合、ＩＣチップ自体について
は、ＩＣ作製時に保護層がシリコンＩＣに形成されるた
め、信頼性の面で問題になることはない。
縁基板１６上に実装した場合、ＩＣチップ自体について
は、ＩＣ作製時に保護層がシリコンＩＣに形成されるた
め、信頼性の面で問題になることはない。
【００４５】第２実施形態 本実施形態は、時分割駆動方式（セレクタ方式）のアク
ティブマトリクス型液晶表示装置に本発明を適用したも
のである。図７は、本発明が適用された時分割駆動方式
のアクティブマトリクス型液晶表示装置の各回路部の概
略配置図である。図８は、図７に示す液晶表示装置の各
回路部の電気的接続関係を表した概略構成図である。
ティブマトリクス型液晶表示装置に本発明を適用したも
のである。図７は、本発明が適用された時分割駆動方式
のアクティブマトリクス型液晶表示装置の各回路部の概
略配置図である。図８は、図７に示す液晶表示装置の各
回路部の電気的接続関係を表した概略構成図である。
【００４６】図７および図８において、本実施形態に係
る液晶表示装置は、画素１１が行列状に多数配列されて
なる液晶表示部１２、液晶表示部１２の各画素１１を行
単位で順次選択する垂直ドライバ１３、行単位で選択さ
れた各画素１１に画素信号を書き込む水平ドライバ７
４、時分割駆動のための時分割スイッチ部７５、垂直、
水平ドライバ（１３，７４）や時分割スイッチ部７５を
コントロールする制御部１５が透明絶縁基板１６上に実
装された構成となっている。
る液晶表示装置は、画素１１が行列状に多数配列されて
なる液晶表示部１２、液晶表示部１２の各画素１１を行
単位で順次選択する垂直ドライバ１３、行単位で選択さ
れた各画素１１に画素信号を書き込む水平ドライバ７
４、時分割駆動のための時分割スイッチ部７５、垂直、
水平ドライバ（１３，７４）や時分割スイッチ部７５を
コントロールする制御部１５が透明絶縁基板１６上に実
装された構成となっている。
【００４７】画素１１の各々は、ゲート電極がゲートラ
イン（１７−１〜１７−ｍ）に接続され、ソース電極が
信号ライン（１８−１〜１８−ｎ）に接続されたポリシ
リコンＴＦＴ１９と、当該ＴＦＴ１９のドレイン電極に
画素電極が接続された液晶セル２０と、ＴＦＴ１９のド
レイン電極に一方の電極が接続された補助容量２１とか
ら構成されている。上記構成の画素１１の各々におい
て、液晶セル２０の対向電極は、補助容量２１の他方の
電極と共にコモン線２２に接続されている。コモン線２
２には、所定の直流電圧がコモン電圧ＶＣＯＭとして与
えられる。
イン（１７−１〜１７−ｍ）に接続され、ソース電極が
信号ライン（１８−１〜１８−ｎ）に接続されたポリシ
リコンＴＦＴ１９と、当該ＴＦＴ１９のドレイン電極に
画素電極が接続された液晶セル２０と、ＴＦＴ１９のド
レイン電極に一方の電極が接続された補助容量２１とか
ら構成されている。上記構成の画素１１の各々におい
て、液晶セル２０の対向電極は、補助容量２１の他方の
電極と共にコモン線２２に接続されている。コモン線２
２には、所定の直流電圧がコモン電圧ＶＣＯＭとして与
えられる。
【００４８】垂直ドライバ１３、水平ドライバ７４およ
び時分割スイッチ部７５を制御する制御部１５は、タイ
ミングコントローラ（ＴＣ）２３、基準電圧発生回路
（ＲＥＦ）２４、ＤＣ−ＤＣコンバータ（ＤＤＣ）２５
などを有する。タイミングコントローラ２３には、例え
ば、不図示の外部の電源部から電源電圧ＶＤＤが、不図
示の外部のＣＰＵからデジタル画像データｄａｔａが、
不図示の外部のクロック発生器からクロックＣＬＫがそ
れぞれ不図示のＴＣＰを通して入力される。
び時分割スイッチ部７５を制御する制御部１５は、タイ
ミングコントローラ（ＴＣ）２３、基準電圧発生回路
（ＲＥＦ）２４、ＤＣ−ＤＣコンバータ（ＤＤＣ）２５
などを有する。タイミングコントローラ２３には、例え
ば、不図示の外部の電源部から電源電圧ＶＤＤが、不図
示の外部のＣＰＵからデジタル画像データｄａｔａが、
不図示の外部のクロック発生器からクロックＣＬＫがそ
れぞれ不図示のＴＣＰを通して入力される。
【００４９】タイミングコントローラ２３は、タイミン
グ制御しつつ、垂直スタートパルスＶＳＴ、垂直クロッ
クＶＣＫなどのクロック信号および各種のコントロール
信号を垂直ドライバに、水平スタートパルスＨＳＴ、水
平クロックＨＣＫなどのクロック信号、各種のコントロ
ール信号およびデジタル画像データｄａｔａを水平ドラ
イバ７４に、ゲート選択信号（Ｓ１〜Ｓ３，ＸＳ１〜Ｘ
Ｓ３）を時分割スイッチ部７５にそれぞれ供給する。
グ制御しつつ、垂直スタートパルスＶＳＴ、垂直クロッ
クＶＣＫなどのクロック信号および各種のコントロール
信号を垂直ドライバに、水平スタートパルスＨＳＴ、水
平クロックＨＣＫなどのクロック信号、各種のコントロ
ール信号およびデジタル画像データｄａｔａを水平ドラ
イバ７４に、ゲート選択信号（Ｓ１〜Ｓ３，ＸＳ１〜Ｘ
Ｓ３）を時分割スイッチ部７５にそれぞれ供給する。
【００５０】基準電圧発生回路２４は、互いに電圧値の
異なる複数の基準電圧を発生し、これら複数の基準電圧
を水平ドライバ７４の後述する基準電圧選択型Ｄ／Ａコ
ンバータ８８に対してその基準電圧として与える。ＤＣ
−ＤＣコンバータ２５は、低い電圧の直流電圧（低電
圧）を２種類以上の高い直流電圧（高電圧）に変換して
垂直ドライバ１３、水平ドライバ７４、基準電圧発生回
路２４などの各回路部に与える。
異なる複数の基準電圧を発生し、これら複数の基準電圧
を水平ドライバ７４の後述する基準電圧選択型Ｄ／Ａコ
ンバータ８８に対してその基準電圧として与える。ＤＣ
−ＤＣコンバータ２５は、低い電圧の直流電圧（低電
圧）を２種類以上の高い直流電圧（高電圧）に変換して
垂直ドライバ１３、水平ドライバ７４、基準電圧発生回
路２４などの各回路部に与える。
【００５１】上記構成の時分割駆動方式のアクティブマ
トリクス型液晶表示装置において、垂直ドライバ１３を
構成するトランジスタ、時分割スイッチ部７５を構成す
る各アナログスイッチは、ＴＦＴ、特に液晶表示部１２
のスイッチング素子であるトランジスタ１９と同じポリ
シリコンＴＦＴにより、液晶表示部１２と同じ透明絶縁
基板１６上に形成されている。
トリクス型液晶表示装置において、垂直ドライバ１３を
構成するトランジスタ、時分割スイッチ部７５を構成す
る各アナログスイッチは、ＴＦＴ、特に液晶表示部１２
のスイッチング素子であるトランジスタ１９と同じポリ
シリコンＴＦＴにより、液晶表示部１２と同じ透明絶縁
基板１６上に形成されている。
【００５２】一方、水平ドライバ７４、制御部１５のタ
イミングコントローラ２３、基準電圧発生回路２４、Ｄ
Ｃ−ＤＣコンバータ２５は、単結晶シリコンによってＩ
Ｃ化されている。そして、当該シリコンＩＣで形成され
た水平ドライバ７４は時分割選択スイッチ部７５上に、
シリコンＩＣで形成された基準電圧発生回路２４、およ
びＤＣ−ＤＣコンバータ２５は、垂直ドライバ１３上
に、例えばＣＯＧ法によって実装されている。
イミングコントローラ２３、基準電圧発生回路２４、Ｄ
Ｃ−ＤＣコンバータ２５は、単結晶シリコンによってＩ
Ｃ化されている。そして、当該シリコンＩＣで形成され
た水平ドライバ７４は時分割選択スイッチ部７５上に、
シリコンＩＣで形成された基準電圧発生回路２４、およ
びＤＣ−ＤＣコンバータ２５は、垂直ドライバ１３上
に、例えばＣＯＧ法によって実装されている。
【００５３】ここで、時分割駆動法について、本実施形
態の液晶表示の動作とともに説明する。時分割駆動法と
は、液晶表示部１２の互いに隣り合う複数本の信号ライ
ンを１単位（ブロック）として分割し、この１分割ブロ
ック内の複数本の信号ラインに与える信号電圧を時系列
で水平ドライバ７４の各出力端子から出力する一方、複
数本の信号ラインを１単位として時分割スイッチ部７５
を設け、この時分割スイッチ部７５によって水平ドライ
バ７４から出力される時系列の信号電圧を時分割でサン
プリングして複数本の信号ラインに順次与える駆動方法
である。
態の液晶表示の動作とともに説明する。時分割駆動法と
は、液晶表示部１２の互いに隣り合う複数本の信号ライ
ンを１単位（ブロック）として分割し、この１分割ブロ
ック内の複数本の信号ラインに与える信号電圧を時系列
で水平ドライバ７４の各出力端子から出力する一方、複
数本の信号ラインを１単位として時分割スイッチ部７５
を設け、この時分割スイッチ部７５によって水平ドライ
バ７４から出力される時系列の信号電圧を時分割でサン
プリングして複数本の信号ラインに順次与える駆動方法
である。
【００５４】この時分割駆動法を実現するために、水平
ドライバ７４は、複数本の信号ラインを１単位とし、こ
れら複数本の信号ラインに与える信号電圧を時系列で出
力する構成となっている。図９に、上記の水平ドライバ
７４の構成例を示す。
ドライバ７４は、複数本の信号ラインを１単位とし、こ
れら複数本の信号ラインに与える信号電圧を時系列で出
力する構成となっている。図９に、上記の水平ドライバ
７４の構成例を示す。
【００５５】図９に示す水平ドライバ７４は、シフトレ
ジスタ８４、サンプリングスイッチ群８５、レベルシフ
タ８６、データラッチ回路８７およびＤ／Ａコンバータ
８８を有し、本実施形態では、例えば５ビットのディジ
タル画像データ（ｄａｔａ１〜ｄａｔａ５）や電源電圧
Ｖｄｄ、Ｖｓｓをシフトレジスタ８４のシフト方向にお
ける両側から取り込む構成となっている。
ジスタ８４、サンプリングスイッチ群８５、レベルシフ
タ８６、データラッチ回路８７およびＤ／Ａコンバータ
８８を有し、本実施形態では、例えば５ビットのディジ
タル画像データ（ｄａｔａ１〜ｄａｔａ５）や電源電圧
Ｖｄｄ、Ｖｓｓをシフトレジスタ８４のシフト方向にお
ける両側から取り込む構成となっている。
【００５６】上記構成の水平ドライバ７４において、シ
フトレジスタ８４は、水平スタートパルスＨＳＴが入力
されると、この水平スタートパルスＨＳＴを水平クロッ
クＨＣＫに同期して順次転送することによって各転送段
からシフトパルスとして順次出力し、水平走査を行う。
サンプリングスイッチ群８５におけるサンプリングスイ
ッチの各々は、シフトレジスタ８４から順次出力される
シフトパルス（サンプリングパルス）に応答して、入力
されるデジタル画像データ（ｄａｔａ１〜ｄａｔａ５）
を順次サンプリングする。
フトレジスタ８４は、水平スタートパルスＨＳＴが入力
されると、この水平スタートパルスＨＳＴを水平クロッ
クＨＣＫに同期して順次転送することによって各転送段
からシフトパルスとして順次出力し、水平走査を行う。
サンプリングスイッチ群８５におけるサンプリングスイ
ッチの各々は、シフトレジスタ８４から順次出力される
シフトパルス（サンプリングパルス）に応答して、入力
されるデジタル画像データ（ｄａｔａ１〜ｄａｔａ５）
を順次サンプリングする。
【００５７】レベルシフタ８６は、サンプリングスイッ
チ群８５でサンプリングされた例えば５Ｖのデジタルデ
ータを液晶駆動電圧のデジタルデータに昇圧する。デー
タラッチ回路８７は、レベルシフタ８６で昇圧されたデ
ジタルデータを１Ｈ分蓄積するメモリである。Ｄ／Ａコ
ンバータ８８は、例えば基準電圧選択型の構成をとり、
データラッチ回路８７から出力される１Ｈ分のデジタル
画像データをアナログ画像信号に変換して出力する。
チ群８５でサンプリングされた例えば５Ｖのデジタルデ
ータを液晶駆動電圧のデジタルデータに昇圧する。デー
タラッチ回路８７は、レベルシフタ８６で昇圧されたデ
ジタルデータを１Ｈ分蓄積するメモリである。Ｄ／Ａコ
ンバータ８８は、例えば基準電圧選択型の構成をとり、
データラッチ回路８７から出力される１Ｈ分のデジタル
画像データをアナログ画像信号に変換して出力する。
【００５８】そして、水平ドライバ７４として、いわゆ
るカラム反転駆動方式のものを用いる。当該水平ドライ
バ７４は、カラム反転駆動を実現するために、各出力端
子の奇数、偶数ごとに電位が反転する信号電圧を出力
し、かつその信号電圧の極性を１フィールドごとに反転
する。ここで、カラム反転駆動方式とは、水平方向に隣
接する画素間では同極性となり、しかもこの画素極性の
状態を１フィールドごとに反転させる駆動方式である。
るカラム反転駆動方式のものを用いる。当該水平ドライ
バ７４は、カラム反転駆動を実現するために、各出力端
子の奇数、偶数ごとに電位が反転する信号電圧を出力
し、かつその信号電圧の極性を１フィールドごとに反転
する。ここで、カラム反転駆動方式とは、水平方向に隣
接する画素間では同極性となり、しかもこの画素極性の
状態を１フィールドごとに反転させる駆動方式である。
【００５９】一方、時分割スイッチ部７５は、水平ドラ
イバ７４から出力される時系列の信号電圧を時分割でサ
ンプリングするアナログスイッチ（トランスミッション
スイッチ）によって構成されている。図１０に、時分割
スイッチ部７５の具体的な構成例を示す。図１０に示す
時分割スイッチ部７５は、水平ドライバ７４の各出力に
対して１個ずつ設けられるものである。また、ここで
は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応して３時分割
駆動を行う場合を例にとって示している。
イバ７４から出力される時系列の信号電圧を時分割でサ
ンプリングするアナログスイッチ（トランスミッション
スイッチ）によって構成されている。図１０に、時分割
スイッチ部７５の具体的な構成例を示す。図１０に示す
時分割スイッチ部７５は、水平ドライバ７４の各出力に
対して１個ずつ設けられるものである。また、ここで
は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応して３時分割
駆動を行う場合を例にとって示している。
【００６０】この時分割スイッチ部７５は、ｐチャネル
ＭＯＳトランジスタおよびｎチャネルＭＯＳトランジス
タが並列に接続されてなるＣＭＯＳ構成のアナログスイ
ッチ（７５−１，７５−２，７５−３）によって構成さ
れている。なお、本実施形態では、アナログスイッチ
（７５−１，７５−２，７５−３）として、ＣＭＯＳ構
成のものを用いるとしたが、ｐチャネルＭＯＳトランジ
スタあるいはｎチャネルＭＯＳトランジスタ構成のもの
を用いることも可能である。
ＭＯＳトランジスタおよびｎチャネルＭＯＳトランジス
タが並列に接続されてなるＣＭＯＳ構成のアナログスイ
ッチ（７５−１，７５−２，７５−３）によって構成さ
れている。なお、本実施形態では、アナログスイッチ
（７５−１，７５−２，７５−３）として、ＣＭＯＳ構
成のものを用いるとしたが、ｐチャネルＭＯＳトランジ
スタあるいはｎチャネルＭＯＳトランジスタ構成のもの
を用いることも可能である。
【００６１】上記の時分割スイッチ部７５において、３
個のアナログスイッチ（７５−１，７５−２，７５−
３）の各入力端が共通に接続され、各出力端が３本の信
号ライン（１８−１，１８−２，１８−３）の各一端に
それぞれ接続されている。そして、これらのアナログス
イッチ（７５−１，７５−２，７５−３）の各入力端に
は、水平ドライバ７４から時系列で出力される信号電位
が与えられる。
個のアナログスイッチ（７５−１，７５−２，７５−
３）の各入力端が共通に接続され、各出力端が３本の信
号ライン（１８−１，１８−２，１８−３）の各一端に
それぞれ接続されている。そして、これらのアナログス
イッチ（７５−１，７５−２，７５−３）の各入力端に
は、水平ドライバ７４から時系列で出力される信号電位
が与えられる。
【００６２】また、１個のアナログスイッチにつき２本
ずつ、合計６本の制御ライン（８９−１〜８９−６）が
配線されている。そして、アナログスイッチ７５−１の
２つの制御入力端（すなわち、ＣＭＯＳトランジスタの
各ゲート）が制御ライン（８９−１，８９−２）に、ア
ナログスイッチ７５−２の２つの制御入力端が制御ライ
ン（８９−３，８９−４）に、アナログスイッチ７５−
３の２つの制御入力端が制御ライン（８９−５，８９−
６）にそれぞれ接続されている。
ずつ、合計６本の制御ライン（８９−１〜８９−６）が
配線されている。そして、アナログスイッチ７５−１の
２つの制御入力端（すなわち、ＣＭＯＳトランジスタの
各ゲート）が制御ライン（８９−１，８９−２）に、ア
ナログスイッチ７５−２の２つの制御入力端が制御ライ
ン（８９−３，８９−４）に、アナログスイッチ７５−
３の２つの制御入力端が制御ライン（８９−５，８９−
６）にそれぞれ接続されている。
【００６３】６本の制御ライン（８９−１〜８９−６）
に対して、３個のアナログスイッチ（７５−１，７５−
２，７５−３）を順に選択するためのゲート選択信号
（Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３）がタイミングコントロ
ーラ（ＴＣ）２３（図８参照）から与えられる。ここ
で、ゲート選択信号（ＸＳ１〜ＸＳ３）は、ゲート選択
信号（Ｓ１〜Ｓ３）の反転信号である。
に対して、３個のアナログスイッチ（７５−１，７５−
２，７５−３）を順に選択するためのゲート選択信号
（Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３）がタイミングコントロ
ーラ（ＴＣ）２３（図８参照）から与えられる。ここ
で、ゲート選択信号（ＸＳ１〜ＸＳ３）は、ゲート選択
信号（Ｓ１〜Ｓ３）の反転信号である。
【００６４】ゲート選択信号（Ｓ１〜Ｓ３，ＸＳ１〜Ｘ
Ｓ３）は、水平ドライバ７４から出力される時系列の信
号電位に同期して、３個のアナログスイッチ（７５−
１，７５−２，７５−３）を順次オンさせる。これによ
り、アナログスイッチ（７５−１，７５−２，７５−
３）は、水平ドライバ７４から出力される時系列の信号
電位を、１Ｈ期間に３時分割でサンプリングしつつ、対
応する信号ライン（１８−１，１８−２，１８−３）に
それぞれ供給する。
Ｓ３）は、水平ドライバ７４から出力される時系列の信
号電位に同期して、３個のアナログスイッチ（７５−
１，７５−２，７５−３）を順次オンさせる。これによ
り、アナログスイッチ（７５−１，７５−２，７５−
３）は、水平ドライバ７４から出力される時系列の信号
電位を、１Ｈ期間に３時分割でサンプリングしつつ、対
応する信号ライン（１８−１，１８−２，１８−３）に
それぞれ供給する。
【００６５】本実施形態に係る液晶表示装置では、低速
駆動で特性バラツキが大きい回路部分として、例えば垂
直ドライバ１３および時分割スイッチ部７５に関してポ
リシリコンＴＦＴを用いて形成する一方、高速駆動する
回路部分、もしくは特性バラツキが小さい回路部分とし
て、例えば水平ドライバ７４や、制御部１５のタイミン
グコントローラ２３、基準電圧発生回路２４、およびＤ
Ｃ−ＤＣコンバータ２５に関しては単結晶シリコンでＩ
Ｃ化し、当該ＩＣ化した各回路部分を垂直ドライバ１３
や時分割スイッチ部７５上に例えばＣＯＧ法によって、
実装することにより、第１実施形態と同様の効果を得る
ことができる。
駆動で特性バラツキが大きい回路部分として、例えば垂
直ドライバ１３および時分割スイッチ部７５に関してポ
リシリコンＴＦＴを用いて形成する一方、高速駆動する
回路部分、もしくは特性バラツキが小さい回路部分とし
て、例えば水平ドライバ７４や、制御部１５のタイミン
グコントローラ２３、基準電圧発生回路２４、およびＤ
Ｃ−ＤＣコンバータ２５に関しては単結晶シリコンでＩ
Ｃ化し、当該ＩＣ化した各回路部分を垂直ドライバ１３
や時分割スイッチ部７５上に例えばＣＯＧ法によって、
実装することにより、第１実施形態と同様の効果を得る
ことができる。
【００６６】なお、本発明に係る液晶表示装置は、パー
ソナルコンピュータ、ワードプロセッサ等のＯＡ機器や
テレビジョン受像機などのディスプレイとして用いられ
る他、特に、装置本体の薄型化が進められている携帯電
話器やＰＤＡ（Personal Digital Asistants）などの携
帯端末の表示部として用いるのに好適なものである。
ソナルコンピュータ、ワードプロセッサ等のＯＡ機器や
テレビジョン受像機などのディスプレイとして用いられ
る他、特に、装置本体の薄型化が進められている携帯電
話器やＰＤＡ（Personal Digital Asistants）などの携
帯端末の表示部として用いるのに好適なものである。
【００６７】図１１は、本発明が適用される携帯端末、
例えばＰＤＡの構成の概略を示す斜視図である。
例えばＰＤＡの構成の概略を示す斜視図である。
【００６８】本例に係るＰＤＡは、装置筐体９１の前面
側に、表示部９２、スピーカ部９３、操作部９４および
電源部９５などが配置された構成となっている。なお、
図１１に示すＰＤＡでは、例えば、表示部９２上から、
ペン９６などにより入力可能となっている。かかる構成
のＰＤＡの表示部９２において、本発明の液晶表示装置
が使用される。
側に、表示部９２、スピーカ部９３、操作部９４および
電源部９５などが配置された構成となっている。なお、
図１１に示すＰＤＡでは、例えば、表示部９２上から、
ペン９６などにより入力可能となっている。かかる構成
のＰＤＡの表示部９２において、本発明の液晶表示装置
が使用される。
【００６９】このように、ＰＤＡや携帯電話機などの携
帯端末において、本発明に係る液晶表示装置を表示部９
２として用いることにより、当該液晶表示装置は、薄型
化および狭額縁化を達成できる構成となっていることか
ら、携帯端末の装置本体の薄型化、狭額縁化に大きく寄
与できる利点がある。
帯端末において、本発明に係る液晶表示装置を表示部９
２として用いることにより、当該液晶表示装置は、薄型
化および狭額縁化を達成できる構成となっていることか
ら、携帯端末の装置本体の薄型化、狭額縁化に大きく寄
与できる利点がある。
【００７０】本発明は、上記の実施形態の説明に限定さ
れない。例えば、本実施形態では、ＣＰＵ、画像データ
を格納するメモリあるいはクロック発生器を液晶表示部
の外部に設けるとしたが、それらの少なくとも１つを制
御部の一部として液晶表示部上に実装することも可能で
ある。また、本実施形態では、垂直ドライバ上にＩＣ化
された制御部をＣＯＧ法によって実装する例を示した
が、これに限られるものではなく、例えば、ＴＡＢ（Ta
pe Automated bonding) 法などにより実装することも、
また、水平ドライバ上に実装することも可能である。そ
の他、本発明の要旨を逸脱しない範囲で、種々の変更が
可能である。
れない。例えば、本実施形態では、ＣＰＵ、画像データ
を格納するメモリあるいはクロック発生器を液晶表示部
の外部に設けるとしたが、それらの少なくとも１つを制
御部の一部として液晶表示部上に実装することも可能で
ある。また、本実施形態では、垂直ドライバ上にＩＣ化
された制御部をＣＯＧ法によって実装する例を示した
が、これに限られるものではなく、例えば、ＴＡＢ（Ta
pe Automated bonding) 法などにより実装することも、
また、水平ドライバ上に実装することも可能である。そ
の他、本発明の要旨を逸脱しない範囲で、種々の変更が
可能である。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
液晶表示装置の薄型化、小面積化、狭額縁化を実現で
き、ひいてはこれを表示部として用いる携帯端末の薄型
化、小面積化、狭額縁化を実現できる。
液晶表示装置の薄型化、小面積化、狭額縁化を実現で
き、ひいてはこれを表示部として用いる携帯端末の薄型
化、小面積化、狭額縁化を実現できる。
【図１】図１（ａ）は第１実施形態の液晶表示装置の各
回路部の概略配置図であり、図１（ｂ）は図１（ａ）に
おけるＢ−Ｂ線の断面図である。
回路部の概略配置図であり、図１（ｂ）は図１（ａ）に
おけるＢ−Ｂ線の断面図である。
【図２】図２は、第１実施形態の液晶表示装置を構成す
る各回路部の電気的接続関係を表した概略構成図であ
る。
る各回路部の電気的接続関係を表した概略構成図であ
る。
【図３】図３は、ポリシリコンＴＦＴの断面構造を示す
断面図であり、図３（ａ）は、ボトムゲート構造のポリ
シリコンＴＦＴ、（ｂ）はトップゲート構造のポリシリ
コンＴＦＴを示したものである。
断面図であり、図３（ａ）は、ボトムゲート構造のポリ
シリコンＴＦＴ、（ｂ）はトップゲート構造のポリシリ
コンＴＦＴを示したものである。
【図４】図４は、アナログ点順次駆動方式のアクティブ
マトリクス型液晶表示装置における垂直ドライバの構成
の一例を示すブロック図である。
マトリクス型液晶表示装置における垂直ドライバの構成
の一例を示すブロック図である。
【図５】図５は、アナログ点順次駆動方式のアクティブ
マトリクス型液晶表示装置における水平ドライバの構成
の一例を示すブロック図である。
マトリクス型液晶表示装置における水平ドライバの構成
の一例を示すブロック図である。
【図６】図６（ａ）は、シリコンＩＣで形成された制御
部と、ポリシリコンＴＦＴで形成された垂直ドライバの
接続方法の説明図であり、図６（ｂ）は、接続部分おけ
る断面図である。
部と、ポリシリコンＴＦＴで形成された垂直ドライバの
接続方法の説明図であり、図６（ｂ）は、接続部分おけ
る断面図である。
【図７】図７は、第２実施形態における液晶表示装置の
各回路部の概略配置図である。
各回路部の概略配置図である。
【図８】図８は、図７に示す液晶表示装置の各回路部の
電気的接続関係を表した概略構成図である。
電気的接続関係を表した概略構成図である。
【図９】図９は、第２実施形態の時分割駆動方式のアク
ティブマトリクス型液晶表示装置における水平ドライバ
の構成の一例を示すブロック図である。
ティブマトリクス型液晶表示装置における水平ドライバ
の構成の一例を示すブロック図である。
【図１０】図１０は、時分割スイッチ部の構成の一例を
示す回路図である。
示す回路図である。
【図１１】図１１は、本発明が適用される携帯端末とし
て、例えばＰＤＡの構成の概略を示す斜視図である。
て、例えばＰＤＡの構成の概略を示す斜視図である。
【図１２】図１２（ａ）は、従来例１の液晶表示装置の
概略構成図、図１２（ｂ）は図１２（ａ）におけるＡ−
Ａ線の断面図を示したものである。
概略構成図、図１２（ｂ）は図１２（ａ）におけるＡ−
Ａ線の断面図を示したものである。
【図１３】図１３は、従来例２の液晶表示装置の概略構
成図を示したものである。
成図を示したものである。
１１…画素、１２…液晶表示部、１３…垂直ドライバ、
１４，７４…水平ドライバ、１５…制御部、１６…透明
絶縁基板、１９…ポリシリコンＴＦＴ、２０…液晶セ
ル、２３…タイミングコントローラ、２４…基準電圧発
生回路、２５…ＤＣ−ＤＣコンバータ。
１４，７４…水平ドライバ、１５…制御部、１６…透明
絶縁基板、１９…ポリシリコンＴＦＴ、２０…液晶セ
ル、２３…タイミングコントローラ、２４…基準電圧発
生回路、２５…ＤＣ−ＤＣコンバータ。
Claims (10)
- 【請求項１】複数の画素が行列状に配置されており、ス
イッチング素子として薄膜トランジスタを有する画素部
が形成された第１の基板と、前記第１の基板に対向して
配置された第２の基板と、前記第１の基板と前記第２の
基板との間に保持された液晶組成物を有する液晶表示装
置であって、 前記画素部に対して画素信号を書き込むための周辺回路
のうち少なくとも一部の周辺回路が、前記第１の基板上
に薄膜トランジスタで構成され、 前記周辺回路のうち残りの部分の周辺回路が、半導体チ
ップで構成されており、 前記半導体チップの少なくとも一部が、前記薄膜トラン
ジスタで構成された前記周辺回路領域と重なるように、
前記半導体チップが前記第１の基板上に配置されている
液晶表示装置。 - 【請求項２】前記周辺回路として、前記画素部に画素信
号を書き込むために前記画素部に接続されたマトリクス
配線に接続されている駆動部が薄膜トランジスタで構成
されている請求項１記載の液晶表示装置。 - 【請求項３】前記駆動部のうち、水平あるいは垂直方向
の走査を行うシフトレジスタ回路が半導体チップで構成
されている請求項２記載の液晶表示装置。 - 【請求項４】前記周辺回路として、タイミング波形を制
御するタイミングコントローラが前記半導体チップで構
成されている請求項１記載の液晶表示装置。 - 【請求項５】前記周辺回路として、基準電圧を出力する
基準電圧発生部が前記半導体チップで構成されている請
求項１記載の液晶表示装置。 - 【請求項６】前記周辺回路として、入力電圧よりも高い
電圧を２種類以上発生し、他の周辺回路に電源を与える
ＤＣ−ＤＣコンバータが前記半導体チップで構成されて
いる請求項１記載の液晶表示装置。 - 【請求項７】前記半導体チップの少なくとも一部が、Ｃ
ＯＧ法によって前記薄膜トランジスタで構成された前記
周辺回路領域と重なるように、前記半導体チップが前記
第１の基板上に実装されている請求項１記載の液晶表示
装置。 - 【請求項８】前記薄膜トランジスタで構成された前記周
辺回路の周辺部分に、前記ＣＯＧ法によって前記半導体
チップを接続するための接続部が形成されている請求項
７記載の液晶表示装置。 - 【請求項９】前記周辺回路として、低速駆動する一部の
周辺回路を前記薄膜トランジスタで構成し、前記一部の
周辺回路よりも高速駆動する周辺回路を前記半導体チッ
プで構成する請求項１記載の液晶表示装置。 - 【請求項１０】複数の画素が行列状に配置されており、
スイッチング素子として薄膜トランジスタを有する画素
部が形成された第１の基板と、前記第１の基板に対向し
て配置された第２の基板と、前記第１の基板と前記第２
の基板との間に保持された液晶組成物を有し、 前記画素部に対して画素信号を書き込むための周辺回路
のうち少なくとも一部の周辺回路が、前記第１の基板上
に薄膜トランジスタで構成され、 前記周辺回路のうち残りの部分の周辺回路が、半導体チ
ップで構成されており、 前記半導体チップの少なくとも一部が、前記薄膜トラン
ジスタで構成された前記周辺回路領域と重なるように、
前記半導体チップが前記第１の基板上に配置されている
液晶表示装置を表示部として有する携帯端末。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000254335A JP4352598B2 (ja) | 2000-08-24 | 2000-08-24 | 液晶表示装置および携帯端末 |
| CNB018032737A CN1174280C (zh) | 2000-08-24 | 2001-08-23 | 液晶显示装置及使用它的电子装置 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2007248634A (ja) * | 2006-03-14 | 2007-09-27 | Sony Corp | 表示装置およびその製造方法、並びに電子機器 |
| JP2009288273A (ja) * | 2008-05-27 | 2009-12-10 | Epson Imaging Devices Corp | 電気光学パネル、電気光学装置、これを搭載した電子機器、および、これに用いられる駆動ｉｃ |
| JP2010276898A (ja) * | 2009-05-29 | 2010-12-09 | Hitachi Displays Ltd | 表示装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073743A1 (fr) * | 2000-03-28 | 2001-10-04 | Seiko Epson Corporation | Afficheur a cristaux liquides, procede et dispositif de commande d'un afficheur a cristaux liquides, dispositif electronique |
| JP4393812B2 (ja) * | 2003-07-18 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| JP4480968B2 (ja) * | 2003-07-18 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP4424946B2 (ja) * | 2003-09-03 | 2010-03-03 | 三菱電機株式会社 | 表示装置 |
| JP2005300920A (ja) * | 2004-04-12 | 2005-10-27 | Nec Corp | 表示装置及び液晶表示装置 |
| KR100675636B1 (ko) * | 2004-05-31 | 2007-02-02 | 엘지.필립스 엘시디 주식회사 | Ｇｏｌｄｄ구조 및 ｌｄｄ구조의 ｔｆｔ를 동시에포함하는 구동회로부 일체형 액정표시장치 |
| KR101082909B1 (ko) * | 2005-02-05 | 2011-11-11 | 삼성전자주식회사 | 게이트 구동 방법 및 그 장치와 이를 갖는 표시장치 |
| US20060232579A1 (en) * | 2005-04-14 | 2006-10-19 | Himax Technologies, Inc. | WOA panel architecture |
| TWI424408B (zh) * | 2005-08-12 | 2014-01-21 | Semiconductor Energy Lab | 半導體裝置，和安裝有該半導體裝置的顯示裝置和電子裝置 |
| CN100437236C (zh) * | 2005-10-28 | 2008-11-26 | 友达光电股份有限公司 | 液晶显示面板与其上的线路布局 |
| JP5084134B2 (ja) | 2005-11-21 | 2012-11-28 | 日本電気株式会社 | 表示装置及びこれらを用いた機器 |
| TWI361416B (en) * | 2007-03-23 | 2012-04-01 | Chimei Innolux Corp | Driving circuit board riving system and driving method for flat panel display apparatus |
| US7841352B2 (en) * | 2007-05-04 | 2010-11-30 | Asml Netherlands B.V. | Cleaning device, a lithographic apparatus and a lithographic apparatus cleaning method |
| KR101987094B1 (ko) | 2012-06-15 | 2019-10-01 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| TWI469119B (zh) * | 2012-08-06 | 2015-01-11 | Au Optronics Corp | 顯示器及其閘極驅動器 |
| KR101989001B1 (ko) | 2012-09-07 | 2019-06-14 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN103941507B (zh) * | 2014-04-02 | 2017-01-11 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
| CN105976778B (zh) * | 2016-07-04 | 2019-01-11 | 深圳市华星光电技术有限公司 | 液晶显示面板的数据驱动系统 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242725A (ja) * | 1990-12-25 | 1992-08-31 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JPH07209672A (ja) * | 1993-12-03 | 1995-08-11 | Semiconductor Energy Lab Co Ltd | 非発光型ディスプレーを有する電子装置 |
| JPH08220560A (ja) * | 1995-02-15 | 1996-08-30 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス表示装置 |
| JPH08240813A (ja) * | 1996-01-27 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
| JPH1165471A (ja) * | 1997-08-20 | 1999-03-05 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
| JPH1184425A (ja) * | 1997-09-05 | 1999-03-26 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
| JPH11202290A (ja) * | 1998-01-12 | 1999-07-30 | Hitachi Ltd | 液晶表示装置および計算機システム |
| JPH11352516A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | アクティブマトリックス型液晶表示パネル |
| JP2000267590A (ja) * | 1999-03-19 | 2000-09-29 | Sharp Corp | 画像表示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791422B2 (ja) | 1990-12-25 | 1998-08-27 | 株式会社 半導体エネルギー研究所 | 電気光学装置およびその作製方法 |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5479319A (en) * | 1992-12-30 | 1995-12-26 | Interconnect Systems, Inc. | Multi-level assemblies for interconnecting integrated circuits |
| JPH09503622A (ja) * | 1993-09-30 | 1997-04-08 | コピン・コーポレーシヨン | 転写薄膜回路を使用した３次元プロセッサー |
| TW520816U (en) * | 1995-04-24 | 2003-02-11 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP3339456B2 (ja) * | 1999-03-26 | 2002-10-28 | 日本電気株式会社 | 液晶表示装置 |
| JP2000276068A (ja) | 1999-03-26 | 2000-10-06 | Seiko Epson Corp | 表示装置及び電子機器 |
| JP4783890B2 (ja) * | 2000-02-18 | 2011-09-28 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP4185678B2 (ja) * | 2001-06-08 | 2008-11-26 | 株式会社日立製作所 | 液晶表示装置 |
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-
2002
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04242725A (ja) * | 1990-12-25 | 1992-08-31 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| JPH07209672A (ja) * | 1993-12-03 | 1995-08-11 | Semiconductor Energy Lab Co Ltd | 非発光型ディスプレーを有する電子装置 |
| JPH08220560A (ja) * | 1995-02-15 | 1996-08-30 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス表示装置 |
| JPH08240813A (ja) * | 1996-01-27 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
| JPH1165471A (ja) * | 1997-08-20 | 1999-03-05 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
| JPH1184425A (ja) * | 1997-09-05 | 1999-03-26 | Semiconductor Energy Lab Co Ltd | 電気光学装置 |
| JPH11202290A (ja) * | 1998-01-12 | 1999-07-30 | Hitachi Ltd | 液晶表示装置および計算機システム |
| JPH11352516A (ja) * | 1998-06-09 | 1999-12-24 | Matsushita Electric Ind Co Ltd | アクティブマトリックス型液晶表示パネル |
| JP2000267590A (ja) * | 1999-03-19 | 2000-09-29 | Sharp Corp | 画像表示装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004247373A (ja) * | 2003-02-12 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7746333B2 (en) | 2003-02-12 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8044946B2 (en) | 2003-02-12 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8384699B2 (en) | 2003-02-12 | 2013-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9429800B2 (en) | 2003-02-12 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2007248634A (ja) * | 2006-03-14 | 2007-09-27 | Sony Corp | 表示装置およびその製造方法、並びに電子機器 |
| JP2009288273A (ja) * | 2008-05-27 | 2009-12-10 | Epson Imaging Devices Corp | 電気光学パネル、電気光学装置、これを搭載した電子機器、および、これに用いられる駆動ｉｃ |
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