JPH04242725A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタを用い
て形成される液晶表示装置に関する。

【０００２】

【従来の技術】ＯＡ機器等のディスプレイとしてＣＲＴ
に代わりフラットディスプレイが注目され、特に大面積
化への期待が強くなってきている。またフラットディス
プレイのその他の応用として壁掛けＴＶの開発も急ピッ
チで進められている。また、フラットディスプレイのカ
ラー化、高精細化の要求も相当高まってきている。

【０００３】このフラットディスプレイの代表例として
液晶表示装置が知られている。これは一対のガラス基板
間に電極を挟んで保持された液晶組成物に電界を加えて
、液晶組成物の状態を変化させ、この状態の違いを利用
して、表示を行う。この液晶の駆動のために薄膜トラン
ジスタ（以下ＴＦＴという）やその他のスイッチング素
子を設けたものや単純にマトリクス構成を持つものがあ
る。何れの場合も、縦横（Ｘ、Ｙ）方向の各配線に対し
て液晶を駆動するための信号を送り出すドライバー回路
がディスプレイ周辺に設けられている。

【０００４】このドライバー回路は通常は単結晶シリコ
ンのＭＯＳ集積回路（ＩＣ）で構成されている。このＩ
Ｃには各ディスプレイ電極に対応するパッド電極が設け
られており、この両者の間にプリント基板が介在し、先
ずＩＣのパッド電極とプリント基板を接続し、次にプリ
ント基板とディスプレイを接続していた。このプリント
基板はガラスエポキシや紙エポキシの絶縁物基板または
フレキシブルなプラスティックよりなる基板であり、そ
の占有面積はディスプレイと同じかまたはそれ以上の面
積が必要であった。また、同様に容積も相当大きくする
必要があった。

【０００５】

【発明が解決しようとする課題】このような従来のディ
スプレイは前述のような構成のため以下のような欠点を
有していた。

【０００６】すなわち、■マトリクス配線のＸ方向、Ｙ
方向の表示電極またはソース（ドレイン）配線またはゲ
ート配線の数と同数の接続がプリント基板との間で行わ
れるために、実装技術上接続可能な各接続部間の間隔に
制限があるために、高精細な表示ディスプレイを作製す
ることはできなかった。

【０００７】■表示ディスプレイ本体以外にプリント基
板、ＩＣおよび接続配線が必要であり、その必要面積お
よび必要容積はディスプレイ本体の数倍にも及んでいた
。

【０００８】■ディスプレイ本体とプリント基板および
プリント基板とＩＣとの接続箇所が多く、しかも、かな
りの重量があるので接続部分に無理な力が加わり、接続
の信頼性が低かった。

【０００９】一方、このような、欠点を解決する方法と
して、ディスプレイ特にアクティブ素子をスイッチング
素子として使用した表示装置において、アクティブ素子
と周辺回路とを同じ基板上にＴＦＴで構成することが提
案されている。しかしながらこの構成によると前述の３
つの欠点はほぼ解決することができるが、新たに以下の
ような別の問題が発生した。

【００１０】■アクティブ素子以外に周辺回路をもＴＦ
Ｔ化した為に、同一基板上に形成する素子の数が増し、
ＴＦＴの製造歩留りが低下した。従ってディスプレイの
製造歩留りも低下した。

【００１１】■アクティブ素子部分の素子構造に比べ周
辺回路部分は非常に複雑な素子構造を取っている。従っ
て、回路パターンが複雑になり、製造プロセス技術もよ
り高度になり、コストが上昇する。また、当然に多層配
線部分が増し、プロセス工程数の増加とＴＦＴの製造歩
留りの低下が起こった。

【００１２】■周辺回路を構成するトランジスタは早い
応答速度が要求されるため、通常は多結晶半導体を使用
していた。そのため、半導体層を多結晶化するために、
高温の処理を必要とし、高価な石英基板等を使用しなけ
ればならなかった。

【００１３】

【発明の構成】本発明は上記のような６つ問題を適度に
バランスよく解決するものであり、コストが低く、製造
歩留りの高い液晶表示装置に関するものである。

【００１４】すなわち、複数のゲート線、複数のソース
（ドレイン）線および薄膜トランジスタを有する画素マ
トリクスが形成された第１の基板と前記第１の基板に対
抗して配置された第２の基板と前記一対の基板間に保持
された液晶組成物よりなる液晶表示装置であって、前記
第１の基板上に形成されるＸまたはＹ方向のマトリクス
配線に接続されている周辺回路のうち一方のみの周辺回
路とアクティブ素子とを同一のプロセスで形成された薄
膜トランジスタとし、他方の周辺回路は半導体チップで
構成されているものであります。

【００１５】また、ＴＦＴ化しない他方の周辺回路とし
てのＩＣと基板との接続はＩＣチップを直接基板上に設
けて、各接続端子と接続するＣＯＧ法やＩＣチップを１
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂
基板とディスプレイ基板とを接続しするＴＡＢ法により
、実現できる。

【００１６】本発明のように、片方側の周辺回路のみを
ＴＦＴ化すると、汎用の周辺回路用ＩＣが世の中に存在
しない側または調達コストの高い周辺回路側をＴＦＴ化
でき、汎用のコストの安いＩＣを使用できるメリットが
ある。

【００１７】また、周辺回路全部をＴＦＴ化するとディ
スプレイ用の基板の寸法をＸ方向およびＹ方向の両方に
大きくする必要があり表示装置全体の専有面積が大きく
なるが、片方のみをＴＦＴ化するとＸまたはＹの一方の
みを大きくするだけですみ、表示装置を使用するコンピ
ューターや装置の外形寸法に容易にあわせることができ
かつ専有面積と専有容積の少ない表示装置を実現できる
。

【００１８】周辺回路中の素子構造が複雑である部分、
例えば、多層配線が必要な素子構造やアンプの機能を持
たせた部分等をＴＦＴ化するのに高度な作製技術が必要
になるが、片方のみをＴＦＴ化することで、技術的に難
しい部分は従来のＩＣを使用し、簡単な素子構造あるい
は単純な機能の部分をＴＦＴ化でき、低コストで高い歩
留りで表示装置を実現できる。

【００１９】また、片側のみＴＦＴ化することで、周辺
回路部分の薄膜トランジスタの数を相当減らすことがで
きる、単純にＸ方向、Ｙ方向の周辺回路の機能が同じ場
合はほぼその数は半数となる。これによりＴＦＴの同一
基板上での製造歩留りは単純には２倍となる。

【００２０】このように、ＴＦＴ化する素子数を減らす
ことで、基板の製造歩留りを向上させることができ、か
つ基板の面積、容積を減少できた表示装置を低コストで
実現することが可能となった。

【００２１】本発明を適用可能な表示装置の構成として
は、１つの画素に２つまたはそれ以上のＣ／ＴＦＴを連
結して１つのピクセルを構成せしめてもよい。さらに１
つのピクセルを２つまたはそれ以上に分割し、それぞれ
にＣ／ＴＦＴを１つまたは複数個連結してもよい。

【００２２】さらに、ＴＦＴに使用される半導体層を従
来から使用されている、多結晶またはアモルファス半導
体ではなく、新しい概念のセミアモルファス半導体を使
用することで、低温で作製ができ、しかも、キャリアの
移動度の非常に大きい、応答速度の早いＴＦＴを実現す
ることができる。

【００２３】このセミアモルファス半導体とは、ＬＰＣ
ＶＤ法、スパッタ法あるいはＰＣＶＤ法等により膜形成
の後に熱結晶化処理を施して得られるが、以下にはスパ
ッタ法を例にとり説明をする。

【００２４】すなわちスパッタ法において単結晶のシリ
コン半導体をターゲットとし、水素とアルゴンとの混合
気体でスパッタをすると、アルゴンの重い原子のスパッ
タ（衝撃）によりターゲットからは原子状のシリコンが
離れ、被形成面を有する基板上に飛しょうするが、同時
に数十〜数十万個の原子が固まった塊がクラスタとして
ターゲットから離れ、被形成面に飛しょうする。

【００２５】この飛しょう中は、水素がこのクラスタの
外周辺の珪素の不対結合手と結合し、結合した状態で被
形成面上に秩序性の比較的高い領域として作られる。

【００２６】すなわち、被膜形成面上には秩序性の高い
、かつ周辺にＳｉ−Ｈ結合を有するクラスタと純粋のア
モルファス珪素との混合物の状態を実現する。これを４
５０℃〜７００℃の非酸化性気体中での熱処理により、
クラスタの外周辺のＳｉ−Ｈ結合は他のＳｉ−Ｈ結合と
反応し、Ｓｉ−Ｓｉ結合を作る。

【００２７】この結合はお互い引っぱりあうと同時に、
秩序性の高いクラスタはより高い秩序性の高い状態、す
なわち結晶化に相を移そうとする。しかし、隣合ったク
ラスタ間は、互いに結合したＳｉ−Ｓｉがそれぞれのク
ラスタ間を引っぱりあう。その結果は、結晶は格子歪を
持ちレーザラマンでの結晶ピークは単結晶の５２０ｃｍ
−１より低波数側にずれて測定される。

【００２８】また、このクラスタ間のＳｉ−Ｓｉ結合は
互いのクラスタをアンカリング（連結）するため、各ク
ラスタでのエネルギバンドはこのアンカリングの個所を
経て互いに電気的に連結しあえる。そのため結晶粒界が
キャリアのバリアとして働く多結晶シリコンとは根本的
に異なり、キャリア移動度も１０〜２００ｃｍ２／ＶＳ
ｅｃを得ることができる。

【００２９】つまり、かるる定義に基づくセミアモルフ
ァス半導体は見掛け上結晶性を持ちながらも、電気的に
は結晶粒界が実質的にない状態を予想できる。もちろん
、アニール温度がシリコン半導体の場合の４５０℃〜７
００℃という中温アニールではなく、１０００℃または
それ以上の結晶成長をともなう結晶化をさせる時はこの
結晶成長により、膜中の酸素等が粒界に折出し、バリア
を作ってしまう。これは、単結晶と同じ結晶と粒界のあ
る材料（多結晶）である。

【００３０】また、この半導体におけるクラスタ間のア
ンカリングの程度をより大きくすると、よりキャリア移
動度は大きくなる。このためにはこの膜中にある酸素量
を７×１０１９ｃｍ−３好ましくは１×１０１９ｃｍ−
３以下にすると、さらに６００℃よりも低い温度で結晶
化ができるに加えて、高いキャリア移動度を得ることが
できる。

【００３１】

【実施例１】本実施例では図１に示すようなｍ×ｎの回
路構成の液晶表示装置を用いて説明を行う。また、図２
に液晶表示装置の外観の様子を示す。すなわち図１のＸ
方向の配線に接続されたシフトレジスタ回路部分１のみ
を画素６に設けられたアクティブ素子と同様にＴＦＴ化
５し、Ｙ方向配線に接続された周辺回路部分をＩＣ４で
、ＴＡＢ法により基板に接続している。

【００３２】この回路構成に対応する実際の電極等の配
置構成を図６に示している。図６は説明を簡単にする為
２×２に相当する部分のみ記載されている。

【００３３】まず、本実施例で使用する液晶表示装置上
のＴＦＴの作製方法を図３を使用して説明する。図３（
Ａ）において、石英ガラス等の高価でない７００℃以下
、例えば約６００℃の熱処理に耐え得るガラス５０上に
マグネトロンＲＦ（高周波）スパッタ法を用いてブロッ
キング層５１としての酸化珪素膜を１０００〜３０００
Åの厚さに作製する。プロセス条件は酸素１００％雰囲
気、成膜温度１５℃、出力４００〜８００Ｗ、圧力０．
５Ｐａとした。ターゲットに石英または単結晶シリコン
を用いた成膜速度は３０〜１００Å／分であった。

【００３４】この上にシリコン膜をＬＰＣＶＤ（減圧気
相）法、スパッタ法またはプラズマＣＶＤ法により形成
した。減圧気相法で形成する場合、結晶化温度よりも１
００〜２００℃低い４５０〜５５０℃、例えば５３０℃
でジシラン（Ｓｉ２Ｈ６）またはトリシラン（Ｓｉ３Ｈ
８）をＣＶＤ装置に供給して成膜した。反応炉内圧力は
３０〜３００Ｐａとした。成膜速度は５０〜２５０Å／
分であった。ＮＴＦＴとＰＴＦＴとのスレッシュホール
ド電圧（Ｖｔｈ）に概略同一に制御するため、ホウ素を
ジボランを用いて１×１０１５〜１×１０１８ｃｍ−３
の濃度として成膜中に添加してもよい。

【００３５】スパッタ法で行う場合、スパッタ前の背圧
を１×１０−５Ｐａ以下とし、単結晶シリコンをターゲ
ットとして、アルゴンに水素を２０〜８０％混入した雰
囲気で行った。例えばアルゴン２０％、水素８０％とし
た。成膜温度は１５０℃、周波数は１３．５６ＭＨｚ、
スパッタ出力は４００〜８００Ｗ、圧力は０．５Ｐａで
あった。

【００３６】プラズマＣＶＤ法により珪素膜を作製する
場合、温度は例えば３００℃とし、モノシラン（ＳｉＨ
４）またはジシラン（Ｓｉ２Ｈ６）を用いた。これらを
ＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周波電
力を加えて成膜した。

【００３７】これらの方法によって形成された被膜は、
酸素が５×１０２１ｃｍ−３以下であることが好ましい
。この酸素濃度が高いと、結晶化させにくく、熱アニー
ル温度を高くまたは熱アニール時間を長くしなければな
らない。また少なすぎると、バックライトによりオフ状
態のリーク電流が増加してしまう。そのため４×１０１
９〜４×１０２１ｃｍ−３の範囲とした。水素は４×１
０２０ｃｍ−３であり、珪素４×１０２２ｃｍ−３とし
て比較すると１原子％であった。また、ソース、ドレイ
ンに対してより結晶化を助長させるため、酸素濃度を７
×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃｍ
−３以下とし、ピクセル構成するＴＦＴのチャネル形成
領域のみに酸素をイオン注入法により５×１０２０〜５
×１０２１ｃｍ−３となるように添加してもよい。その
時周辺回路を構成するＴＦＴには光照射がなされないた
め、この酸素の混入をより少なくし、より大きいキャリ
ア移動度を有せしめることは、高周波動作をさせるため
る有効である。

【００３８】次に、アモルファス状態の珪素膜を５００
〜５０００Å、例えば１５００Åの厚さに作製の後、４
５０〜７００℃の温度にて１２〜７０時間非酸化物雰囲
気にて中温の加熱処理、例えば水素雰囲気下にて６００
℃の温度で保持した。珪素膜の下の基板表面にアモルフ
ァス構造の酸化珪素膜が形成されているため、この熱処
理で特定の核が存在せず、全体が均一に加熱アニールさ
れる。即ち、成膜時はアモルファス構造を有し、また水
素は単に混入しているのみである。

【００３９】アニールにより、珪素膜はアモルファス構
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レーザラ
マン分光により測定すると単結晶の珪素のピーク５２２
ｃｍ−１より低周波側にシフトしたピークが観察される
。それの見掛け上の粒径は半値巾から計算すると、５０
〜５００Åとマイクロクリスタルのようになっているが
、実際はこの結晶性の高い領域は多数あってクラスタ構
造を有し、各クラスタ間は互いに珪素同志で結合（アン
カリング）がされたセミアモルファス構造の被膜を形成
させることができた。

【００４０】結果として、被膜は実質的にグレインバウ
ンダリ（以下ＧＢという）がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるＧＢ
の明確に存在する多結晶珪素よりも高いキャリア移動度
となる。即ちホール移動度（μｈ）＝１０〜２００ｃｍ
２／ＶＳｅｃ、電子移動度（μｅ）＝１５〜３００ｃｍ
２／ＶＳｅｃが得られる。

【００４１】他方、上記の如き中温でのアニールではな
く、９００〜１２００℃の高温アニールにより被膜を多
結晶化すると、核からの固相成長により被膜中の不純物
の偏析がおきて、ＧＢには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、ＧＢでのバリ
ア（障壁）を作ってそこでのキャリアの移動を阻害して
しまう。結果として１０ｃｍ２／Ｖｓｅｃ以上の移動度
がなかなか得られないのが実情である。即ち、本実施例
ではかくの如き理由により、セミアモルファスまたはセ
ミクリスタル構造を有するシリコン半導体を用いている
。

【００４２】図３（Ａ）において、珪素膜を第１のフォ
トマスク■にてフォトエッチングを施し、ＰＴＦＴ用の
領域２２（チャネル巾２０μｍ）を図面の右側に、ＮＴ
ＦＴ用の領域１３を左側に作製した。

【００４３】この上に酸化珪素膜をゲイト絶縁膜として
５００〜２０００Å例えば１０００Åの厚さに形成した
。これはブロッキング層としての酸化珪素膜の作製と同
一条件とした。この成膜中に弗素を少量添加し、ナトリ
ウムイオンの固定化をさせてもよい。

【００４４】この後、この上側にリンが１〜５×１０２
１ｃｍ−３の濃度に入ったシリコン膜またはこのシリコ
ン膜とその上にモリブデン（Ｍｏ）、タングステン（Ｗ
），ＭｏＳｉ２またはＷＳｉ２との多層膜を形成した。 これを第２のフォトマスク■にてパターニングして図３
（Ｂ）を得た。ＰＴＦＴ用のゲイト電極５５、ＮＴＦＴ
用のゲイト電極５６を形成した。例えばチャネル長１０
μｍ、ゲイト電極としてリンドープ珪素を０．２μｍ、
その上にモリブデンを０．３μｍの厚さに形成した。　
　図３（Ｃ）において、フォトレジスト５７をフォトマ
スク■を用いて形成し、ＰＴＦＴ用のソース５９ドレイ
ン５８に対し、ホウ素を１〜５×１０１５ｃｍ−２のド
ーズ量でイオン注入法により添加した。　　次に図３（
Ｄ）の如く、フォトレジスト６１をフォトマスク■を用
いて形成した。ＮＴＦＴ用のソース６４、ドレイン６２
としてリンを１〜５×１０１５ｃｍ−２のドーズ量でイ
オン注入法により添加した。

【００４５】これらはゲイト絶縁膜５４を通じて行った
。しかし図３（Ｂ）において、ゲイト電極５５、５６を
マスクとしてシリコン膜上の酸化珪素を除去し、その後
、ホウ素、リンを直接珪素膜中にイオン注入してもよい
。

【００４６】次に、６００℃にて１０〜５０時間再び加
熱アニールを行った。ＰＴＦＴのソース５９、ドレイン
５８ＮＴＦＴのソース６４、ドレイン６２を不純物を活
性化してＰ＋、Ｎ＋として作製した。またゲイト電極５
５、５６下にはチャネル形成領域６０、６３がセミアモ
ルファス半導体として形成されている。

【００４７】かくすると、セルフアライン方式でありな
がらも、７００℃以上にすべての工程で温度を加えるこ
とがなくＣ／ＴＦＴを作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよく
、本発明の大画素の液晶表示装置にきわめて適したプロ
セスである。

【００４８】本実施例では熱アニールは図３（Ａ）、（
Ｄ）で２回行った。しかし図３（Ａ）のアニールは求め
る特性により省略し、双方を図３（Ｄ）のアニールによ
り兼ね製造時間の短縮を図ってもよい。図３（Ｅ）にお
いて、層間絶縁物６５を前記したスパッタ法により酸化
珪素膜の形成として行った。この酸化珪素膜の形成はＬ
ＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法を用いてもよい
。例えば０．２〜０．６μｍの厚さに形成し、その後、
フォトマスク■を用いて電極用の窓６６を形成した。さ
らに、これら全体にアルミニウムをスパッタ法により形
成し、リード７１、７２およびコンタクト６７、６８を
フォトマスク■を用いて作製した後、表面を平坦化用有
機樹脂６９例えば透光性ポリイミド樹脂を塗布形成し、
再度の電極穴あけをフォトマスク■にて行った。

【００４９】図３（Ｆ）に示す如く２つのＴＦＴを相補
型構成とし、かつその出力端を液晶装置の一方の画素の
電極を透明電極としてそれに連結するため、スパッタ法
によりＩＴＯ（インジューム・スズ酸化膜）を形成した
。それをフォトマスク■によりエッチングし、電極７０
を構成させた。このＩＴＯは室温〜１５０℃で成膜し、
２００〜４００℃の酸素または大気中のアニールにより
成就した。かくの如くにしてＰＴＦＴ２２とＮＴＦＴ１
３と透明導電膜の電極７０とを同一ガラス基板５０上に
作製した。得られたＴＦＴの電気的な特性はＰＴＦＴで
移動度は２０（ｃｍ２／Ｖｓ）、Ｖｔｈは−５．９（Ｖ
）で、ＮＴＦＴで移動度は４０（ｃｍ２／Ｖｓ）、Ｖｔ
ｈは５．０（Ｖ）であった。

【００５０】この液晶表示装置の画素部分の電極等の配
置の様子を図６に示している。ＮＴＦＴ１３を第１の走
査線１５とデータ線２１との交差部に設け、第１の走査
線１５とデータ線１４との交差部にも他の画素用のＮＴ
ＦＴが設けられている。一方ＰＴＦＴは第２の走査線１
８とデータ線２１との交差部に設けられている。また、
隣接した他の第１の走査線１６とデータ線２１との交差
部には、他の画素用のＮＴＦＴが設けられている。この
ようなＣ／ＴＦＴを用いたマトリクス構成を有せしめた
。ＮＴＦＴ１３は、ドレイン６４の入力端のコンタクト
を介し第１の走査線１５に連結され、ゲイト５６は多層
配線形成がなされたデータ線２１に連結されている。 ソース６２の出力端はコンタクトを介して画素の電極１
７に連結している。

【００５１】他方、ＰＴＦＴ２２はドレイン５８の入力
端がコンタクトを介して第２の走査線１８に連結され、
ゲイト５５はデータ線２１に、ソース５９の出力端はコ
ンタクトを介してＮＴＦＴと同様に画素電極１７に連結
している。かくして一対の走査線１５、１８に挟まれた
間（内側）に、透明導電膜よりなる画素２３とＣ／ＴＦ
Ｔとにより１つのピクセルを構成せしめた。かかる構造
を左右、上下に繰り返すことにより、２×２のマトリク
スをそれを拡大した６４０×４８０、１２８０×９６０
といった大画素の液晶表示装置とすることができる。

【００５２】また、Ｘ方向の周辺回路の回路図を図４、
図５に示す。図４は１本の配線に接続された周辺回路の
ブロック機能を示し、図５はそのユニットのトランジス
タの接続の様子を示している。（Ａ）は図４の７のブロ
ックに相当し、（Ｂ）は図４の８のブロックに相当する
ＴＦＴの回路構成を示している。

【００５３】このようにスイッチング素子と同じプロセ
スで作製されたＮＴＦＴ１３とＰＴＦＴ２２とが設けら
れたＣＭＯＳ構成となっている。

【００５４】上記のようにして、片方の基板を完成し、
他方の基板と従来よりの方法で貼り合わせ、ＳＴＮ液晶
を基板間に注入する。次に、他方の周辺回路として、Ｉ
Ｃ４を使用する。このＩＣ４はＴＡＢにより基板のＹ方
向の配線の各々と接続されている。上記のようにして、
本発明の液晶表示装置を完成した。

【００５５】本実施例においては、Ｙ方向の配線に接続
された、周辺回路側をＩＣとして、Ｘ方向側の周辺回路
のみをＴＦＴ化し、スィッチング素子と同じプロセスで
ＴＦＴ化したが、特にこの構成に限定されることはなく
、ＴＦＴ化する際の歩留り、ＴＦＴ化する際のプロセス
技術上の問題等を考慮して、よりＴＦＴ化が簡単な方の
みをＴＦＴ化すればよい。

【００５６】本実施例では半導体膜として、セミアモル
ファス半導体を使用したので、その移動度は非単結晶半
導体を使用したＴＦＴに比べて１０倍以上の値が得られ
ている。そのため、早い応答速度を必要とされる周辺の
回路のＴＦＴにも、十分使用でき、従来のように、周辺
回路部分のＴＦＴを特別に結晶化処理する必要もなくア
クティブ素子と同じプロセスで作成することができた。

【００５７】

【実施例２】本実施例の液晶表示装置の概略外観図を図
７に示す。基本的な回路等は実施例１と全く同じである
。図７において、Ｙ方向の配線に接続されは周辺回路は
ＩＣ４で構成され、ＣＯＧ法により、基板上に直接ＩＣ
が形成されている。

【００５８】この場合ＩＣ４のパッド電極とＹ方向配線
との接続にいて、ＴＡＢ法等に比べてより間隔を狭くで
きる。その為より高精細な表示画素を設計できる特徴を
もつ。さらに、基板上にＩＣを設けたので、その容積は
殆ど増すことがなく、より薄型の液晶表示装置を提供す
ることができた。

【００５９】上記の実施例において、アクティブ素子の
ＴＦＴはいずれもＣＭＯＳ構成としたが、特にこの構成
に限定されることはなく、ＮＴＦＴ、ＰＴＦＴのみで構
成してもよい、その場合は周辺回路の構成がより素子数
が増すことになる。

【００６０】また、基板上にＴＦＴを形成する位置をＸ
方向の配線と繋がっている一方側のみとしたが、Ｘ方向
の配線と繋がっている他方側にもＴＦＴを形成して、交
互にＴＦＴを接続し、ＴＦＴの密度を半分として、ＴＦ
Ｔの製造歩留りを向上させることも可能である。

【００６１】

【発明の効果】本発明により、液晶表示を外部の接続技
術上の制限の為に高精細化できないことはなくなった。 また、Ｘ方向の配線またはＹ方向の配線と外部の周辺回
路との不要な接続を極力へらせることができたので、接
続部分での信頼性が向上した。

【００６２】片方の周辺回路のみをＴＦＴ化するため、
ディスプレイ基板自身の専有面積をへらすことができ、
かつ必要とされる寸法形状に自由に基板の設計ができる
。また、ＴＦＴの製造上の問題を回避して、製造歩留り
の高い部分のみをＴＦＴ化できる。よって、製造コスト
を下げることができた。

【００６３】ＴＦＴに使用する半導体膜として、セミア
モルファス半導体を使用したので、周辺回路用にも十分
使用できる応答速度が得られ、アクティブ素子の作成プ
ロセスのまま特別な処理をすることもなく、周辺回路用
のＴＦＴを同時に作成することができた。

【００６４】本発明の構成により、液晶電位をフローテ
ィングとしないため、安定した表示を行うことができる
。また、アクティブ素子としてのＣ／ＴＦＴの駆動能力
が高いため、動作マージンを拡大でき、さらに周辺の駆
動回路をより簡単にすることが可能で表示装置の小型化
、製造コストの低減に効果がある。また、３本の信号線
と対抗電極に非常に単純な信号で高い駆動能力を発揮す
ることができる。

【図面の簡単な説明】

【図１】本発明のｍ×ｎの回路構成の液晶表示装置を示
す。

【図２】本発明の液晶表示装置の外観の様子を示す。

【図３】本発明のＴＦＴの作製工程の概略を示す。

【図４】本発明の液晶表示装置の周辺回路の概略を示す
。

【図５】本発明の液晶表示装置の周辺回路におけるトラ
ンジスタの接続の様子を示す。

【図６】本発明の液晶表示装置の画素部分の配置の様子
を示す。

【図７】本発明の多の実施例を示す。

【符号の説明】

１、２、３、・・・・・周辺回路 ４・・・・・・・・・・ＩＣ ５・・・・・・・・・・ＴＦＴ化した周辺回路６・・・
・・・・・・・画素 １３・・・・・・・・・ＮＴＦＴ ２２・・・・・・・・・ＰＴＦＴ

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数のゲート線、複数のソース（ドレイン
   ）線および薄膜トランジスタを有する画素マトリクスが
   形成された第１の基板と前記第１の基板に対抗して配置
   された第２の基板と前記一対の基板間に保持された液晶
   組成物よりなる液晶表示装置であって、前記第１の基板
   上に形成されるＸまたはＹ方向のマトリクス配線に接続
   されている周辺回路のうち一方のみの周辺回路とアクテ
   ィブ素子とを同一のプロセスで形成された薄膜半導体装
   置とし、他方の周辺回路は半導体チップで構成されてい
   ることを特徴とする液晶表示装置。
2. 【請求項２】請求項１に記載の半導体チップで構成され
   ている周辺回路はＣＯＧ法によりマトリクス配線と接続
   されていることを特徴とする液晶表示装置。
3. 【請求項３】請求項１に記載の半導体チップで構成され
   ている周辺回路はＴＡＢ法によりマトリクス配線と接続
   されていることを特徴とする液晶表示装置。
4. 【請求項４】請求項１に記載の薄膜半導体装置はセミア
   モルファス半導体により構成されていることを特徴とす
   る液晶表示装置。