JP3362022B2 - ディスプレイ - Google Patents
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- JP3362022B2 JP3362022B2 JP2000068187A JP2000068187A JP3362022B2 JP 3362022 B2 JP3362022 B2 JP 3362022B2 JP 2000068187 A JP2000068187 A JP 2000068187A JP 2000068187 A JP2000068187 A JP 2000068187A JP 3362022 B2 JP3362022 B2 JP 3362022B2
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- film transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
用いて形成される液晶表示装置に関する。
用いて形成される液晶表示装置に関する。
【０００２】
【従来の技術】ＯＡ機器等のディスプレイとしてＣＲＴ
に代わりフラットディスプレイが注目され、特に大面積
化への期待が強くなってきている。またフラットディス
プレイのその他の応用として壁掛けＴＶの開発も急ピッ
チで進められている。また、フラットディスプレイのカ
ラー化、高精細化の要求も相当高まってきている。
に代わりフラットディスプレイが注目され、特に大面積
化への期待が強くなってきている。またフラットディス
プレイのその他の応用として壁掛けＴＶの開発も急ピッ
チで進められている。また、フラットディスプレイのカ
ラー化、高精細化の要求も相当高まってきている。
【０００３】このフラットディスプレイの代表例として
液晶表示装置が知られている。これは一対のガラス基板
間に電極を挟んで保持された液晶組成物に電界を加え
て、液晶組成物の状態を変化させ、この状態の違いを利
用して、表示を行う。この液晶の駆動のために薄膜トラ
ンジスタ（以下ＴＦＴという）やその他のスイッチング
素子を設けたものや単純にマトリクス構成を持つものが
ある。何れの場合も、縦横（Ｘ、Ｙ）方向の各配線に対
して液晶を駆動するための信号を送り出すドライバー回
路がディスプレイ周辺に設けられている。
液晶表示装置が知られている。これは一対のガラス基板
間に電極を挟んで保持された液晶組成物に電界を加え
て、液晶組成物の状態を変化させ、この状態の違いを利
用して、表示を行う。この液晶の駆動のために薄膜トラ
ンジスタ（以下ＴＦＴという）やその他のスイッチング
素子を設けたものや単純にマトリクス構成を持つものが
ある。何れの場合も、縦横（Ｘ、Ｙ）方向の各配線に対
して液晶を駆動するための信号を送り出すドライバー回
路がディスプレイ周辺に設けられている。
【０００４】このドライバー回路は通常は単結晶シリコ
ンのＭＯＳ集積回路（ＩＣ）で構成されている。このＩ
Ｃには各ディスプレイ電極に対応するパッド電極が設け
られており、この両者の間にプリント基板が介在し、先
ずＩＣのパッド電極とプリント基板を接続し、次にプリ
ント基板とディスプレイを接続していた。このプリント
基板はガラスエポキシや紙エポキシの絶縁物基板または
フレキシブルなプラスティックよりなる基板であり、そ
の占有面積はディスプレイと同じかまたはそれ以上の面
積が必要であった。また、同様に容積も相当大きくする
必要があった。
ンのＭＯＳ集積回路（ＩＣ）で構成されている。このＩ
Ｃには各ディスプレイ電極に対応するパッド電極が設け
られており、この両者の間にプリント基板が介在し、先
ずＩＣのパッド電極とプリント基板を接続し、次にプリ
ント基板とディスプレイを接続していた。このプリント
基板はガラスエポキシや紙エポキシの絶縁物基板または
フレキシブルなプラスティックよりなる基板であり、そ
の占有面積はディスプレイと同じかまたはそれ以上の面
積が必要であった。また、同様に容積も相当大きくする
必要があった。
【０００５】
【発明が解決しようとする課題】このような従来のディ
スプレイは前述のような構成のため以下のような欠点を
有していた。
スプレイは前述のような構成のため以下のような欠点を
有していた。
【０００６】すなわち、マトリクス配線のＸ方向、Ｙ
方向の表示電極またはソース（ドレイン）配線またはゲ
ート配線の数と同数の接続がプリント基板との間で行わ
れるために、実装技術上接続可能な各接続部間の間隔に
制限があるために、高精細な表示ディスプレイを作製す
ることはできなかった。
方向の表示電極またはソース（ドレイン）配線またはゲ
ート配線の数と同数の接続がプリント基板との間で行わ
れるために、実装技術上接続可能な各接続部間の間隔に
制限があるために、高精細な表示ディスプレイを作製す
ることはできなかった。
【０００７】表示ディスプレイ本体以外にプリント基
板、ＩＣおよび接続配線が必要であり、その必要面積お
よび必要容積はディスプレイ本体の数倍にも及んでい
た。
板、ＩＣおよび接続配線が必要であり、その必要面積お
よび必要容積はディスプレイ本体の数倍にも及んでい
た。
【０００８】ディスプレイ本体とプリント基板および
プリント基板とＩＣとの接続箇所が多く、しかも、かな
りの重量があるので接続部分に無理な力が加わり、接続
の信頼性が低かった。
プリント基板とＩＣとの接続箇所が多く、しかも、かな
りの重量があるので接続部分に無理な力が加わり、接続
の信頼性が低かった。
【０００９】一方、このような、欠点を解決する方法と
して、ディスプレイ特にアクティブ素子をスイッチング
素子として使用した表示装置において、アクティブ素子
と周辺回路とを同じ基板上にＴＦＴで構成することが提
案されている。しかしながらこの構成によると前述の３
つの欠点はほぼ解決することができるが、新たに以下の
ような別の問題が発生した。
して、ディスプレイ特にアクティブ素子をスイッチング
素子として使用した表示装置において、アクティブ素子
と周辺回路とを同じ基板上にＴＦＴで構成することが提
案されている。しかしながらこの構成によると前述の３
つの欠点はほぼ解決することができるが、新たに以下の
ような別の問題が発生した。
【００１０】アクティブ素子以外に周辺回路をもＴＦ
Ｔ化した為に、同一基板上に形成する素子の数が増し、
ＴＦＴの製造歩留りが低下した。従ってディスプレイの
製造歩留りも低下した。
Ｔ化した為に、同一基板上に形成する素子の数が増し、
ＴＦＴの製造歩留りが低下した。従ってディスプレイの
製造歩留りも低下した。
【００１１】アクティブ素子部分の素子構造に比べ周
辺回路部分は非常に複雑な素子構造を取っている。従っ
て、回路パターンが複雑になり、製造プロセス技術もよ
り高度になり、コストが上昇する。また、当然に多層配
線部分が増し、プロセス工程数の増加とＴＦＴの製造歩
留りの低下が起こった。
辺回路部分は非常に複雑な素子構造を取っている。従っ
て、回路パターンが複雑になり、製造プロセス技術もよ
り高度になり、コストが上昇する。また、当然に多層配
線部分が増し、プロセス工程数の増加とＴＦＴの製造歩
留りの低下が起こった。
【００１２】周辺回路を構成するトランジスタは早い
応答速度が要求されるため、通常は多結晶半導体を使用
していた。そのため、半導体層を多結晶化するために、
高温の処理を必要とし、高価な石英基板等を使用しなけ
ればならなかった。
応答速度が要求されるため、通常は多結晶半導体を使用
していた。そのため、半導体層を多結晶化するために、
高温の処理を必要とし、高価な石英基板等を使用しなけ
ればならなかった。
【００１３】
【課題を解決するための手段】本発明は上記のような６
つ問題を適度にバランスよく解決するものであり、コス
トが低く、製造歩留りの高い液晶表示装置に関するもの
である。
つ問題を適度にバランスよく解決するものであり、コス
トが低く、製造歩留りの高い液晶表示装置に関するもの
である。
【００１４】本発明によると、同一絶縁表面上に画素部
分及びアナログスイッチアレーを有したディスプレイで
あって、前記画素部分及び前記アナログスイッチアレー
は、Ｐチャネル型の薄膜トランジスタ及びＮチャネル型
の薄膜トランジスタを有し、前記Ｐチャネル型の薄膜ト
ランジスタ及び前記Ｎチャネル型の薄膜トランジスタ
は、酸素濃度が７×１０１９ｃｍ−３以下の半導体層を
含み、前記Ｐチャネル型薄膜トランジスタの半導体層
は、ホ−ル移動度が１０〜２００ｃｍ２／ＶＳｅｃであ
り、かつ前記Ｎチャネル型薄膜トランジスタの半導体層
は、電子移動度が１５〜３００ｃｍ２ ／ＶＳｅｃであ
り、前記アナログスイッチアレーは、該アナログスイッ
チアレー以外の周辺回路を有するＩＣとＣＯＧ法により
接続されており、前記画素部分の前記Ｐチャネル型の薄
膜トランジスタ及び前記Ｎチャネル型の薄膜トランジス
タは、透明導電膜により連結されているディスプレイが
提供される。
分及びアナログスイッチアレーを有したディスプレイで
あって、前記画素部分及び前記アナログスイッチアレー
は、Ｐチャネル型の薄膜トランジスタ及びＮチャネル型
の薄膜トランジスタを有し、前記Ｐチャネル型の薄膜ト
ランジスタ及び前記Ｎチャネル型の薄膜トランジスタ
は、酸素濃度が７×１０１９ｃｍ−３以下の半導体層を
含み、前記Ｐチャネル型薄膜トランジスタの半導体層
は、ホ−ル移動度が１０〜２００ｃｍ２／ＶＳｅｃであ
り、かつ前記Ｎチャネル型薄膜トランジスタの半導体層
は、電子移動度が１５〜３００ｃｍ２ ／ＶＳｅｃであ
り、前記アナログスイッチアレーは、該アナログスイッ
チアレー以外の周辺回路を有するＩＣとＣＯＧ法により
接続されており、前記画素部分の前記Ｐチャネル型の薄
膜トランジスタ及び前記Ｎチャネル型の薄膜トランジス
タは、透明導電膜により連結されているディスプレイが
提供される。
【００１５】また、本発明によると、同一絶縁表面上に
画素部分及びアナログスイッチアレーを有したディスプ
レイであって、前記画素部分及び前記アナログスイッチ
アレーは、Ｐチャネル型の薄膜トランジスタ及びＮチャ
ネル型の薄膜トランジスタを有し、前記Ｐチャネル型の
薄膜トランジスタ及び前記Ｎチャネル型の薄膜トランジ
スタは、酸素濃度が７×１０１９ｃｍ−３以下の半導体
層を含み、前記Ｐチャネル型薄膜トランジスタの半導体
層は、ホ−ル移動度が１０〜２００ｃｍ２／ＶＳｅｃで
あり、かつ前記Ｎチャネル型薄膜トランジスタの半導体
層は、電子移動度が１５〜３００ｃｍ２ ／ＶＳｅｃで
あり、前記アナログスイッチアレーは、該アナログスイ
ッチアレー以外の周辺回路を有するＩＣとＴＡＢ法によ
り接続されており、前記画素部分の前記Ｐチャネル型の
薄膜トランジスタ及び前記Ｎチャネル型の薄膜トランジ
スタは、透明導電膜により連結されているディスプレイ
が提供される。
画素部分及びアナログスイッチアレーを有したディスプ
レイであって、前記画素部分及び前記アナログスイッチ
アレーは、Ｐチャネル型の薄膜トランジスタ及びＮチャ
ネル型の薄膜トランジスタを有し、前記Ｐチャネル型の
薄膜トランジスタ及び前記Ｎチャネル型の薄膜トランジ
スタは、酸素濃度が７×１０１９ｃｍ−３以下の半導体
層を含み、前記Ｐチャネル型薄膜トランジスタの半導体
層は、ホ−ル移動度が１０〜２００ｃｍ２／ＶＳｅｃで
あり、かつ前記Ｎチャネル型薄膜トランジスタの半導体
層は、電子移動度が１５〜３００ｃｍ２ ／ＶＳｅｃで
あり、前記アナログスイッチアレーは、該アナログスイ
ッチアレー以外の周辺回路を有するＩＣとＴＡＢ法によ
り接続されており、前記画素部分の前記Ｐチャネル型の
薄膜トランジスタ及び前記Ｎチャネル型の薄膜トランジ
スタは、透明導電膜により連結されているディスプレイ
が提供される。
【００１６】また、本発明の透明導電膜は、ＩＴＯ（イ
ンジューム・スズ酸化膜）であるディスプレイが提供さ
れる。
ンジューム・スズ酸化膜）であるディスプレイが提供さ
れる。
【００１７】また、本発明のディスプレイは、コンピュ
ーター、オフィスオートメーション機器或いはテレビジ
ョンに用いられる。
ーター、オフィスオートメーション機器或いはテレビジ
ョンに用いられる。
【００１８】すなわち、複数のゲート線、複数のソース
（ドレイン）線および薄膜トランジスタを有する画素マ
トリクスが形成された第１の基板と前記第１の基板に対
抗して配置された第２の基板と前記一対の基板間に保持
された液晶組成物よりなる電気光学装置であって、前記
第１の基板上に形成されるＸまたはＹ方向のマトリクス
配線に接続されている周辺回路のうちの少なくとも一部
の周辺回路を前記画素に接続されたアクティブ素子と同
様の構造の薄膜トランジスタとし、残りの周辺回路は半
導体チップで構成されているものである。
（ドレイン）線および薄膜トランジスタを有する画素マ
トリクスが形成された第１の基板と前記第１の基板に対
抗して配置された第２の基板と前記一対の基板間に保持
された液晶組成物よりなる電気光学装置であって、前記
第１の基板上に形成されるＸまたはＹ方向のマトリクス
配線に接続されている周辺回路のうちの少なくとも一部
の周辺回路を前記画素に接続されたアクティブ素子と同
様の構造の薄膜トランジスタとし、残りの周辺回路は半
導体チップで構成されているものである。
【００１９】また、ＴＦＴ化しない残りの周辺回路とし
てのＩＣと基板との接続はＩＣチップを直接基板上に設
けて、各接続端子と接続するＣＯＧ法やＩＣチップを１
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂
基板とディスプレイ基板とを接続するＴＡＢ法により、
実現できる。
てのＩＣと基板との接続はＩＣチップを直接基板上に設
けて、各接続端子と接続するＣＯＧ法やＩＣチップを１
個毎にフレキシブルな有機樹脂基板上に設け、その樹脂
基板とディスプレイ基板とを接続するＴＡＢ法により、
実現できる。
【００２０】すなわち、本発明は液晶表示装置の周辺回
路の全てをＴＦＴ化するのでなく、素子構造の簡単な部
分のみ、または素子数の少ない機能部分のみ、または汎
用のＩＣが入手しにくい回路部分のみ、さらにはＩＣの
コストが高い部分のみをＴＦＴ化して、液晶表示装置の
製造歩留りを向上させるとともに、製造コストを下げる
ことができる。
路の全てをＴＦＴ化するのでなく、素子構造の簡単な部
分のみ、または素子数の少ない機能部分のみ、または汎
用のＩＣが入手しにくい回路部分のみ、さらにはＩＣの
コストが高い部分のみをＴＦＴ化して、液晶表示装置の
製造歩留りを向上させるとともに、製造コストを下げる
ことができる。
【００２１】また、周辺回路の一部をＴＦＴ化すること
により、従来では相当な数が必要であった外付けのＩＣ
の数を減らし、製造コストを下げることができる。
により、従来では相当な数が必要であった外付けのＩＣ
の数を減らし、製造コストを下げることができる。
【００２２】さらにまた、アクティブ素子と周辺回路を
同じプロセスにて作成した相補型構成（ＣＴＦＴ）の薄
膜トランジスタとすると、画素駆動の能力が向上し、周
辺回路に冗長性を与えることができ、余裕のある液晶表
示装置の駆動を行うことができた。
同じプロセスにて作成した相補型構成（ＣＴＦＴ）の薄
膜トランジスタとすると、画素駆動の能力が向上し、周
辺回路に冗長性を与えることができ、余裕のある液晶表
示装置の駆動を行うことができた。
【００２３】また、周辺回路全部をＴＦＴ化するとディ
スプレイ用の基板の寸法をＸ方向およびＹ方向の両方に
大きくする必要があり表示装置全体の専有面積が大きく
なるが、一部のみをＴＦＴ化するとほんの少しだけ基板
を大きくするだけですみ、表示装置を使用するコンピュ
ーターや装置の外形寸法に容易にあわせることができか
つ専有面積と専有容積の少ない表示装置を実現できる。
スプレイ用の基板の寸法をＸ方向およびＹ方向の両方に
大きくする必要があり表示装置全体の専有面積が大きく
なるが、一部のみをＴＦＴ化するとほんの少しだけ基板
を大きくするだけですみ、表示装置を使用するコンピュ
ーターや装置の外形寸法に容易にあわせることができか
つ専有面積と専有容積の少ない表示装置を実現できる。
【００２４】周辺回路中の素子構造が複雑である部分、
例えば、多層配線が必要な素子構造やアンプの機能を持
たせた部分等をＴＦＴ化するのに高度な作製技術が必要
になるが、一部をＴＦＴ化することで、技術的に難しい
部分は従来のＩＣを使用し、簡単な素子構造あるいは単
純な機能の部分をＴＦＴ化でき、低コストで高い歩留り
で表示装置を実現できる。
例えば、多層配線が必要な素子構造やアンプの機能を持
たせた部分等をＴＦＴ化するのに高度な作製技術が必要
になるが、一部をＴＦＴ化することで、技術的に難しい
部分は従来のＩＣを使用し、簡単な素子構造あるいは単
純な機能の部分をＴＦＴ化でき、低コストで高い歩留り
で表示装置を実現できる。
【００２５】また、一部のみＴＦＴ化することで、周辺
回路部分の薄膜トランジスタの数を相当減らすことがで
きる、単純にＸ方向、Ｙ方向の周辺回路の機能が同じ場
合はほぼその数は半数となる。このように、ＴＦＴ化す
る素子数を減らすことで、基板の製造歩留りを向上させ
ることができ、かつ基板の面積、容積を減少できた表示
装置を低コストで実現することが可能となった。
回路部分の薄膜トランジスタの数を相当減らすことがで
きる、単純にＸ方向、Ｙ方向の周辺回路の機能が同じ場
合はほぼその数は半数となる。このように、ＴＦＴ化す
る素子数を減らすことで、基板の製造歩留りを向上させ
ることができ、かつ基板の面積、容積を減少できた表示
装置を低コストで実現することが可能となった。
【００２６】さらに、ＴＦＴに使用される半導体層を従
来から使用されている、多結晶またはアモルファス半導
体ではなく、新しい概念のセミアモルファス半導体を使
用することで、低温で作製ができ、しかも、キャリアの
移動度の非常に大きい、応答速度の早いＴＦＴを実現す
ることができる。
来から使用されている、多結晶またはアモルファス半導
体ではなく、新しい概念のセミアモルファス半導体を使
用することで、低温で作製ができ、しかも、キャリアの
移動度の非常に大きい、応答速度の早いＴＦＴを実現す
ることができる。
【００２７】このセミアモルファス半導体とは、ＬＰＣ
ＶＤ法、スパッタ法あるいはＰＣＶＤ法等により膜形成
の後に熱結晶化処理を施して得られるが、以下にはスパ
ッタ法を例にとり説明をする。
ＶＤ法、スパッタ法あるいはＰＣＶＤ法等により膜形成
の後に熱結晶化処理を施して得られるが、以下にはスパ
ッタ法を例にとり説明をする。
【００２８】すなわちスパッタ法において単結晶のシリ
コン半導体をターゲットとし、水素とアルゴンとの混合
気体でスパッタをすると、アルゴンの重い原子のスパッ
タ（衝撃）によりターゲットからは原子状のシリコンが
離れ、被形成面を有する基板上に飛しょうするが、同時
に数十〜数十万個の原子が固まった塊がクラスタとして
ターゲットから離れ、被形成面に飛しょうする。
コン半導体をターゲットとし、水素とアルゴンとの混合
気体でスパッタをすると、アルゴンの重い原子のスパッ
タ（衝撃）によりターゲットからは原子状のシリコンが
離れ、被形成面を有する基板上に飛しょうするが、同時
に数十〜数十万個の原子が固まった塊がクラスタとして
ターゲットから離れ、被形成面に飛しょうする。
【００２９】この飛しょう中は、水素がこのクラスタの
外周辺の珪素の不対結合手と結合し、結合した状態で被
形成面上に秩序性の比較的高い領域として作られる。す
なわち、被膜形成面上には秩序性の高い、かつ周辺にＳ
ｉ−Ｈ結合を有するクラスタと純粋のアモルファス珪素
との混合物の状態を実現する。これを４５０℃〜７００
℃の非酸化性気体中での熱処理により、クラスタの外周
辺のＳｉ−Ｈ結合は他のＳｉ−Ｈ結合と反応し、Ｓｉ−
Ｓｉ結合を作る。
外周辺の珪素の不対結合手と結合し、結合した状態で被
形成面上に秩序性の比較的高い領域として作られる。す
なわち、被膜形成面上には秩序性の高い、かつ周辺にＳ
ｉ−Ｈ結合を有するクラスタと純粋のアモルファス珪素
との混合物の状態を実現する。これを４５０℃〜７００
℃の非酸化性気体中での熱処理により、クラスタの外周
辺のＳｉ−Ｈ結合は他のＳｉ−Ｈ結合と反応し、Ｓｉ−
Ｓｉ結合を作る。
【００３０】この結合はお互い引っぱりあうと同時に、
秩序性の高いクラスタはより高い秩序性の高い状態、す
なわち結晶化に相を移そうとする。しかし、隣合ったク
ラスタ間は、互いに結合したＳｉ−Ｓｉがそれぞれのク
ラスタ間を引っぱりあう。その結果は、結晶は格子歪を
持ちレーザラマンでの結晶ピークは単結晶の５２０ｃｍ
−１より低波数側にずれて測定される。
秩序性の高いクラスタはより高い秩序性の高い状態、す
なわち結晶化に相を移そうとする。しかし、隣合ったク
ラスタ間は、互いに結合したＳｉ−Ｓｉがそれぞれのク
ラスタ間を引っぱりあう。その結果は、結晶は格子歪を
持ちレーザラマンでの結晶ピークは単結晶の５２０ｃｍ
−１より低波数側にずれて測定される。
【００３１】また、このクラスタ間のＳｉ−Ｓｉ結合は
互いのクラスタをアンカリング（連結）するため、各ク
ラスタでのエネルギバンドはこのアンカリングの個所を
経て互いに電気的に連結しあえる。そのため結晶粒界が
キャリアのバリアとして働く多結晶シリコンとは根本的
に異なり、キャリア移動度も１０〜２００ｃｍ２／ＶＳ
ｅｃを得ることができる。
互いのクラスタをアンカリング（連結）するため、各ク
ラスタでのエネルギバンドはこのアンカリングの個所を
経て互いに電気的に連結しあえる。そのため結晶粒界が
キャリアのバリアとして働く多結晶シリコンとは根本的
に異なり、キャリア移動度も１０〜２００ｃｍ２／ＶＳ
ｅｃを得ることができる。
【００３２】つまり、かかる定義に基づくセミアモルフ
ァス半導体は見掛け上結晶性を持ちながらも、電気的に
は結晶粒界が実質的にない状態を予想できる。もちろ
ん、アニール温度がシリコン半導体の場合の４５０℃〜
７００℃という中温アニールではなく、１０００℃また
はそれ以上の結晶成長をともなう結晶化をさせる時はこ
の結晶成長により、膜中の酸素等が粒界に折出し、バリ
アを作ってしまう。これは、単結晶と同じ結晶と粒界の
ある材料（多結晶）である。
ァス半導体は見掛け上結晶性を持ちながらも、電気的に
は結晶粒界が実質的にない状態を予想できる。もちろ
ん、アニール温度がシリコン半導体の場合の４５０℃〜
７００℃という中温アニールではなく、１０００℃また
はそれ以上の結晶成長をともなう結晶化をさせる時はこ
の結晶成長により、膜中の酸素等が粒界に折出し、バリ
アを作ってしまう。これは、単結晶と同じ結晶と粒界の
ある材料（多結晶）である。
【００３３】また、この半導体におけるクラスタ間のア
ンカリングの程度をより大きくすると、よりキャリア移
動度は大きくなる。このためにはこの膜中にある酸素量
を７×１０１９ｃｍ−３好ましくは１×１０１９ｃｍ
−３以下にすると、さらに６００℃よりも低い温度で結
晶化ができるに加えて、高いキャリア移動度を得ること
ができる。
ンカリングの程度をより大きくすると、よりキャリア移
動度は大きくなる。このためにはこの膜中にある酸素量
を７×１０１９ｃｍ−３好ましくは１×１０１９ｃｍ
−３以下にすると、さらに６００℃よりも低い温度で結
晶化ができるに加えて、高いキャリア移動度を得ること
ができる。
【００３４】
【実施例１】本実施例では図１に示すようなｍ×ｎの回
路構成の液晶表示装置を用いて説明を行う。すなわち図
１のＸ方向の配線に接続された周辺回路部分のうちアナ
ログスイッチアレー回路部分１のみを画素６に設けられ
たアクティブ素子と同様にＴＦＴ化５し、Ｙ方向配線に
接続された周辺回路部分もアナログスイッチアレー回路
部分２のみをＴＦＴ化しその他の周辺回路部分はＩＣ４
で、ＣＯＧ法により基板に接続している。ここで、ＴＦ
Ｔ化した周辺回路部分は画素に設けられたアクティブ素
子と同様にＣＴＦＴ（相補型構成）として形成してあ
る。
路構成の液晶表示装置を用いて説明を行う。すなわち図
１のＸ方向の配線に接続された周辺回路部分のうちアナ
ログスイッチアレー回路部分１のみを画素６に設けられ
たアクティブ素子と同様にＴＦＴ化５し、Ｙ方向配線に
接続された周辺回路部分もアナログスイッチアレー回路
部分２のみをＴＦＴ化しその他の周辺回路部分はＩＣ４
で、ＣＯＧ法により基板に接続している。ここで、ＴＦ
Ｔ化した周辺回路部分は画素に設けられたアクティブ素
子と同様にＣＴＦＴ（相補型構成）として形成してあ
る。
【００３５】この回路構成に対応する実際の電極等の配
置構成を図２に示している。図２は説明を簡単にする為
２×２に相当する部分のみ記載されている。
置構成を図２に示している。図２は説明を簡単にする為
２×２に相当する部分のみ記載されている。
【００３６】まず、本実施例で使用する液晶表示装置上
のＴＦＴの作製方法を図３を使用して説明する。図３
（Ａ）において、石英ガラス等の高価でない７００℃以
下、例えば約６００℃の熱処理に耐え得るガラス５０上
にマグネトロンＲＦ（高周波）スパッタ法を用いてブロ
ッキング層５１としての酸化珪素膜を１０００〜３００
０Åの厚さに作製する。プロセス条件は酸素１００％雰
囲気、成膜温度１５℃、出力４００〜８００Ｗ、圧力
０．５Ｐａとした。タ−ゲットに石英または単結晶シリ
コンを用いた成膜速度は３０〜１００Å／分であった。
のＴＦＴの作製方法を図３を使用して説明する。図３
（Ａ）において、石英ガラス等の高価でない７００℃以
下、例えば約６００℃の熱処理に耐え得るガラス５０上
にマグネトロンＲＦ（高周波）スパッタ法を用いてブロ
ッキング層５１としての酸化珪素膜を１０００〜３００
０Åの厚さに作製する。プロセス条件は酸素１００％雰
囲気、成膜温度１５℃、出力４００〜８００Ｗ、圧力
０．５Ｐａとした。タ−ゲットに石英または単結晶シリ
コンを用いた成膜速度は３０〜１００Å／分であった。
【００３７】この上にシリコン膜をＬＰＣＶＤ（減圧気
相）法、スパッタ法またはプラズマＣＶＤ法により形成
した。減圧気相法で形成する場合、結晶化温度よりも１
００〜２００℃低い４５０〜５５０℃、例えば５３０℃
でジシラン（Ｓｉ２Ｈ６）またはトリシラン（Ｓｉ３Ｈ
８）をＣＶＤ装置に供給して成膜した。反応炉内圧力は
３０〜３００Ｐａとした。成膜速度は５０〜２５０Å／
分であった。ＮＴＦＴとＰＴＦＴとのスレッシュホ−
ルド電圧（Ｖｔｈ）に概略同一に制御するため、ホウ素
をジボランを用いて１×１０１５〜１×１０１８ｃｍ
−３の濃度として成膜中に添加してもよい。
相）法、スパッタ法またはプラズマＣＶＤ法により形成
した。減圧気相法で形成する場合、結晶化温度よりも１
００〜２００℃低い４５０〜５５０℃、例えば５３０℃
でジシラン（Ｓｉ２Ｈ６）またはトリシラン（Ｓｉ３Ｈ
８）をＣＶＤ装置に供給して成膜した。反応炉内圧力は
３０〜３００Ｐａとした。成膜速度は５０〜２５０Å／
分であった。ＮＴＦＴとＰＴＦＴとのスレッシュホ−
ルド電圧（Ｖｔｈ）に概略同一に制御するため、ホウ素
をジボランを用いて１×１０１５〜１×１０１８ｃｍ
−３の濃度として成膜中に添加してもよい。
【００３８】スパッタ法で行う場合、スパッタ前の背圧
を１×１０−５Ｐａ以下とし、単結晶シリコンをタ−ゲ
ットとして、アルゴンに水素を２０〜８０％混入した雰
囲気で行った。例えばアルゴン２０％、水素８０％とし
た。成膜温度は１５０℃、周波数は１３．５６ＭＨｚ、
スパッタ出力は４００〜８００Ｗ、圧力は０．５Ｐａで
あった。
を１×１０−５Ｐａ以下とし、単結晶シリコンをタ−ゲ
ットとして、アルゴンに水素を２０〜８０％混入した雰
囲気で行った。例えばアルゴン２０％、水素８０％とし
た。成膜温度は１５０℃、周波数は１３．５６ＭＨｚ、
スパッタ出力は４００〜８００Ｗ、圧力は０．５Ｐａで
あった。
【００３９】プラズマＣＶＤ法により珪素膜を作製する
場合、温度は例えば３００℃とし、モノシラン（ＳｉＨ
４）またはジシラン（Ｓｉ２Ｈ６）を用いた。これらを
ＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周波電
力を加えて成膜した。
場合、温度は例えば３００℃とし、モノシラン（ＳｉＨ
４）またはジシラン（Ｓｉ２Ｈ６）を用いた。これらを
ＰＣＶＤ装置内に導入し、１３．５６ＭＨｚの高周波電
力を加えて成膜した。
【００４０】これらの方法によって形成された被膜は、
酸素が５×１０２１ｃｍ−３以下であることが好まし
い。この酸素濃度が高いと、結晶化させにくく、熱アニ
−ル温度を高くまたは熱アニ−ル時間を長くしなければ
ならない。また少なすぎると、バックライトによりオフ
状態のリ−ク電流が増加してしまう。そのため４×１０
１９〜４×１０２１ｃｍ−３の範囲とした。水素は４×
１０２０ｃｍ−３であり、珪素４×１０２２ｃｍ−３と
して比較すると１原子％であった。また、ソ−ス、ドレ
インに対してより結晶化を助長させるため、酸素濃度を
７×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃ
ｍ−３以下とし、ピクセル構成するＴＦＴのチャネル形
成領域のみに酸素をイオン注入法により５×１０２０〜
５×１０２１ｃｍ−３となるように添加してもよい。そ
の時周辺回路を構成するＴＦＴには光照射がなされない
ため、この酸素の混入をより少なくし、より大きいキャ
リア移動度を有せしめることは、高周波動作をさせるた
めに有効である。
酸素が５×１０２１ｃｍ−３以下であることが好まし
い。この酸素濃度が高いと、結晶化させにくく、熱アニ
−ル温度を高くまたは熱アニ−ル時間を長くしなければ
ならない。また少なすぎると、バックライトによりオフ
状態のリ−ク電流が増加してしまう。そのため４×１０
１９〜４×１０２１ｃｍ−３の範囲とした。水素は４×
１０２０ｃｍ−３であり、珪素４×１０２２ｃｍ−３と
して比較すると１原子％であった。また、ソ−ス、ドレ
インに対してより結晶化を助長させるため、酸素濃度を
７×１０１９ｃｍ−３以下、好ましくは１×１０１９ｃ
ｍ−３以下とし、ピクセル構成するＴＦＴのチャネル形
成領域のみに酸素をイオン注入法により５×１０２０〜
５×１０２１ｃｍ−３となるように添加してもよい。そ
の時周辺回路を構成するＴＦＴには光照射がなされない
ため、この酸素の混入をより少なくし、より大きいキャ
リア移動度を有せしめることは、高周波動作をさせるた
めに有効である。
【００４１】次に、アモルファス状態の珪素膜を５００
〜５０００Å、例えば１５００Åの厚さに作製の後、４
５０〜７００℃の温度にて１２〜７０時間非酸化物雰囲
気にて中温の加熱処理、例えば水素雰囲気下にて６００
℃の温度で保持した。珪素膜の下の基板表面にアモルフ
ァス構造の酸化珪素膜が形成されているため、この熱処
理で特定の核が存在せず、全体が均一に加熱アニ−ルさ
れる。即ち、成膜時はアモルファス構造を有し、また水
素は単に混入しているのみである。
〜５０００Å、例えば１５００Åの厚さに作製の後、４
５０〜７００℃の温度にて１２〜７０時間非酸化物雰囲
気にて中温の加熱処理、例えば水素雰囲気下にて６００
℃の温度で保持した。珪素膜の下の基板表面にアモルフ
ァス構造の酸化珪素膜が形成されているため、この熱処
理で特定の核が存在せず、全体が均一に加熱アニ−ルさ
れる。即ち、成膜時はアモルファス構造を有し、また水
素は単に混入しているのみである。
【００４２】アニ−ルにより、珪素膜はアモルファス構
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レ−ザラ
マン分光により測定すると単結晶の珪素のピ−ク５２２
ｃｍ−１より低周波側にシフトしたピ−クが観察され
る。それの見掛け上の粒径は半値巾から計算すると、５
０〜５００Åとマイクロクリスタルのようになっている
が、実際はこの結晶性の高い領域は多数あってクラスタ
構造を有し、各クラスタ間は互いに珪素同志で結合（ア
ンカリング）がされたセミアモルファス構造の被膜を形
成させることができた。
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レ−ザラ
マン分光により測定すると単結晶の珪素のピ−ク５２２
ｃｍ−１より低周波側にシフトしたピ−クが観察され
る。それの見掛け上の粒径は半値巾から計算すると、５
０〜５００Åとマイクロクリスタルのようになっている
が、実際はこの結晶性の高い領域は多数あってクラスタ
構造を有し、各クラスタ間は互いに珪素同志で結合（ア
ンカリング）がされたセミアモルファス構造の被膜を形
成させることができた。
【００４３】結果として、被膜は実質的にグレインバウ
ンダリ（以下ＧＢという）がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるＧＢ
の明確に存在する多結晶珪素よりも高いキャリア移動度
となる。即ちホ−ル移動度（μｈ）＝１０〜２００ｃｍ
２／ＶＳｅｃ、電子移動度（μｅ）＝１５〜３００ｃｍ
２／ＶＳｅｃが得られる。
ンダリ（以下ＧＢという）がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるＧＢ
の明確に存在する多結晶珪素よりも高いキャリア移動度
となる。即ちホ−ル移動度（μｈ）＝１０〜２００ｃｍ
２／ＶＳｅｃ、電子移動度（μｅ）＝１５〜３００ｃｍ
２／ＶＳｅｃが得られる。
【００４４】他方、上記の如き中温でのアニ−ルではな
く、９００〜１２００℃の高温アニ−ルにより被膜を多
結晶化すると、核からの固相成長により被膜中の不純物
の偏析がおきて、ＧＢには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、ＧＢでのバリ
ア（障壁）を作ってそこでのキャリアの移動を阻害して
しまう。結果として１０ｃｍ２／Ｖｓｅｃ以上の移動度
がなかなか得られないのが実情である。即ち、本実施例
ではかくの如き理由により、セミアモルファスまたはセ
ミクリスタル構造を有するシリコン半導体を用いてい
る。
く、９００〜１２００℃の高温アニ−ルにより被膜を多
結晶化すると、核からの固相成長により被膜中の不純物
の偏析がおきて、ＧＢには酸素、炭素、窒素等の不純物
が多くなり、結晶中の移動度は大きいが、ＧＢでのバリ
ア（障壁）を作ってそこでのキャリアの移動を阻害して
しまう。結果として１０ｃｍ２／Ｖｓｅｃ以上の移動度
がなかなか得られないのが実情である。即ち、本実施例
ではかくの如き理由により、セミアモルファスまたはセ
ミクリスタル構造を有するシリコン半導体を用いてい
る。
【００４５】図３（Ａ）において、珪素膜を第１のフォ
トマスクにてフォトエッチングを施し、ＰＴＦＴ用の
領域２２（チャネル巾２０μｍ）を図面の右側に、ＮＴ
ＦＴ用の領域１３を左側に作製した。
トマスクにてフォトエッチングを施し、ＰＴＦＴ用の
領域２２（チャネル巾２０μｍ）を図面の右側に、ＮＴ
ＦＴ用の領域１３を左側に作製した。
【００４６】この上に酸化珪素膜をゲイト絶縁膜として
５００〜２０００Å例えば１０００Åの厚さに形成し
た。これはブロッキング層としての酸化珪素膜の作製と
同一条件とした。この成膜中に弗素を少量添加し、ナト
リウムイオンの固定化をさせてもよい。
５００〜２０００Å例えば１０００Åの厚さに形成し
た。これはブロッキング層としての酸化珪素膜の作製と
同一条件とした。この成膜中に弗素を少量添加し、ナト
リウムイオンの固定化をさせてもよい。
【００４７】この後、この上側にリンが１〜５×１０
２１ｃｍ−３の濃度に入ったシリコン膜またはこのシリ
コン膜とその上にモリブデン（Ｍｏ）、タングステン
（Ｗ），ＭｏＳｉ２ またはＷＳｉ２との多層膜を形成
した。これを第２のフォトマスクにてパタ−ニングし
て図３（Ｂ）を得た。ＰＴＦＴ用のゲイト電極５５、Ｎ
ＴＦＴ用のゲイト電極５６を形成した。例えばチャネル
長１０μｍ、ゲイト電極としてリンド−プ珪素を０．２
μｍ、その上にモリブデンを０．３μｍの厚さに形成し
た。 図３（Ｃ）において、フォトレジスト５７をフォ
トマスクを用いて形成し、ＰＴＦＴ用のソ−ス５９ド
レイン５８に対し、ホウ素を１〜５×１０１５ｃｍ−２
のド−ズ量でイオン注入法により添加した。次に図３
（Ｄ）の如く、フォトレジスト６１をフォトマスクを
用いて形成した。ＮＴＦＴ用のソ−ス６４、ドレイン６
２としてリンを１〜５×１０１５ｃｍ−２のドーズ量で
イオン注入法により添加した。
２１ｃｍ−３の濃度に入ったシリコン膜またはこのシリ
コン膜とその上にモリブデン（Ｍｏ）、タングステン
（Ｗ），ＭｏＳｉ２ またはＷＳｉ２との多層膜を形成
した。これを第２のフォトマスクにてパタ−ニングし
て図３（Ｂ）を得た。ＰＴＦＴ用のゲイト電極５５、Ｎ
ＴＦＴ用のゲイト電極５６を形成した。例えばチャネル
長１０μｍ、ゲイト電極としてリンド−プ珪素を０．２
μｍ、その上にモリブデンを０．３μｍの厚さに形成し
た。 図３（Ｃ）において、フォトレジスト５７をフォ
トマスクを用いて形成し、ＰＴＦＴ用のソ−ス５９ド
レイン５８に対し、ホウ素を１〜５×１０１５ｃｍ−２
のド−ズ量でイオン注入法により添加した。次に図３
（Ｄ）の如く、フォトレジスト６１をフォトマスクを
用いて形成した。ＮＴＦＴ用のソ−ス６４、ドレイン６
２としてリンを１〜５×１０１５ｃｍ−２のドーズ量で
イオン注入法により添加した。
【００４８】これらはゲイト絶縁膜５４を通じて行っ
た。しかし図３（Ｂ）において、ゲイト電極５５、５６
をマスクとしてシリコン膜上の酸化珪素を除去し、その
後、ホウ素、リンを直接珪素膜中にイオン注入してもよ
い。
た。しかし図３（Ｂ）において、ゲイト電極５５、５６
をマスクとしてシリコン膜上の酸化珪素を除去し、その
後、ホウ素、リンを直接珪素膜中にイオン注入してもよ
い。
【００４９】次に、６００℃にて１０〜５０時間再び加
熱アニ−ルを行った。ＰＴＦＴのソ−ス５９、ドレイン
５８ＮＴＦＴのソ−ス６４、ドレイン６２を不純物を活
性化してＰ＋、Ｎ＋として作製した。またゲイト電極５
５、５６下にはチャネル形成領域６０、６３がセミアモ
ルファス半導体として形成されている。
熱アニ−ルを行った。ＰＴＦＴのソ−ス５９、ドレイン
５８ＮＴＦＴのソ−ス６４、ドレイン６２を不純物を活
性化してＰ＋、Ｎ＋として作製した。またゲイト電極５
５、５６下にはチャネル形成領域６０、６３がセミアモ
ルファス半導体として形成されている。
【００５０】かくすると、セルフアライン方式でありな
がらも、７００℃以上にすべての工程で温度を加えるこ
とがなくＣ／ＴＦＴを作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよ
く、大画素の液晶表示装置にきわめて適したプロセスで
ある。
がらも、７００℃以上にすべての工程で温度を加えるこ
とがなくＣ／ＴＦＴを作ることができる。そのため、基
板材料として、石英等の高価な基板を用いなくてもよ
く、大画素の液晶表示装置にきわめて適したプロセスで
ある。
【００５１】本実施例では熱アニ−ルは図３（Ａ）、
（Ｄ）で２回行った。しかし図３（Ａ）のアニ−ルは求
める特性により省略し、双方を図３（Ｄ）のアニ−ルに
より兼ね製造時間の短縮を図ってもよい。図４（Ａ）に
おいて、層間絶縁物６５を前記したスパッタ法により酸
化珪素膜の形成として行った。この酸化珪素膜の形成は
ＬＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法を用いてもよ
い。例えば０．２〜０．６μｍの厚さに形成し、その
後、フォトマスクを用いて電極用の窓６６を形成し
た。さらに、これら全体にアルミニウムをスパッタ法に
より形成し、リ−ド７１、７２およびコンタクト６７、
６８をフォトマスクを用いて作製した後、表面を平坦
化用有機樹脂６９例えば透光性ポリイミド樹脂を塗布形
成し、再度の電極穴あけをフォトマスクにて行った。
（Ｄ）で２回行った。しかし図３（Ａ）のアニ−ルは求
める特性により省略し、双方を図３（Ｄ）のアニ−ルに
より兼ね製造時間の短縮を図ってもよい。図４（Ａ）に
おいて、層間絶縁物６５を前記したスパッタ法により酸
化珪素膜の形成として行った。この酸化珪素膜の形成は
ＬＰＣＶＤ法、光ＣＶＤ法、常圧ＣＶＤ法を用いてもよ
い。例えば０．２〜０．６μｍの厚さに形成し、その
後、フォトマスクを用いて電極用の窓６６を形成し
た。さらに、これら全体にアルミニウムをスパッタ法に
より形成し、リ−ド７１、７２およびコンタクト６７、
６８をフォトマスクを用いて作製した後、表面を平坦
化用有機樹脂６９例えば透光性ポリイミド樹脂を塗布形
成し、再度の電極穴あけをフォトマスクにて行った。
【００５２】図４（Ｂ）に示す如く２つのＴＦＴを相補
型構成とし、かつその出力端を液晶装置の一方の画素の
電極を透明電極としてそれに連結するため、スパッタ法
によりＩＴＯ（インジュ−ム・スズ酸化膜）を形成し
た。それをフォトマスクによりエッチングし、電極７
０を構成させた。このＩＴＯは室温〜１５０℃で成膜
し、２００〜４００℃の酸素または大気中のアニ−ルに
より成就した。かくの如くにしてＰＴＦＴ２２とＮＴＦ
Ｔ１３と透明導電膜の電極７０とを同一ガラス基板５０
上に作製した。得られたＴＦＴの電気的な特性はＰＴＦ
Ｔで移動度は２０（ｃｍ２／Ｖｓ）、Ｖｔｈは−５．９
（Ｖ）で、ＮＴＦＴで移動度は４０（ｃｍ２／Ｖｓ）、
Ｖｔｈは５．０（Ｖ）であった。
型構成とし、かつその出力端を液晶装置の一方の画素の
電極を透明電極としてそれに連結するため、スパッタ法
によりＩＴＯ（インジュ−ム・スズ酸化膜）を形成し
た。それをフォトマスクによりエッチングし、電極７
０を構成させた。このＩＴＯは室温〜１５０℃で成膜
し、２００〜４００℃の酸素または大気中のアニ−ルに
より成就した。かくの如くにしてＰＴＦＴ２２とＮＴＦ
Ｔ１３と透明導電膜の電極７０とを同一ガラス基板５０
上に作製した。得られたＴＦＴの電気的な特性はＰＴＦ
Ｔで移動度は２０（ｃｍ２／Ｖｓ）、Ｖｔｈは−５．９
（Ｖ）で、ＮＴＦＴで移動度は４０（ｃｍ２／Ｖｓ）、
Ｖｔｈは５．０（Ｖ）であった。
【００５３】この液晶表示装置の画素部分の電極等の配
置を図２に示している。ＮＴＦＴ１３を第１の走査線１
５とデータ線２１との交差部に設け、第１の走査線１５
とデータ線１４との交差部にも他の画素用のＮＴＦＴが
同様に設けられている。一方ＰＴＦＴは第２の走査線１
８とデータ線２１との交差部に設けられている。また、
隣接した他の第１の走査線１６とデータ線２１との交差
部には、他の画素用のＮＴＦＴが設けられている。この
ようなＣ／ＴＦＴを用いたマトリクス構成を有せしめ
た。ＮＴＦＴ１３は、ドレイン６４の入力端のコンタク
トを介し第１の走査線１５に連結され、ゲイト５６は多
層配線形成がなされたデータ線２１に連結されている。
ソ−ス６２の出力端はコンタクトを介して画素の電極１
７に連結している。
置を図２に示している。ＮＴＦＴ１３を第１の走査線１
５とデータ線２１との交差部に設け、第１の走査線１５
とデータ線１４との交差部にも他の画素用のＮＴＦＴが
同様に設けられている。一方ＰＴＦＴは第２の走査線１
８とデータ線２１との交差部に設けられている。また、
隣接した他の第１の走査線１６とデータ線２１との交差
部には、他の画素用のＮＴＦＴが設けられている。この
ようなＣ／ＴＦＴを用いたマトリクス構成を有せしめ
た。ＮＴＦＴ１３は、ドレイン６４の入力端のコンタク
トを介し第１の走査線１５に連結され、ゲイト５６は多
層配線形成がなされたデータ線２１に連結されている。
ソ−ス６２の出力端はコンタクトを介して画素の電極１
７に連結している。
【００５４】他方、ＰＴＦＴ２２はドレイン５８の入力
端がコンタクトを介して第２の走査線１８に連結され、
ゲイト５５はデータ線２１に、ソ−ス５９の出力端はコ
ンタクトを介してＮＴＦＴと同様に画素電極１７に連結
している。かくして一対の走査線１５、１８に挟まれた
間（内側）に、透明導電膜よりなる画素２３とＣ／ＴＦ
Ｔとにより１つのピクセルを構成せしめた。かかる構造
を左右、上下に繰り返すことにより、２×２のマトリク
スをそれを拡大した６４０×４８０、１２８０×９６０
といった大画素の液晶表示装置とすることができる。
端がコンタクトを介して第２の走査線１８に連結され、
ゲイト５５はデータ線２１に、ソ−ス５９の出力端はコ
ンタクトを介してＮＴＦＴと同様に画素電極１７に連結
している。かくして一対の走査線１５、１８に挟まれた
間（内側）に、透明導電膜よりなる画素２３とＣ／ＴＦ
Ｔとにより１つのピクセルを構成せしめた。かかる構造
を左右、上下に繰り返すことにより、２×２のマトリク
スをそれを拡大した６４０×４８０、１２８０×９６０
といった大画素の液晶表示装置とすることができる。
【００５５】このようにスィッチング素子と同じプロセ
スで作製されたＮＴＦＴ１３とＰＴＦＴ２２とが設けら
れたＣＭＯＳ構成となっている。
スで作製されたＮＴＦＴ１３とＰＴＦＴ２２とが設けら
れたＣＭＯＳ構成となっている。
【００５６】上記のようにして、片方の基板を完成し、
他方の基板と従来よりの方法で貼り合わせ、ＳＴＮ液晶
を基板間に注入する。次に、残りの周辺回路として、Ｉ
Ｃ４を使用する。このＩＣ４はＣＯＧにより基板のＸ方
向の配線およびＹ方向の配線の各々と接続されている。
このＩＣ４には外部から電源、データの供給の為の接続
リードが各々に接続されているだけで、基板の一辺全て
に接続の為のＦＰＣが張りつけられているようなことは
なく、接続部分の数が相当減り信頼性が向上する。上記
のようにして、液晶表示装置を完成した。
他方の基板と従来よりの方法で貼り合わせ、ＳＴＮ液晶
を基板間に注入する。次に、残りの周辺回路として、Ｉ
Ｃ４を使用する。このＩＣ４はＣＯＧにより基板のＸ方
向の配線およびＹ方向の配線の各々と接続されている。
このＩＣ４には外部から電源、データの供給の為の接続
リードが各々に接続されているだけで、基板の一辺全て
に接続の為のＦＰＣが張りつけられているようなことは
なく、接続部分の数が相当減り信頼性が向上する。上記
のようにして、液晶表示装置を完成した。
【００５７】本実施例においては、Ｘ方向側の周辺回路
のうちアナログスイッチアレー部分１のみをＹ方向側の
周辺回路のうちアナログスイッチアレー部分２のみをＴ
ＦＴ化し、スィッチング素子と同じプロセスでＣ／ＴＦ
Ｔ化し、残りの周辺回路部分をＩＣ４で構成したが、特
にこの構成に限定されることはなく、ＴＦＴ化する際の
歩留り、ＴＦＴ化する際のプロセス技術上の問題等を考
慮して、よりＴＦＴ化が簡単な部分のみをＴＦＴ化すれ
ばよい。
のうちアナログスイッチアレー部分１のみをＹ方向側の
周辺回路のうちアナログスイッチアレー部分２のみをＴ
ＦＴ化し、スィッチング素子と同じプロセスでＣ／ＴＦ
Ｔ化し、残りの周辺回路部分をＩＣ４で構成したが、特
にこの構成に限定されることはなく、ＴＦＴ化する際の
歩留り、ＴＦＴ化する際のプロセス技術上の問題等を考
慮して、よりＴＦＴ化が簡単な部分のみをＴＦＴ化すれ
ばよい。
【００５８】本実施例では半導体膜として、セミアモル
ファス半導体を使用したので、その移動度は非単結晶半
導体を使用したＴＦＴに比べて１０倍以上の値が得られ
ている。そのため、早い応答速度を必要とされる周辺の
回路のＴＦＴにも、十分使用でき、従来のように、周辺
回路部分のＴＦＴを特別に結晶化処理する必要もなくア
クティブ素子と同じプロセスで作成することができた。
ファス半導体を使用したので、その移動度は非単結晶半
導体を使用したＴＦＴに比べて１０倍以上の値が得られ
ている。そのため、早い応答速度を必要とされる周辺の
回路のＴＦＴにも、十分使用でき、従来のように、周辺
回路部分のＴＦＴを特別に結晶化処理する必要もなくア
クティブ素子と同じプロセスで作成することができた。
【００５９】また、液晶の画素に接続されたアクティブ
素子として、Ｃ／ＴＦＴ構成としたので、動作マージン
が拡大し、画素の電位がふらつくことはなく一定の表示
レベルを確保でき、また一方のＴＦＴが不良でも特に目
立った欠陥表示とならない等の利点があった。
素子として、Ｃ／ＴＦＴ構成としたので、動作マージン
が拡大し、画素の電位がふらつくことはなく一定の表示
レベルを確保でき、また一方のＴＦＴが不良でも特に目
立った欠陥表示とならない等の利点があった。
【００６０】
【実施例２】本実施例の液晶表示装置の概略外観図を図
５に示す。基本的な回路等は実施例１と全く同じであ
る。図５において、Ｙ方向の配線に接続された周辺回路
のうちＩＣ４で構成されている部分は、ＣＯＧ法によ
り、基板上に直接ＩＣが形成されている。このＩＣ４は
基板の上下の部分に分けて設けられている。
５に示す。基本的な回路等は実施例１と全く同じであ
る。図５において、Ｙ方向の配線に接続された周辺回路
のうちＩＣ４で構成されている部分は、ＣＯＧ法によ
り、基板上に直接ＩＣが形成されている。このＩＣ４は
基板の上下の部分に分けて設けられている。
【００６１】この場合ＩＣ４のパッド電極とＹ方向配線
との接続において、ＩＣを片側のみに形成した場合に比
べてより間隔を狭くできる。その為より高精細な表示画
素を設計できる特徴をもつ。さらに、基板上にＩＣを設
けたので、その容積は殆ど増すことがなく、より薄型の
液晶表示装置を提供することができた。
との接続において、ＩＣを片側のみに形成した場合に比
べてより間隔を狭くできる。その為より高精細な表示画
素を設計できる特徴をもつ。さらに、基板上にＩＣを設
けたので、その容積は殆ど増すことがなく、より薄型の
液晶表示装置を提供することができた。
【００６２】上記の実施例において、アクティブ素子の
ＴＦＴはいずれもＣＭＯＳ構成としたが、特にこの構成
に限定されることはなく、ＮＴＦＴ、ＰＴＦＴのみで構
成してもよい、その場合は周辺回路の構成がより素子数
が増すことになる。
ＴＦＴはいずれもＣＭＯＳ構成としたが、特にこの構成
に限定されることはなく、ＮＴＦＴ、ＰＴＦＴのみで構
成してもよい、その場合は周辺回路の構成がより素子数
が増すことになる。
【００６３】また、基板上にＴＦＴを形成する位置をＸ
方向またはＹ方向の配線と繋がっている一方側のみでは
なく、もう一方の側にもＴＦＴを形成して、交互にＴＦ
Ｔを接続し、ＴＦＴの密度を半分として、ＴＦＴの製造
歩留りを向上させることを実現した。
方向またはＹ方向の配線と繋がっている一方側のみでは
なく、もう一方の側にもＴＦＴを形成して、交互にＴＦ
Ｔを接続し、ＴＦＴの密度を半分として、ＴＦＴの製造
歩留りを向上させることを実現した。
【００６４】
【発明の効果】本発明により、液晶表示を外部の接続技
術上の制限の為に高精細化できないことはなくなった。
また、Ｘ方向の配線またはＹ方向の配線と外部の周辺回
路との不要な接続を極力へらせることができたので、接
続部分での信頼性が向上した。
術上の制限の為に高精細化できないことはなくなった。
また、Ｘ方向の配線またはＹ方向の配線と外部の周辺回
路との不要な接続を極力へらせることができたので、接
続部分での信頼性が向上した。
【００６５】一部の周辺回路のみをＴＦＴ化するため、
ディスプレイ基板自身の専有面積をへらすことができ、
かつ必要とされる寸法形状に自由に基板の設計ができ
る。また、ＴＦＴの製造上の問題を回避して、製造歩留
りの高い部分のみをＴＦＴ化できる。よって、製造コス
トを下げることができた。
ディスプレイ基板自身の専有面積をへらすことができ、
かつ必要とされる寸法形状に自由に基板の設計ができ
る。また、ＴＦＴの製造上の問題を回避して、製造歩留
りの高い部分のみをＴＦＴ化できる。よって、製造コス
トを下げることができた。
【００６６】ＴＦＴに使用する半導体膜として、セミア
モルファス半導体を使用したので、周辺回路用にも十分
使用できる応答速度が得られ、アクティブ素子の作成プ
ロセスのまま特別な処理をすることもなく、周辺回路用
のＴＦＴを同時に作成することができた。
モルファス半導体を使用したので、周辺回路用にも十分
使用できる応答速度が得られ、アクティブ素子の作成プ
ロセスのまま特別な処理をすることもなく、周辺回路用
のＴＦＴを同時に作成することができた。
【００６７】本発明は相補型のＴＦＴをマトリクス化さ
れた各画素に連結することにより、しきい値の明確
化。スイッチング速度の増加。動作マ−ジンの拡
大。不良ＴＦＴが一部にあってもその補償をある程度
行うことができる。作製に必要なフォトマスク数はＮ
ＴＦＴのみの従来例に比べて２回多くなるのみである。
キャリアの移動度がアモルファス珪素を用いた場合に
比べ１０倍以上も大きいため、ＴＦＴの大きさを小さく
でき、１つのピクセル内に２つのＴＦＴをつけても開口
率の減少をほとんど伴わない。という多くの特長を有す
る。
れた各画素に連結することにより、しきい値の明確
化。スイッチング速度の増加。動作マ−ジンの拡
大。不良ＴＦＴが一部にあってもその補償をある程度
行うことができる。作製に必要なフォトマスク数はＮ
ＴＦＴのみの従来例に比べて２回多くなるのみである。
キャリアの移動度がアモルファス珪素を用いた場合に
比べ１０倍以上も大きいため、ＴＦＴの大きさを小さく
でき、１つのピクセル内に２つのＴＦＴをつけても開口
率の減少をほとんど伴わない。という多くの特長を有す
る。
【００６８】そのため、これまでのＮＴＦＴのみを用い
るアクティブＴＦＴ液晶装置に比べて、数段の製造歩留
まりと画面の鮮やかさを成就できるようになった。
るアクティブＴＦＴ液晶装置に比べて、数段の製造歩留
まりと画面の鮮やかさを成就できるようになった。
【図１】ｍ×ｎの回路構成の液晶表示装置を示す図。
【図２】液晶表示装置の画素部分の配置の様子を示す
図。
図。
【図３】ＴＦＴの作製工程の概略を示す図。
【図４】ＴＦＴの作製工程の概略を示す図。
【図５】他の実施例を示す図。
１、２・・・・・周辺回路
４・・・・・・・・・・ＩＣ
５・・・・・・・・・・ＴＦＴ化した周辺回路
６・・・・・・・・・・画素
１３・・・・・・・・・ＮＴＦＴ
２２・・・・・・・・・ＰＴＦＴ
フロントページの続き
(56)参考文献 特開 平２−165620（ＪＰ，Ａ)
特開 平２−207537（ＪＰ，Ａ)
特開 平２−217826（ＪＰ，Ａ)
特開 昭63−237570（ＪＰ，Ａ)
特開 昭63−237571（ＪＰ，Ａ)
特開 昭60−138909（ＪＰ，Ａ)
特開 昭60−245173（ＪＰ，Ａ)
特開 昭53−27483（ＪＰ，Ａ)
特開 平１−289917（ＪＰ，Ａ)
特開 平１−272146（ＪＰ，Ａ)
特開 平２−216129（ＪＰ，Ａ)
特開 平３−255425（ＪＰ，Ａ)
実開 平３−81922（ＪＰ，Ｕ)
実開 平３−71382（ＪＰ，Ｕ)
特許3109570（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/08 331
G02F 1/1368
Claims (6)
- 【請求項１】同一絶縁表面上に画素部分及びアナログス
イッチアレーを有したディスプレイであって、 前記画素部分及び前記アナログスイッチアレーは、Ｐチ
ャネル型の薄膜トランジスタ及びＮチャネル型の薄膜ト
ランジスタを有し、前記Ｐチャネル型の薄膜トランジスタ及び前記Ｎチャネ
ル型の薄膜トランジスタは、酸素濃度が７×１０ １９ ｃ
ｍ −３ 以下の半導体層を含み、 前記Ｐチャネル型薄膜トランジスタの半導体層は、ホ−
ル移動度が１０〜２００ｃｍ ２ ／ＶＳｅｃであり、かつ
前記Ｎチャネル型薄膜トランジスタの半導体層は、電子
移動度が１５〜３００ｃｍ ２ ／ＶＳｅｃであり、 前記アナログスイッチアレーは、該アナログスイッチア
レー以外の周辺回路を有するＩＣとＣＯＧ法により接続
されており、 前記画素部分の前記Ｐチャネル型の薄膜トランジスタ及
び前記Ｎチャネル型の薄膜トランジスタは、透明導電膜
により連結されていることを特徴とするディスプレイ。 - 【請求項２】同一絶縁表面上に画素部分及びアナログス
イッチアレーを有したディスプレイであって、 前記画素部分及び前記アナログスイッチアレーは、Ｐチ
ャネル型の薄膜トランジスタ及びＮチャネル型の薄膜ト
ランジスタを有し、前記Ｐチャネル型の薄膜トランジスタ及び前記Ｎチャネ
ル型の薄膜トランジスタは、酸素濃度が７×１０ １９ ｃ
ｍ −３ 以下の半導体層を含み、 前記Ｐチャネル型薄膜トランジスタの半導体層は、ホ−
ル移動度が１０〜２００ｃｍ ２ ／ＶＳｅｃであり、かつ
前記Ｎチャネル型薄膜トランジスタの半導体層は、電子
移動度が１５〜３００ｃｍ ２ ／ＶＳｅｃであり、 前記アナログスイッチアレーは、該アナログスイッチア
レー以外の周辺回路を有するＩＣとＴＡＢ法により接続
されており、 前記画素部分の前記Ｐチャネル型の薄膜トランジスタ及
び前記Ｎチャネル型の薄膜トランジスタは、透明導電膜
により連結されていることを特徴とするディスプレイ。 - 【請求項３】請求項１又は請求項２において、 前記透明導電膜は、ＩＴＯ（インジューム・スズ酸化
膜）であることを特徴とするディスプレイ。 - 【請求項４】請求項１乃至請求項３のいずれか一項に記
載のディスプレイを用いたことを特徴とするコンピュー
ター。 - 【請求項５】請求項１乃至請求項３のいずれか一項に記
載のディスプレイを用いたことを特徴とするオフィスオ
ートメーション機器。 - 【請求項６】請求項１乃至請求項３のいずれか一項に記
載のディスプレイを用いたことを特徴とするテレビジョ
ン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068187A JP3362022B2 (ja) | 1990-12-25 | 2000-03-13 | ディスプレイ |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418366A JP2791422B2 (ja) | 1990-12-25 | 1990-12-25 | 電気光学装置およびその作製方法 |
| JP2000068187A JP3362022B2 (ja) | 1990-12-25 | 2000-03-13 | ディスプレイ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298096A Division JP3133248B2 (ja) | 1996-01-27 | 1996-01-27 | 電気光学装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294797A JP2000294797A (ja) | 2000-10-20 |
| JP3362022B2 true JP3362022B2 (ja) | 2003-01-07 |
Family
ID=26583081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068187A Expired - Fee Related JP3362022B2 (ja) | 1990-12-25 | 2000-03-13 | ディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3362022B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3210307B2 (ja) * | 1990-12-29 | 2001-09-17 | 株式会社半導体エネルギー研究所 | テレビ受像機 |
-
2000
- 2000-03-13 JP JP2000068187A patent/JP3362022B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294797A (ja) | 2000-10-20 |
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