WO2002017007A1

WO2002017007A1 - Afficheur à cristaux liquides et appareil électronique pourvu de cet afficheur

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Publication number: WO2002017007A1
Application number: PCT/JP2001/007204
Authority: WO
Inventors: Masumitsu Ino
Original assignee: Sony Corporation
Priority date: 2000-08-24
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Publication date: 2002-02-28
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Description

明細書液晶表示装置およびそれを用いた電子装置技術分野

本発明は、液晶表示装置およびそれを用いた電子装置に関し、特に薄型化、小面積化、狭額緑化が要求される携帯可能な電子装置に使用される液晶表示装置およびそれを表示部として用いる電子装置に関する。背景技術

テレビジョン受像機、コンピュータあるいは携帯端末などの表示装置として、近年、薄型で低消費電力のパネルディスプレイが多用されるようになってきている。

このパネルディスプレイとしては、ガラス基板などの透明絶緑基板（パネル）上に、スイッチング素子として、例えば T F T (Thin Fi lm Transistor；薄膜トランジス夕）を用いた画素を行列状に多数配列し、液晶などの電気光学的効果を有する物質と組み合わせたアクティブマトリクス型表示装置が知られている。このアクティブマトリクス型表示装置として、特開平 4一 2 4 2 7 2 4号公報では、画素部を駆動するために基板上に形成される周辺回路の一部を、画素に接続されたァクティブ素子と同様の相補型の T F Tで構成し、殘りの周辺回路を半導体チツプで構成した液晶表示装置を握供している。

図 1 Aに上記の特開平 4一 2 4 2 7 2 4号公報等に代表される従来の液晶表示装置の概略構成図を、図 1 Bに図 1 Aにおける A— A線の断面図を示す。

図 1 Aおよび Bに示す液晶表示装置では、 T F Tにより例えば水平ドライバ（ HD) 】 4、垂直ドライバ（V D) 】 3などの一部の周辺回路が形成された透明絶緑基板 1 6と、これと封向配置された透明絶緑基板（対向基板） 6 2との間に液晶層 63を保持してなる液晶表示装置において、半導体チップで構成した、例えばタイミングコントローラ（TC) 23、基準電圧発生回路（REF) 24、および DC— DCコンパ一夕（DDC) 25などの残りの周辺回路、すなわち I Cチップ 23~25を透明絶縁基板 16における周辺回路 13， 14が形成されている面とは、反対側の面に取り付け、フレキシブルケーブル 8を用いて周辺回路 13， 14との間の電気的接続をなす構成を採っている。

あるいは、図 2に示すように、 TFTにより例えば水平ドライバ（HD) 14 、垂直ドライバ（VD) 13などの一部の周辺回路が形成された透明絶緑基板】 6の同一面に、残りの半導体チップで構成した、例えばタイミングコントローラ (TC) 23、基準電圧発生回路（REF) 24、および DC— DCコンパ一夕 CDDC) 25などの周辺回路、すなわち I Cチップ 23〜25を取り付け、周辺回路 13， 14との間の電気的接続をなす構成を採っている。

しかしながら、図 1 Aおよび Bに示す液晶表示装置では、図 1 Bに示すように、少なくとも I Cチップ 23〜25およびフレキシブルケーブル 8の厚み t aの分、例えば〗 mm程度の分だけ液晶表示装置全体の厚み t bが厚くなってしまう

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従つて、当該液晶表示装置を表示部として用いる機器の厚みも厚くなつてしまう。特に、携帯端末、例えば携帯電話機では、装置本体の薄型化が進められており、この携帯電話機の表示部として用いられる液晶表示装置の厚さ t が厚 t、と、携帯電話機本体の薄型化の妨げとなる。

また、図 2に示す液晶表示装置では、 T FTにより形成された一部の周辺回路 13， 14と、残りの I Cチップ 23-25の合算された面積が、周辺部（額緑 ) の面積となり、コンパクト化が損なわれるという不利益がある。また、液晶表示装置に占める有効表示面積（液晶表示部）の割合が小さくなつてしまうという不利益もある。発明の開示

本発明の目的は、液晶表示装置の薄型化、小面積化、狭額緑化を実現できる液晶表示装置を提供することにある。

本発明の他の目的は、そのような液晶表示装置を搭載することで、全体として、薄型化、小面積化、狭額緑化を実現できる電子装置を提供することにある。上記の目的を達成するため、本発明の液晶表示装置は、第 1の基板と、前記第 1の基板上に形成され、行列状に配置された画素を有する画素部と、前記第 1の基板に対向して配匱された第 2の基板と、前記第 1の基板と前記第 2の基板との間に保持された液晶組成物と、前記第 1の基板上に形成され、前記画素部に対して画素信号を書き込む周辺回路とを有し、前記周辺回路のうち少なくとも一部の周辺回路が、前記第 1の基板上に薄膜トランジスタで形成され、前記周辺回路のうち残りの部分の周辺回路が、半導体チップで形成されており、前記半導体チップの少なくとも一部が、前記薄膜トランジスタで形成された前記周辺回路の領域と重なるように、前記半導体チップが前記第〗の基板上に配置されている。さらに、上記の目的を達成するため、本発明の電子装置は、所望の表示を行う表示部と、操作部と、前記操作部による操作内容に応じて所望の表示を前記表示部に表示させる信号処理部とを有する電子装置であって、前記表示部は、第】の基板と、前記第 1の基板上に形成され、行列状に配置された画素を有する画素部と、前記第 1の基板に対向して配置された第 2の基板と、前記第 1の基板と前記第 2の基板との間に保持された液晶組成物と、前記第 1の基板上に形成され、前記画素部に対して画素信号を書き込む周辺回路とを有し、前記周辺回路のうち少なくとも一部の周辺回路が、前記第 1の基板上に薄膜トランジスタで形成され、前記周辺回路のうち残りの部分の周辺回路が、半導体チツプで形成されており、前記半導体チツプの少なくとも一部が、前記薄膜トランジスタで形成された前記周辺回路の領域と重なるように、前記半導体チップが前記第 1の基板上に配置されている。図面の簡単な説明

図 1 Aは、従来例】の液晶表示装置の概略構成図、図 1 Bは図 1 Aにおける A 一 A線の断面図を示したものである。

図 2は、従来例 2の液晶表示装置の概略構成図を示したものである。

図 3 Aは第 1実施形態の液晶表示装置の各回路部の概略配置図であり、図 3 B は図 3 Aにおける B—B線の断面図である。

図 4は、第〗実施形態の液晶表示装置を構成する各回路部の電気的接続関係を表した概略構成図である。

図 5 Aは、ボトムゲート構造のポリシリコン T F Tの断面図、図 5 Bはト 'ジブゲート構造のポリシリコン T F Tの断面図を示したものである。

図 6は、アナログ点順次駆動方式のアクティブマトリクス型液晶表示装置における垂直ドライバの構成の一例を示すプロツク図である。

図 7は、アナ口グ点順次駆動方式のァクティブマトリクス型液晶表示装置における水平ドライバの構成の一例を示すブロック図である。

図 8 Aは、シリコン I Cで形成された制御部と、ポリシリコン T F Tで形成された垂直ドライバの接続方法を説明するための図であり、図 8 Bは、接続部分おける断面図である。

図 9は、第 2実施形態における液晶表示装置の各回路部の概略配置図である。図 1 0は、図 9に示す液晶表示装置の各回路部の電気的接続関係を表した概略構成図である。

図 1 1は、第 2実施形態の時分割駆動方式のァクティブマトリクス型液晶表示装置における水平ドライパの構成の一例を示すプロック図である。

図 1 2は、時分割スィッチ部の構成の一例を示す回路図である。

図 1 3は、本発明が適用される電子装置として、例えば P D Aの構成の概略を示す斜視図である。発明を実施するための最良の形態

本発明の好適実施の形態を添付図面を参照して述べる。

第 1の実施の形態

本実施形態は、アナ口グ点順次駆動方式のァクティブマトリクス型液晶表示装置に本発明を適用したものである。

図 3 Aは本実施形態の液晶表示装匱の各回路部の概略配置図であり、図 3 Bは図 3 Aにおける B— B線の断面図である。

また、図 4は、本実施形態の液晶表示装置を構成する各回路部の電気的接続関係を表した概略構成図である。

図 3 Aおよび図 4に示すように、本実施形態に係るアクティブマトリクス型液晶表示装置では、画素 1 〗が行列状に多数配列されてなる液晶表示部 1 2、液晶表示部〗 2の各画素〗〗を行単位で順次選択する垂直ドライバ（V D ) 1 3、行単位で選択された各画素】】に画素信号を書き込む水平ドライバ（H D ) 〗 4および当該垂直および水平ドライバ 1 3， 1 4をコントロールする制御部 1 5が透明絶緑基板〗 6上に実装された構成となっている。

透明絶緑基板 1 6上には、液晶表示部】 2において、 ΙΉ行分のゲートライン（垂直選択ライン） 1 7—；!〜 1 7— mと、 n列分の信号ライン（ソースライン） 1 8—：!〜 1 8— nとがマトリクス状に配線されるとともに、所定の間隔をもつて対向配置された他方の透明絶緑基板 6 2との間に液晶層 6 3が保持された構造となっている。そして、ゲートライン 1 7—】〜 1 7— mと信号ライン 1 8 - 1 〜1 8— nとの各交差部分に画素 1 1が配されている。

画素 1 1の各々は、ゲート電極がゲートライン 1 7— 1〜： 1 7— mに接続され、ソース電極が信号ライン 1 8— 1 ~ 1 8— nに接続されたスィッチング素子であるポリシリコン T F T (Thin Fi lm Transi stor；薄膜トランジスタ） 1 9と、この TFT 19のドレイン電極に画素電極が接続された液晶セル（液晶静電容量 ) 20と、 TFT 1 9のドレイン電極に一方の電極が接続された補助静電容量 2 1とから構成されている。

上記の画素構造において、液晶セル 20の対向電極は、捕助静電容量 21の他方の電極と共に、コモン線 22に接続されている。

コモン線 22には、所定の直流電圧がコモン電圧 VCOMとして与えられる。液晶表示部】 2のスイッチング素子としてのトランジスタ、および垂直ドライパ (VD) 13、水平ドライバ（HD) 14などの駆動部を構成するトランジス夕として用いられるポリシリコン TFTには、ゲート電極がゲート絶緑膜の下に配置されるボトムゲート構造のものと、ゲート電極がゲート絶緑膜の上に配置されるトップゲ^"ト構造のものとがある。

図 5 Aにボトムゲート構造のポリシリコン TFT、図 5 Bにトジプゲ一ト構造のポリシリコン T FTの断面図を示す。

図 5 Aに示すボトムゲート構造の T FTでは、透明絶縁基板（ガラス基板） 1 6の上にゲート電極 42が形成され、当該ゲート電極 42の上にゲート絶緑膜 4 3を介してポリシリコン（Po 1 y— S i)層 44が形成され、さらに、当該ポリシリコン層 44を被覆して層間絶緑膜 45が形成されている。

また、ゲート電極 42の側方のゲート絶緑膜 43上には、 n⁺拡散層からなるソ ^ス領域 46およびドレイン領域 47が形成され、当該ソース ' ドレイン領域 46, 47にはアルミニウム配線からなるソース電極 48およびドレイン電極 4

9がそれぞれ接続されている。

図 5 Bに示すトップゲート構造の TFTでは、透明絶緑基板（ガラス基板） 1 6の上にポリシリコン層 52が形成され、当該ポリシリコン層 52の上にゲート絶縁膜 53を介してゲート電極 54が形成され、さらにゲート電極 54を被覆して層間絶緑膜 55が形成されている。また、ポリシリコン層 52の側方の透明絶緑基板 1 6上には、 n⁺ 拡散層からなるソース領域 56およびドレイン領域 57が形成され、当該ソース · ドレイン領域 56， 57にはアルミニウム配線からなるソース電極 58およびドレイン電極 59がそれぞれ接続されている。

制御部 15において、タイミングコントローラ（TC) 2'3には、例えば、不図示の外部の電源部から電源電圧 VD Dが、不図示の外部の C P Uからデジタル画像データ da t aが、不図示の外部のクロック発生器からクロック CLKがそれぞれ不図示の TCP (Tape Carrier Package) を通して入力される。

夕イミングコントローラ 23は、タイミング制御しつつ、垂直スタートパルス VSTs垂直クロック VCKなどのクロック信号および各種のコントロール信号を垂直ドライバ (VD) 13に、水平スタートパルス HST、水平クロック HC Kなどのク口ジク信号、各種のコントロール信号およびデジタル画像データ d a t aを水平ドライバ（HD) 14にそれぞれ供給する。

基準電圧発生回路（REF) 24は、互いに電圧値の異なる複数の基準電圧を発生し、これら複数の基準電圧を水平ドライバ（HD) 14の後述する基準電圧選択型 DZAコンバータ 37に对してその基準電圧として与える。

DC— DCコンバータ（DDC) 25は、低い電圧の直流電圧（低電圧）を 2 種類以上の高い直流電圧（高電圧）に変換して垂直ドライバ（VD) 13、水平ドライバ（HD) 14、基準電圧発生回路 24などの各回路部に与える。

本実施形態では、高速駆動する回路部分、もしくは特性パラツキが小さい回路部分として、例えば、上記の制御部 15のタイミングコントローラ 23、基準電圧発生回路 24および DC— DCコンパ夕 25が、単結晶シリコンのチップで形成（I C化）されている。

そして、このシリコン I C23〜25は、図 3 Bに示すように、垂直ドライノく (VD) 1 3上に、例えば COG (Chip on Glass)法によって実装されている。この単結晶シリコンによって形成されたシリコン I C23~25は、 1 00M H zでも駆動することが可能である。

一方、低速駆動で特性パラツキが大きい回路部分として、例えば垂直ドライバ CVD) 1 3および水平ドライバ (HD) 14に関しては、上述したようにポリシリコン T FTを用いて形成する。

垂直ドライバ (VD) 13は、例えば図 6に示すように、シフトレジスタ 31 、レベルシフ夕 32およびゲ一トパツファ 33を有する構成となっている。シフトレジス夕 31は、垂直スタートパルス VSTが入力されると、当該垂直スタートパルス VSTを垂直クロック VCKに同期して、順次転送することによつて各転送段からシフトパルスとして順次出力する。

レベルシフ夕 32は、シフトレジスタ 31の各転送段から出力されるシフトパルスを昇圧してゲートバッファ 33に供給する。

ゲートバッファ 33は、レベルシフ夕 32で昇圧されたシフトパルスを垂直走査パルスとして液晶表示部】 2のゲートライン 1 7—】〜;！ 7— mに順次印加し、液晶表示部 1 2の各画素〗 1を行単位で選択駆動することによって垂直走査を行う。

水平ドライバ (HD) 14は、例えば図 7に示すように、シフトレジス夕 34 、レベルシフタ 35、データラッチ回路 36、 DZAコンバータ 37およびパツファ 38を有する構成となっている。

シフトレジスタ 34は、水平スタートパルス HSTが入力されると、この水平スタートパルス H S Tを水平クロック H C Kに同期して順次転送することによつて、各転送段からシフトパルスとして順次出力し、水平走査を行う。

レベルシフタ 35は、シフトレジス夕 34の各転送段から出力されるシフトパルスを昇圧して、データラッチ回路 36に供給する。

デ一夕ラッチ回路 36は、レベルシフ夕 35を通してシフトレジス夕 34から与えられるシフトパルスに応答して、入力される所定ビツトのデジタル画像デー夕 d a t aを順次ラッチする。

DZAコンバータ 37は、例えば基準電圧選択型の構成をとり、データラッチ回路 36にラッチされたデジタル画像データをアナログ画像信号に変換し、バツファ 38を通して液晶表示部 12の信号ライン 1 8— 1〜1 8— nに与える。図 8 Aにシリコン I C 23~25で形成された制御部 15と、ポリシリコン T FTで形成された垂直ドライバ（VD) 13の接続方法の説明図を示す。また、図 8Bに、接続部分における断面図を示す。

図 8 Aに示すように、シリコン I C 23-25の配置を可能にするために、垂直ドライバ（VD) 】 3には、駆動回路領域】 3 aが形成されており、当該駆動回路領域 13 aが複数のパツド 13 bに接続された構成となっている。

一方、シリコン I C 23〜25側も、図 8 Aに示すように、シリコン基板 25 0上に制御回路領域 25〗が形成され、当該制御回路領域 25〗が複数の不図示のパツドを介してバンプ 252に電気的に接続された構成となっている。なお、図 8 Aにおいて、制御回路領域 251およびバンプ 252は、紙面上、裏面に形成されている。

そして、図 8 Bに示すように、当該垂直ドライバ（VD) 13の駆動回路領域 13 aとシリコン I C 23~25側の制御回路領域 251が対向するようにして、シリコン I C 23〜25側のバンプ 252を導電粒子材 66を介して、垂直ドライバ（VD) 13側のパツド 13 b上に実装することにより、制御回路と駆動回路との電気的接続が達成される。

また、パッド 13 bは、透明絶緑基板 16上に設けられた不図示のアルミ配線に接続されており、当該アルミ配線によって、図 4に示すような I Cチップ 23 〜25間の電気的接続、および I Cチップ 23〜25と水平 ·垂直ドライバ 13 ， 14との電気的接続を達成している。

なお、図 8Bには、駆動回路領域 13 aが、相補型の TFTにより構成されている例を示した。従って、一方の TFTの n⁺ 拡散層からなるドレイン領域 47 と、他方の TFTの p⁺ 拡散層からなるソース領域（ドレイン領域） 46 aとが、例えばアルミ配線 60によって電気的に接続されている。また、当該相補型の TFTを被覆してパツシベーシヨン膜 61が形成されている。

上記構成の液晶表示装置の動作について説明する。

例えば、外部の CPUからタイミングコントローラ 23に画像データ d a t a が入力されて、画像データ d a t aが水平ドライバ CHD) 14のデータラッチ回路 36に供給される。

また、基準電圧発生回路 24において、水平ドライバ（HD) 】 4の DZAコンバータ 37で用いられる複数の基準電圧が発生され、 DZAコンパ一タ 37の不図示の基準電圧線に供給される。

そして、水平クロック H C Kおよび水平スタ一トパルス H S Tが水平ドライバ (HD) 】 4のシフトレジスタ 34に入力される。

シフトレジスタ 34においては、水平スタートパルス HSTが入力されると、この水平スタートパルス H S Tが水平クロック H C Kに同期して順次転送され、各転送段からシフトパルスとして順次レベルシフタ 35に出力される。

レベルシフ夕 35において、シフトレジス夕の各転送段から出力されるシフトパルスが昇圧され、デタラツチ回路 36に供給される。

データラ 'クチ回路 36においては、レベルシフ夕 35を通してシフトレジス夕 34から与えられるシフトパルスに応答して、タイミングコントローラ 23から入力される所定ビットのデジタル画像データ d a t aを順次ラツチする。

データラ .クチ回路 36にラッチされた画像データは、基準電圧選択型の D/A コンパ一夕 37に供給される。

DZAコンパ一夕 37においては、対応する基準電圧が選択され、デジタル画像データがアナログ画像信号に変換され、バッファ 38を通して液晶表示部 12 の信号ライン 1 8— 1-1 8— nに、アナログ信号として供給される。

また、垂直ドライバ（VD) 13において、垂直スタートパルス VSTがシフトレジスタ 3 1に入力されると、この垂直ス夕トパルス V S Tが垂直クロック V C Kに同期して順次転送され、各転送段からシフトパルスとして順次レベルシフタ 3 2に出力される。

次に、レベルシフタ 3 2において、シフトレジスタ 3 1の各転送段から出力されるシフトパルスが昇圧され、ゲートバッファ 3 3に供給される。

そして、ゲートパツファ 3 3において、レベルシフ夕 3 2で昇圧されたシフトパルスが垂直走査パルスとして、ゲートライン 1 7—：！〜 1 7— mに順次印加され、液晶表示部 1 2の各画素 1 1が行単位で選択駆動される。

これにより、画像デ《~夕が n個の画素に対して並列に書き込まれることになる

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本実施形態に係る液晶表示装置によれば、低速駆動で特性パラッキが大きい回路部分として、例えば垂直ドライバ（V D ) 1 3および水平ドライバ（HD ) 1 4に関してポリシリコン T F Tを用いて形成する一方、高速駆動する回路部分、もしくは特性パラツキが小さい回路部分として、例えば制御部 1 5のタイミングコントローラ 2 3、基準電圧発生回路 2 4、および D C— D Cコンバータ 2 5に関しては単結晶シリコンで I C化し、当該 I C化した各回路部分を垂直ドライバ CV D) 】 3などの駆動回路部分上に例えば C O G法によって、実装することにより、液晶表示装置の額緑部分の削減を図ることができる。

また、図 3 Bに示すように、垂直ドライバ（V D ) 1 3と I Cチップ 2 3〜 2 5を合わせた厚さ t 1が、対向側の透明絶緑基板 6 2および液晶層 6 3を合わせた厚さ t 3以下になるようにすることで、液晶表示装置全体の厚さ t 2が I Cチップ 2 3 ~ 2 5の厚さに依存することがないため、液晶表示装置の薄型化が図れる o

すなわち、透明絶緑基板】 6、透明絶緑基板 6 2および液晶層 6 3のトータルの厚さ t 2が液晶表示装置自体の厚さとなる。

さらに、周辺回路を I C化し、この I Cチップを透明絶緑基板 1 6上に実装することにより、透明絶緑基板〗 6上における外部回路との電気的に接続する箇所を少なくすることができるため、液晶表示装置の機械振動などに対する信頼性を向上することができるとともに、製造工程での電気的な接続不良の発生を抑止することができる。

なお、 I Cチップ 2 3 ~ 2 5を透明絶緑基板 1 6上に実装した場合、 I Cチツプ自体については、 I C作製時に保護層がシリコン I Cに形成されるため、信頼性の面で問題になることはない。

第 2の実施の形態

本実施形態は、時分割駆動方式（セレクタ方式）のアクティブマトリクス型液晶表示装匿に本発明を適用したものである。

図 9は、本発明が適用された時分割駆動方式のアクティブマトリクス型液晶表示装置の各回路部の概略配置図である。

図 1 0は、図 9に示す液晶表示装置の各回路部の電気的接続関係を表した概略構成図である。

図 9および図〗 0において、本実施形態に係る液晶表示装匱は、画素〗〗が行列状に多数配列されてなる液晶表示部〗 2、液晶表示部〗 2の各画素〗〗を行単位で順次選択する垂直ドライバ（V D ) 1 3、行単位で選択された各画素 1 1に画素信号を書き込む水平ドライバ（HD ) 7 4、時分割駆動のための時分割スィツチ部（SW) 7 5、垂直および水平ドライバ 1 3， 7 4や時分割スィッチ部（ SW) 7 5をコントロールする制御部〗 5が透明絶緑基板】 6上に実装された構成となっている。

画素 1 1の各々は、ゲート電極がゲートライン ;！ 7 - 1 ~ 1 7— mに接続され、ソース電極が信号ライン 1 8— 1 ~ 1 8— nに接続されたポリシリコン T F T 1 9と、当該 T F T 1 9のドレイン電極に画素電極が接続された液晶セル 2 0と、 T F T 1 9のドレイン電極に一方の電極が接続された補助静電容量 2 1とから構成されている。上記構成の画素 1 1の各々において、液晶ル 20の対向電極は、補助静電容量 21の他方の電極と共にコモン線 22に接続されている。コモン線 22には、所定の直流電圧がコモン電圧 VCOMとして与えられる。

垂直ドライバ（VD) 13、水平ドライバ（HD) 74および時分割スィッチ部（SW) 75を制御する制御部 15は、タイミングコントローラ（TC) 23 、基準電圧発生回路（ EF) 24、 DC— DCコンパ一夕（DDC) 25などを有する。

タイミングコントローラ 23には、例えば、不図示の外部の電源部から電源電圧 VDDが、不図示の外部の CPUからデジタル画像データ d a t aが、不図示の外部のクロック発生器からクロック CLKがそれぞれ不図示の T C Pを通して入力される。

タイミングコントローラ 23は、タイミング制御しつつ、垂直スタートパルス VSTs 垂直クロック VCKなどのクロック信号および各種のコントロール信号を垂直ドライバ（VD) に、水平スタートパルス HST、水平クロック HCKなどのク口ック信号、各種のコントロール信号およびデジタル画像データ d a t a を水平ドライバ (HD) 74に、ゲート選択信号 S 1~S 3， XS 1〜； S3を時分割スィツチ部（SW) 75にそれぞれ供給する。

基準電圧発生回路 24は、互いに電圧値の異なる複数の基準電圧を発生し、これら複数の基準電圧を水平ドライバ（HD) 74の後述する基準電圧選択型 DZ Aコンバータ 88に対してその基準電圧として与える。

DC— DCコンバータ 25は、低い電圧の直流電庄（低電圧）を 2種類以上の高い直流電圧（高電圧）に変換して垂直ドライバ（VD) 13、水平ドライバ（ HD) 74、基準電圧発生回路 24などの各回路部に与える。

上記構成の時分割駆動方式のアクティブマトリクス型液晶表示装置において、垂直ドライバ（VD) 13を構成するトランジスタ、時分割スィッチ部（SW) 75を構成する各アナログスィッチは、 TFT、特に液晶表示部 1 2のスィッチング素子であるトランジスタ 1 9と同じポリシリコン T F Tにより、液晶表示部 1 2と同じ透明絶縁基板 1 6上に形成されている。

一方、水平ドライバ（HD) 7 4、制御部 1 5のタイミングコントローラ 2 3 、基準電圧発生回路 2 4、 D C— D Cコンパ一夕 2 5は、単結晶シリコンによつて I C化されている。

そして、当該シリコン I Cで形成された水平ドライバ（H D ) 7 4は時分割選択スィッチ部 7 5上に、シリコン I Cで形成された基準電圧発生回路 2 4、および D C— D Cコンパ一夕 2 5は、垂直ドライバ（V D) 1 3上に、例えば C O G 法によって実装されている。

ここで、時分割駆動法について、本実施形態の液 _B表示の動作とともに説明する o

時分割駆動法とは、液晶表示部 1 2の互いに隣り合う複数本の信号ラインを 1 単位（プロック）として分割し、この 1分割ブロック内の複数本の信号ラインに与える信号電圧を時系列で水平ドライバ（HD) 7 4の各出力端子から出力する一方、複数本の信号ラインを 1単位として時分割スィッチ部（SW) 7 5を設け、この時分割スィッチ部（SW) 7 5によって水平ドライバ（HD) 7 4から出力される時系列の信号電圧を時分割でサンプリングして複数本の信号ラィンに順次与える駆動方法である。

この時分割駆動法を実現するために、水平ドライバ（HD ) 7 4は、複数本の信号ラインを 1単位とし、これら複数本の信号ラィンに与える信号電圧を時系列で出力する構成となっている。

図 1 1に、上記の水平ドライバ 7 4の構成例を示す。

図 1 1に示す水平ドライバ (HD) 7 4は、シフトレジス夕 8 4、サンプリングスィツチ群 8 5、レベルシフ夕 8 6、データラッチ回路 8 7および DZAコンパータ 8 8を有し、本実施形態では、例えば 5ビットのディジタル画像データ d a t a l ~ d a t a 5や電源電圧 V d d、 V s sをシフトレジス夕 8 4のシフト方向における両側から取り込む構成となっている。

上記構成の水平ドライバ (H D) 7 4において、シフトレジスタ 8 4は、水平スタートパルス H S Tが入力されると、この水平ス夕一トパルス H S Tを水平クロック H C Kに同期して順次転送することによつて各転送段からシフトパルスとして順次出力し、水平走査を行う。，

サンプリングスィッチ群 8 5におけるサンプリングスィッチの各々は、シフトレジスタ 8 4から順次出力されるシフトパルス（サンプリングパルス）に応答して、入力されるデジタル画像データ d a t a l ~ d a t a 5を順次サンプリングする。

レベルシフタ 8 6は、サンプリングスィツチ群 8 5でサンプリングされた例えば 5 Vのデジタルデー夕を液晶駆動電圧のデジタルデー夕に昇圧する。

データラッチ回路 8 7は、レベルシフ夕 8 6で昇圧されたデジタルデータを 1 H分蓄積するメモリである。

DZAコンバータ 8 8は、例えば基準電圧選択型の構成をとり、データラッチ回路 8 7から出力される〗 H分のデジタル画像デ ^夕をアナログ画像信号に変換して出力する。

そして、水平ドライバ（H D ) 7 4として、いわゆるカラム反転駆動方式のものを用いる。

当該水平ドライバ（HD) 7 4は、カラム反転駆動を実現するために、各出力端子の奇数、偶数ごとに電位が反転する信号電圧を出力し、かつその信号電圧の極性を 1フィールドごとに反転する。ここで、カラム反転駆動方式とは、水平方向に瞵接する画素間では同極性となり、しかもこの画素極性の状態を 1フィールドごとに反転させる駆動方式である。

一方、時分割スィッチ部（SW) 7 5は、水平ドライバ（HD) 7 4から出力される時系列の信号電圧を時分割でサンプリングするアナログスィッチ（トランスミツションスィ 'クチ）によって構成されている。図 1 2に、時分割スィッチ部（SW) 75の一構成例を示す。

図 1 2に示す時分割スィッチ部（SW) 75は、水平ドライバ（HD) 74の各出力に対して 1個ずつ設けられるものである。また、ここでは、 R (赤）、 G (緑）、 B (青）に対応して 3時分割駆動を行う場合を例にとって示している。この時分割スィッチ部（SW) 75は、 pチャネル MOSトランジスタおよび nチャネル MOSトランジスタが並列に接続されてなる CMOS構成のアナログスィッチ 75— 1， 75 - 2, 75— 3によって構成されている。

なお、本実施形態では、アナログスィッチ 75—；！， 75 - 2, 75— 3として、 CMOS構成のものを用いるとしたが、 pチャネル MOSトランジスタあるいは nチャネル MOSトランジスタ構成のものを用いることも可能である。上記の時分割スィッチ部（SW) 75において、 3個のアナログスィッチ 75 一 1， 75 - 2, 75 - 3の各入力端が共通に接続され、各出力端が 3本の信号ライン : 1 8—】，】 8— 2， 1 8— 3の各一端にそれぞれ接続されている。そして、これらのアナログスィッチ 75— 1， 75 - 2, 75— 3の各入力端には、水平ドライバ（HD) 74から時系列で出力される信号電位が与えられるまた、 1個のアナログスィッチにっき 2本ずつ、合計 6本の制御ライン 89— 1〜8 9— 6が配線されている。そして、アナログスィツチ 75— 1の 2つの制御入力端、すなわち、 CMOSトランジスタの各ゲートが制御ライン 89— 1， 89— 2に、アナログスィッチ 75— 2の 2つの制御入力端が制御ライン 89— 3, 89— 4に、アナログスィッチ 75— 3の 2つの制御入力端が制御ライン 8 9- 5, 89— 6にそれぞれ接続されている。

6本の制御ライン 89—；！〜 8 9— 6に対して、 3個のアナログスィツチ' 75 ー1， 75 - 2, 75— 3を順に選択するためのゲート選択信号 S 1〜S 3， X S 1~XS 3がタイミングコントローラ（TC) 23 (図 1 0参照）から与えられる。ここで、ゲート選択信号 XS 1〜XS3は、ゲート選択信号 S 1~S3の反転信号である。

ゲート選択信号 S 1〜S3， XS 1〜： S3は、水平ドライバ（HD) 74から出力される時系列の信号電位に同期して、 3個のアナログスィッチ 75—】， 75-2, 75— 3を順次オンさせる。

これにより、アナログスィッチ 75— 1， 75-2, 75— 3は、水平ドライバ（HD) 74から出力される時系列の信号電位を、 1H期間に 3時分割でサンプリングしつつ、対応する信号ライン】 8—】，】 8— 2，】 8— 3にそれぞれ供給する。

本実施形態に係る液晶表示装置では、低速駆動で特性パラッキが大き、回路部分として、例えば垂直ドライバ（VD) 13および時分割スィッチ部（SW) 7 5に関してポリシリコン TFTを用いて形成する一方、高速駆動する回路部分、もしくは特性バラツキが小さい回路部分として、例えば水平ドライバ（HD) 7 4や、制御部 15のタイミングコントローラ 23、基準電圧発生回路 24、および DC— DCコンパ一夕 25に関しては単結晶シリコンで I C化し、当該 I C化した各回路部分を垂直ドライバ（VD) 13や時分割スィッチ部（SW) 75上に例えば COG法によって、実装することにより、第 1実施形態と同様の効果を得ることができる。

第 3の実施の形態

上記の第 1および第 2実施形態に係る液晶表示装置は、パーソナルコンビユー夕、ヮードプロセッサ等の OA機器やテレビジョン受像機などのディスプレイとして用いられる他、特に、装置本体の薄型化が進められている携帯電話器や PD A (Personal Digital Asistants) などの携帯可能な電子装置の表示部として用いるのに好適なものである。

図 13は、第 1および第 2実施形態に係る液晶表示装置が搭載される電子装置、例えば PDAの構成の概略を示す斜視図である。本例に係る P D Aは、装置筐体 9 1の前面側に、表示部 9 2、スピーカ部 9 3 、操作部 9 4および電源部 9 5などが配置された構成となっている。

なお、図】 3に示す P D Aでは、例えば、表示部 9 2上から、ペン 9 6などにより入力可能となっている。

図示はしないが、装置筐体 9 1の内部には、操作部 9 4およびペン 9 6等による操作内容や人力内容に応じて、所望の信号処理を行って表示部 9 2に所望の表示を行わせる信号処理部が搭載されている。

かかる構成の P D Aの表示部 9 2において、第 1実施形態あるいは第 2実施形態に係る液晶表示装置が使用される。

このように、 P D Aや携帯電話機などの電子装置において、本発明に係る液晶表示装置を表示部 9 2として用いることにより、当該液晶表示装匿は、薄型化および狭額緑化を達成できる構成となっていることから、特に形態可能な携帯端末等の電子装置の装置本体の薄型化、狭額緑化に大きく寄与できる利点がある。本発明は、上記の実施形態の説明に限定されない。

例えば、本実施形態では、 C P U、画像デ一夕を格納するメモリあるいはクロック発生器を液晶表示部の外部に設けるとしたが、それらの少なくとも 1つを制御部の一部として液晶表示部上に実装することも可能である。

また、本実施形態では、垂直ドライバ上に I C化された制御部を C O G法によつて実装する例を示したが、これに限られるものではなく、例えば、 T A B CTa pe Automated bonding) 法などにより実装することも、また、水平ドライバ上に実装することも可能である。 '

その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。産業'上の利用可能性

本発明は、液晶パネル等の表示装置や、当該液晶パネルを備えた電子装置に適用することができ、これにより、表示装置の薄型化、小面積化、狭額緑化を実現でき、ひいてはこれを表示部として用いる電子装置の薄型化、小面積化、狹額緑化を実現できる。

Claims

言青求の範囲

1. 第 1の基板（16) と、

前記第〗の基板（16)上に形成され、行列状に配置された画素を有する画素部（1 2) と、

前記第 1の基板（16) に対向して配置された第 2の基板（62) と、前記第 1の基板（16) と前記第 2の基板（62) との間に保持された液晶組成物（63) と、

前記第〗の基板（〗 6)上に形成され、前記画素部（1 2) に対して画素信号を書き込む周辺回路とを有し、

前記周辺回路のうち少なくとも一部の周辺回路（13)が、前記第 1の基板（1 6)上に薄膜トランジスタで形成され、

前記周辺回路のうち残りの部分の周辺回路（23， 24， 25)が、半導体チップで形成されており、

前記半導体チップの少なくとも一部が、前記薄膜トランジスタで形成された前記周辺回路の領域と重なるように、前記半導体チップが前記第 1の基板（1 6)上に配置されている

2. 前記薄膜トランジスタで形成される前記周辺回路は、

前記画素部の各画素を行単位で順次選択する垂直ドライバ（1 3) と、前記垂直ドライバにより行単位で選択された各画素に画素信号を書き込む水平ドライバ（14) とを有する

請求項 1に記載の液晶表示装置。

3. 前記薄膜トランジスタで形成される前記周辺回路は、前記画素部の各画素を行単位で順次選択する垂直ドライバ（13) を有し、

前記半導体チップで形成される前記周辺回路は、前記垂直ドライバにより行単位で選択された各画素に画素信号を書き込む水平ドライバ（7 4 ) を有する請求項〗に記載の液晶表示装置。

4 . 前記半導体チップで形成される前記周辺回路は、前記垂直ドライバ（1 3 ) による前記画素の選択、および前記水平ドライバによる前記画素への画素信号の書き込みのタイミングを制御するタイミングコントローラ（2 3 ) を有する請求項 2または 3に記載の液晶表示装置。

5 . 前記半導体チップで形成される前記周辺回路は、前記水平ドライバへ基準電圧を出力する基準電圧発生部（2 4 ) を有する

請求項 2 ~ 4のいずれかに記載の液晶表示装置。

6 . 前記半導体チップで形成される前記周辺回路は、入力電圧よりも高い電圧を 2種類以上発生し、少なくとも前記垂直ドライバおよび前記水平ドライバに電源を与える D C— D Cコンパ一夕（2 5 ) を有する

請求項 2〜 5のいずれかに記載の液晶表示装置。

7 . 前記半導体チップの少なくとも一部が、 C O G法によって前記薄膜トランジスタで形成された前記周辺回路の領域と重なるように、前記半導体チップが前記第 1の基板上に実装されている

請求項 1〜 6のいずれかに記載の液晶表示装置。

8 . 前記薄膜トランジスタで形成された前記周辺回路の周辺部分に、前記 C O G法によつて前記半導体チ 'ジプを接続するための接続部が形成されている

請求項 7に記載の液晶表示装置。

9 . 前記周辺回路として、低速駆動する一部の周辺回路を前記薄膜トランジス夕で形成し、前記一部の周辺回路よりも高速駆動する周辺回路を前記半導体チツプで形成する

請求項 1 ~ 8のいずれかに記載の液晶表示装置。

1 0 . 前記半導体チップの厚さが、前記第 1の基板上の前記液晶組成物および前記第 2の基板の厚さを合わせた厚さよりも小さ L、

請求項 1 ~ 9のいずれかに記載の液晶表示装置。

1 1. 所望の表示を行う表示部と、操作部と、前記操作部による操作内容に応じて所望の表示を前記表示部に表示させる信号処理部とを有する電子装置であつて前記表示部は、

第 1の基板（1 6) と、

前記第〗の基板（〗 6)上に形成され、行列状に配置された画素を有する画素部（〗 2) と、

前記第】の基板（】 6) に対向して配置された第 2の基板（62) と、前記第 1の基板（1 6) と前記第 2の基板（62) との間に保持された液晶組成物（63) と、

前記第〗の基板（1 6)上に形成され、前記画素部（〗 2) に対して画素信号を書き込む周辺回路とを有し、

前記周辺回路のうち少なくとも一部の周辺回路（1 3) が、前記第 1の基板（16)上に薄膜トランジスタで形成され、

1 2. 前記薄膜トランジスタで形成される前記周辺回路は、

前記画素部の各画素を行単位で順次選択する垂直ドライバ（13) と、前記垂直ドライバにより行単位で選択された各画素に画素信号を書き込む水平ドライバ（14) とを有する請求項 1 1に記載の電子装置。

1 3 . 前記薄膜トランジスタで形成される前記周辺回路は、前記画素部の各画素を行単位で順次選択する垂直ドライバ（1 3 ) を有し、

前記半導体チップで形成される前記周辺回路は、前記垂直ドライバにより行単位で選択された各画素に画素信号を書き込む水平ドライバ（7 4 ) を有する請求項〗 1に記載の電子装置。

1 . 前記半導体チップで形成される前記周辺回路は、前記垂直ドライバ（1 3 ) による前記画素の選択、および前記水平ドライバによる前記画素への画素信号の書き込みのタイミングを制御するタイミングコントローラ（2 3 ) を有する請求項 1 2または 1 3に記載の電子装置。

1 5 . 前記半導体チップで形成される前記周辺回路は、前記水平ドライバへ基準電圧を出力する基準電圧発生部（2 4 ) を有する

請求項〗 2 ~〗 4のいずれかに記載の電子装置。

1 6. 前記半導体チップで形成される前記周辺回路は、入力電圧よりも高い電圧を 2種類以上発生し、少なくとも前記垂直ドライバおよび前記水平ドライバに電源を与える D C— D Cコンバータ（2 5 ) を有する

請求項 1 2〜1 5のいずれかに記載の電子装置。

1 7. 前記半導体チップの少なくとも一部が、 C O G法によって前記薄膜トランジスタで形成された前記周辺回路の領域と重なるように、前記半導体チップが前記第 1の基板上に実装されている

請求項 1 1〜1 6のいずれかに記載の電子装置。

1 8 . 前記薄膜トランジスタで形成された前記周辺回路の周辺部分に、前記 C O G法によつて前記半導体チツプを接続するための接続部が形成されている

請求項 1 7に記載の電子装置。

1 9 . 前記周辺回路として、低速駆動する一部の周辺回路を前記薄膜トランジス夕で形成し、前記一部の周辺回路よりも高速駆動する周辺回路を前記半導体チップで形成する

請求項 1 1 ~ 1 8のいずれかに記載の電子装置。

2 0 . 前記半導体チップの厚さが、前記第 1の基板上の前記液晶組成物および前記第 2の基板の厚さを合わせた厚さよりも小さい

請求項 1 〗〜〗 9のいずれかに記載の電子装置。