JP2006191026A - アレイ基板及びそれを有する表示装置 - Google Patents

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Abstract

【課題】駆動回路の出力特性を改善することができるアレイ基板及びそれを有する表示装置を提供する。
【解決手段】アレイ基板で基板は表示領域、及び前記表示領域に隣接した周辺領域に区分される。画素アレイは表示領域に対応する基板上に形成され駆動信号の入力を受ける。駆動回路は複数のステージからなり周辺領域に対応する基板上に形成される。駆動回路の各ステージは前記駆動信号を出力する出力端子に連結された第１キャパシターと、及び１トランジスタのゲート電極とソース電極との間に形成されたキャパシターを含む。このとき、ゲート電極とソース電極との間に介在されたチャンネル層は部分的に除去される。従って、キャパシターの大きさを増加させ駆動回路の出力特性を改善することができる。
【選択図】図５

Description

本発明はアレイ基板及びそれを有する表示装置に関する。
平板表示装置の一つである液晶表示装置は、ゲート信号とデータ信号に応答して画像を表示する表示パネル、ゲート信号を出力するゲート駆動回路及びデータ信号を出力するデータ駆動回路で構成される。
表示パネルはゲート信号の入力を受ける複数のゲートラインとデータ信号を受ける複数のデータラインとが具備されたアレイ基板、アレイ基板と向き合うカラーフィルター基板、及びアレイ基板とカラーフィルター基板との間に介在された液晶層を含む。
一般的に、ゲート駆動回路及びデータ駆動回路はチップ形態で液晶パネルに実装される。しかし、最近では液晶表示装置の全体的なサイズを減少させながら生産性を増大させるために、ゲート駆動回路はアレイ基板に薄膜工程を通じて形成される。
ゲート駆動回路は、アレイ基板に直接的に形成される構造で形成されており、互いに従属的に連結された複数のステージを有する一つのシフトレジスタからなる。ここで、複数のステージそれぞれは複数のトランジスタとキャパシターを含む。
特に、キャパシターはシフトレジスタの出力端子に連結され出力端子を通じて出力されるゲート信号のイネーブル時間（ライジングタイム）を確保する役割を実施する。従って、キャパシターの充電容量を十分に確保しないと、イネーブル時間（ライジングタイム）が減少されゲート駆動回路の出力特性が低下される。
また、キャパシターの充電容量を増加させるために電極の面積を増加させると電極と表示パネルのカラーフィルター基板に形成される共通電極との間で発生する寄生キャパシタンスが増加する。
従って、本発明の目的は駆動回路の出力特性を改善するためのアレイ基板を提供することにある。
また、本発明の他の目的は前記したアレイ基板を有する表示装置を提供することにある。
本願第１発明の一特徴によるアレイ基板は、基板、画素アレイ及び駆動回路を含む。前記基板は表示領域、及び前記表示領域に隣接した周辺領域に区分される。前記画素アレイは前記表示領域に対応する前記基板上に形成され、駆動信号の入力を受ける。前記駆動回路は、複数の単位ステージからなり前記周辺領域に対応する前記基板上に形成される。前記各駆動回路の各単位ステージはソース電極が前記駆動信号を出力する出力端子に連結された第１トランジスタを含む。このとき、前記ゲート電極と前記ソース電極との間に介在されたチャンネル層が部分的に除去される。
このようにチャンネル層を除去することで、ソース電極（ＳＥ）とゲート電極（ＧＥ）とのあいだの離隔距離が減少する。キャパシターの充電容量は２つの電極の離隔距離に反比例するので、ソース電極（ＳＥ）とゲート電極（ＧＥ）との間に形成されたキャパシター（Ｃ）の充電容量を増加させることができる。キャパシター（Ｃ）の充電容量が増加されることで、ゲート駆動回路から出力されるゲート信号のライジングタイムを十分に確保することができる。従って、ゲート駆動回路の出力特性を改善することができる。
また、ソース電極及びゲート電極（ＳＥ、ＧＥ）の面積を増加させずに、チャンネル層の除去によりキャパシター（Ｃ）の充電容量を増加させることができる。従って、このようなソース電極及びゲート電極（ＳＥ、ＧＥ）が液晶表示装置に適用される場合、前述のソース電極及びゲート電極（ＳＥ、ＧＥ）とカラーフィルター基板に形成される共通電極との間で発生する寄生キャパシタンスが増加することを防止することができる。
本願第２発明は、第１発明において、前記第１トランジスタのドレイン電極はメインドレイン電極、及び前記メインドレイン電極から分岐され互いに所定の間隔に離隔される複数のサブドレイン電極からなり、前記ソース電極は電極本体、及び前記電極本体と前記複数のサブドレイン電極が所定間隔で離隔され向き合うように前記電極本体に形成され前記複数のサブドレイン電極をそれぞれ収納する複数の電極溝からなることを特徴とするアレイ基板を提供する。
このようにソース電極に形成された電極溝と、サブドレイン電極と、ゲート電極とによりトランジスタが構成される。また、サブドレイン電極と電極溝とが対向するように形成されるため、トランジスタの集積度を高めることができる。
本願第３発明は、第２発明において、前記電極本体は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記電極本体と前記ゲート電極がオーバーラップされた領域で部分的に除去されることを特徴とするアレイ基板を提供する。
ソース電極に形成された電極溝と、サブドレイン電極と、ゲート電極とによりトランジスタが構成される。ソース電極の電極本体下部でゲート電極と重畳している部分のチャンネル層は、トランジスタの構成には関与していないため、除去されても問題は無い。
本願第４発明は、第１発明において、前記ソース電極はメインソース電極と前記メインソース電極から分岐された複数のサブソース電極からなり、前記第１トランジスタのドレイン電極はメインドレイン電極と前記メインドレイン電極から分岐された複数のサブドレイン電極からなり、前記サブドレイン電極が互いに隣接する２つのサブソース電極の間に具備されることを特徴とするアレイ基板を提供する。
ソース電極のサブソース電極と、サブドレイン電極と、ゲート電極とによりトランジスタが構成される。また、サブソース電極とサブドレイン電極とが対向するように形成されるため、トランジスタの集積度を高めることができる。
本願第５発明は、第４発明において、前記複数のサブソース電極と複数のサブドレイン電極は、前記ゲート電極が形成された位置で互いに所定の間隔で離隔されることを特徴とするアレイ基板を提供する。
本願第６発明は、第４発明において、前記メインソース電極は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記メインソース電極と前記ゲート電極がオーバーラップされた領域で除去されることを特徴とするアレイ基板を提供する。
ソース電極のサブソース電極と、サブドレイン電極と、ゲート電極とによりトランジスタが構成される。ソース電極の電極本体下部でゲート電極と重畳している部分のチャンネル層は、トランジスタの構成には関与していないため、除去されても問題は無い。
本願第７発明は、第１発明において、前記チャンネル層は、非晶質シリコンからなるアクティブ層と、ｎ＋ドーピングされた非晶質シリコン膜からなり、前記アクティブ層上に具備されたオームコンタクト層と、を含むことを特徴とするアレイ基板を提供する。オームコンタクト層は、上部層との接触抵抗を小さくしたり、上部層との接着性を高める。
本願第８発明は、第７発明において、前記ゲート電極と前記ソース電極との間に介在された前記アクティブ層と前記オームコンタクト層のうちいずれか一つ以上が部分的に除去されることを特徴とするアレイ基板を提供する。
本願第９発明は、第１発明において、前記単位ステージは、前段の単位ステージからの前段の出力信号に応答して動作する第２トランジスタと、次段の単位ステージからの次段の出力信号に応答して前記キャパシターを放電させる第３トランジスタと、前記次段の出力信号に応答して現在出力信号を放電させる第４トランジスタと、をさらに含むことを特徴とするアレイ基板を提供する。
このような単位ステージが従属的に接続されることで、順次にゲート信号が出力される。
本願第１０発明は、第９発明において、前記第２トランジスタのゲート電極とドレイン電極には前記前段の信号が提供され、ソース電極は前記第１トランジスタのゲート電極に電気的に連結され、前記第３トランジスタのドレイン電極は前記第２トランジスタのソース電極に電気的に連結され、ゲート電極には前記次段の出力信号が提供され、ドレイン電極にはオフ電圧が提供され、前記第４トランジスタのゲート電極には前記次段の出力信号が提供され、ソース電極にはオフ電圧が提供され、ドレイン電極は前記第１トランジスタのソース電極に電気的に連結されることを特徴とするアレイ基板を提供する。
本願第１１発明は、第９発明において、前記キャパシターは前記第２トランジスタから出力された信号を充電し、前記第１トランジスタのドレイン電極にはクロック信号が提供され、ゲート電極は前記第２トランジスタのソース電極に電気的に連結され、ソース電極は現在の出力信号を出力する出力端子に連結され、前記キャパシターに充電された前記信号に応答して前記クロック信号を前記現在の出力信号として前記出力端子に出力することを特徴とするアレイ基板を提供する。
本願第１２発明は、第１発明において、前記画素アレイはマトリックス形状に前記基板上にアレイされる複数の画素を含み、各画素は、ゲート信号が印加されるゲートラインと、前記ゲートラインと絶縁されるように交差し、データ信号が印加されるデータラインと、前記ゲートラインとデータラインに電気的に連結され、前記ゲート信号に応答して前記データ信号を出力する画素トランジスタと、前記画素トランジスタから出力された前記データ信号の入力を受ける画素電極と、を含むことを特徴とする記載のアレイ基板を提供する。
本願第１３発明は、第１２発明において、前記駆動回路は、前記複数のゲートラインに順次に前記ゲート信号を出力するゲート駆動回路であることを特徴とするアレイ基板を提供する。
本願第１４発明は、第１２発明において、前記複数のステージは、従属的に連結されることを特徴とするアレイ基板を提供する。
本願第１５発明は、アレイ基板と、前記アレイ基板と向き合う対向基板と、を含み、前記アレイ基板は、表示領域及び前記表示領域に隣接した周辺領域に区分される基板と、前記表示領域に対応する前記基板上に形成され、駆動信号の入力を受ける画素アレイと、複数の単位ステージからなり前記周辺領域に対応する前記基板上に形成され、各単位ステージはソース電極が前記駆動信号を出力する出力端子に連結されたトランジスタを含み、前記ゲート電極と前記ソース電極との間に介在されたチャンネル層が部分的に除去された駆動回路と、を含むことを特徴とする表示装置を提供する。
本願第１６発明は、第１５発明において、前記第１トランジスタのドレイン電極はメインドレイン電極、及び前記メインドレイン電極から分岐され互いに所定の間隔に離隔される複数のサブドレイン電極からなり、前記ソース電極は電極本体、及び前記電極本体と前記複数のサブドレインが所定間隔に離隔され向き合うように前記電極本体に形成され前記複数のサブドレイン電極をそれぞれ収納する電極溝からなることを特徴とする表示装置を提供する。
本願第１７発明は、第１６発明において、前記電極本体は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記電極本体と前記ゲート電極とがオーバーラップされた領域で部分的に除去されることを特徴とする表示装置を提供する。
本願第１８発明は、第１５発明において、前記ソース電極はメインソース電極、及び前記メインソース電極から分岐された複数のサブソース電極からなり、前記第１トランジスタのドレイン電極はメインドレイン電極、及び前記メインドレインから分岐された複数のサブドレイン電極からなり、前記サブドレイン電極が互いに隣接する２つのサブソース電極の間に具備されることを特徴とする請求項１５記載の表示装置を提供する。
本願第１９発明は、第１８発明において、前記メインソース電極は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記メインソース電極と前記ゲート電極とがオーバーラップされた領域で除去されることを特徴とするアレイ基板を提供する。
本願第２０発明は、第１５発明において、前記アレイ基板と前記対抗基板との間に形成された液晶層と、前記アレイ基板と前記対向基板との間に介在され前記液晶層を封入するシーラントと、をさらに含むことを特徴とする表示装置を提供する。
本願第２１発明は、第２０発明において、前記シーラントは、前記駆動回路とオーバーラップされることを特徴とする表示装置を提供する。
本願第２２発明は、第１５発明において、前記対向基板は、基板と、共通電極と、前記表示領域に対応する前記基板の領域に形成されたカラーピクセル、互いに隣接するカラーピクセル間に形成された第１遮光層、及び前記周辺領域に対応する領域に形成された第２遮光層を含み、前記基板と共通電極と間に形成されたカラーフィルター層と、を含むことを特徴とする表示装置を提供する。
本願第２３発明は、第１５発明において、前記複数のステージは、従属的に互いに連結されることを特徴とする表示装置を提供する。
本願第２４発明は、アレイ基板と、前記アレイ基板と向き合う対向基板と、前記アレイ基板と前記対向基板との間に介在された液晶層と、前記アレイ基板上に実装されデータ信号を出力する駆動チップと、を含み、前記アレイ基板は、表示領域及び前記表示領域に隣接した第１周辺領域に区分される基板と、前記表示領域に形成され、ゲート信号と前記駆動チップから前記データ信号の入力を受ける画素アレイと、複数の単位ステージからなり前記第１周辺領域に形成され、前記画素アレイに前記ゲート信号を提供し、各単位ステージはソース電極が前記ゲート信号を出力する出力端子に連結されたトランジスタを含み、前記ゲート電極と前記ソース電極との間に介在されたチャンネル層が部分的に除去されたゲート駆動回路と、を含むことを特徴とする表示装置を提供する。
本願第２５発明は、第２４発明において、前記駆動チップは、前記第１周辺領域に隣接する第２周辺領域に形成されたことを特徴とする表示装置を提供する。
本願第２６発明は、第２４発明において、前記複数のステージは、従属的に互いに連結されることを特徴とする表示装置を提供する。
本願第２７発明は、第２４発明において、前記駆動チップは、フィルム上に形成されることを特徴とする表示装置を提供する。
このようなアレイ基板及びそれを有する表示装置によると、トランジスタのゲート電極とソース電極との間に介在されたチャンネル層を除去することで、前記ゲート電極と前記ソース電極との間に形成されるキャパシターの充電容量を増加させることができ、その結果前記駆動回路から出力された駆動信号のライジングタイムを十分に確保することができる。
＜第１実施形態例＞
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図１は本発明の一実施例によるアレイ基板の平面図であり、図２は図１に示されたゲート駆動回路のブロック図である。
図１に示すように、本発明の一実施例によるアレイ基板１００は基板１１０、画素アレイ１２０及びゲート駆動回路１５０を含む。
前記基板１１０は、表示領域ＤＡと前記表示領域ＤＡに隣接する周辺領域ＰＡとに区分される。前記画素アレイ１２０は前記表示領域ＤＡに対応して前記基板１１０上に具備され、前記ゲート駆動回路１５０は前記周辺領域ＰＡに対応して前記基板１１０上に具備される。前記画素アレイ１２０と前記ゲート駆動回路１５０は同一の薄膜工程を通じて共に前記基板１１０上に形成される。
前記画素アレイ１２０は複数のゲートライン（ＧＬ１〜ＧＬｎ）、複数のデータライン（ＤＬ１〜ＤＬｍ）、複数の画素薄膜トランジスタ（以下；ＴＦＴ）１２１及び複数の画素電極１２２を含む。前記複数のゲートライン（ＧＬ１〜ＧＬｎ）は前記複数のデータライン（ＤＬ１〜ＤＬｍ）と絶縁されるように交差する。前記複数の画素（ＴＦＴ）１２１と前記複数の画素電極１２２はマトリックス形状に前記基板１１０上に配置される。前記複数の画素（ＴＦＴ）１２１は対応するゲートラインとデータラインに電気的に連結される。例えば、画素（ＴＦＴ）１２１のゲート電極は第１ゲートライン（ＧＬ１）に連結され、ソース電極は第１データライン（ＤＬ１）に連結され、ドレイン電極は対応する画素電極１２１に電気的に連結される。
前記ゲート駆動回路１５０は前記周辺領域ＰＡのうち前記複数のゲートライン（ＧＬ１〜ＧＬｎ）の一端部に隣接して具備される。前記ゲート駆動回路１５０は前記複数のゲートライン（ＧＬ１〜ＧＬｎ）の一端部に電気的に連結され、前記複数のゲートライン（ＧＬ１〜ＧＬｎ）に順次にゲート信号を出力する。
図２に示されたように、前記ゲート駆動回路１５０は一つのシフトレジスタからなる。前記シフトレジスタは互いに従属的に連結された複数の単位ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣｎ）からなりゲート信号を順次に発生させる。前記各単位ステージ（ＳＲ１、ＳＲ２、ＳＲｎ）は一つのＳ−Ｒラッチと一つのＡＮＤゲートで構成される。
動作の際、前記Ｓ−Ｒラッチは、前段の単位ステージの前段のゲート信号によって活性化され、次段の単位ステージの次段のゲート信号によって非活性化される。前記ＡＮＤゲートは前記Ｓ―Ｒラッチが活性化状態で、提供されるクロックがハイレベルの時ゲート信号を発生させる。
奇数番目の単位ステージ（ＳＲＣ１）には第１クロック（ＣＫＶ）が印加され、偶数番目の単位ステージ（ＳＲＣ２、ＳＲＣｎ）には前記第１クロック（ＣＫＶ）とは異なる位相を有する第２クロック（ＣＫＶＢ）が印加される。ここで、前記第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）は互いに反対の位相を有する。
従って、前記奇数番目の単位ステージ（ＳＲＣ１）のＡＮＤゲートは前記Ｓ−Ｒラッチが活性化状態であり、前記第１クロック（ＣＫＶ）がハイレベルの時ゲート信号を発生させる。反面、前記偶数番目の単位ステージ（ＳＲＣ２、ＳＲＣｎ）のＡＮＤゲートは前記Ｓ−Ｒラッチが活性化状態であり、前記第２クロック（ＣＫＶＢ）がハイレベルのときゲート信号を発生させる。
図３は図１に示された単位ステージの内部回路図であり、図４は図３に示された第１ノードの電位と出力信号を示す波形図である。
図３に示すように、単位ステージはキャパシター（Ｃ）、第１、第２、第３及び第４ＴＦＴ（ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４）を含む。
前記第１ＴＦＴ（ＮＴ１）のドレイン電極がクロック端子（ＣＫ）に連結され、ゲート電極が第１ノード（Ｎ１）を経由して前記キャパシター（Ｃ）の一端に連結され、ソース電極が前記キャパシターの他端と出力端子（ＯＵＴ）に連結される。前記クロック端子（ＣＫ）には第１クロック（ＣＫＶ）または前記第１クロック（ＣＫ）と位相が反対である第２クロック（ＣＫＶＢ）が印加される。
前記第２ＴＦＴ（ＮＴ２）のドレイン電極とゲート電極が共通に接続され第１入力信号（ＩＮ１）の供給を受け、ソース電極が前記第３ＴＦＴ（ＮＴ３）のドレイン電極に連結される。ここで、前記第１入力信号（ＩＮ１）はスキャン開始信号（ＳＴＶ）または前段の単位ステージの前段のゲート信号である。
前記第３ＴＦＴ（ＮＴ３）のゲート電極は第２入力信号（Ｎ２）の供給を受け、ドレイン電極は前記第２ＴＦＴ（ＮＴ２）のソース電極に連結され、ドレイン電極はオフ電圧（ＶＯＦＦ）の供給を受ける。ここで、前記第２入力信号（ＩＮ２）は次段の単位ステージの次段のゲート信号である。
前記第４ＴＦＴ（ＮＴ４）のドレイン電極が前記第１ＴＦＴ（ＮＴ１）のソース電極と前記キャパシター（Ｃ）の他端に連結され、ゲート電極が前記第２入力信号（ＩＮ２）の供給を受け、ソース電極が前記オフ電圧（ＶＯＦＦ）の供給を受ける。
図４に示されたように、第１入力信号（ＩＮ１）がハイレベルであると前記第１ノード（Ｎ１）の電位はハイレベルに上昇する。前記第１入力信号（ＩＮ１）によって前記キャパシターに電荷が充電されると、前記第１ノード（Ｎ１）の電位がブートストラップされ漸次的に上昇する。前記第１ノード（Ｎ１）の電位が上昇することによって第１ＴＦＴ（ＮＴ１）がターンオンされる。この状態で、前記クロック端子（ＣＫ）を通じて提供された前記第１または第２クロック（ＣＫＶ、ＣＫＶＢ）はゲート信号として前記第１ＴＦＴ（ＮＴ１）を通じて出力端子（ＯＵＴ）出力される。
このとき、前記キャパシター（Ｃ）の容量が十分に大きくない場合、前記ゲート信号のライジングタイムが十分に確保されない。従って、前記ゲート駆動回路（１５０、図１に図示）の出力特性が低下される。以下、図５乃至図７を参照して前記キャパシター（Ｃ）の容量を増加させる構造に対して具体的に説明する。
図５は図３に示された第１ＴＦＴとキャパシターのレイアウトであり、図６は図５に示された切断線Ｉ−Ｉ’線に沿って切断したアレイ基板の断面図である。
図５及び図６に示すように、基板１１０上には第１ＴＦＴ（ＮＴ１）のゲート電極（ＧＥ）が形成される。前記ゲート電極（ＧＥ）は矩形のプレート形状で前記基板１１０上に形成される。その上に前記ゲート電極（ＧＥ）をカバーするようにゲート絶縁膜１３１が前記基板１１０上に全体的に形成される。
前記ゲート電極（ＧＥ）が形成された領域に対応して前記ゲート絶縁膜１３１上にはチャンネル層１３４が形成される。前記チャンネル層１３４はアクティブ層１３２と前記アクティブ層１３２上に形成されたオームコンタクト層１３３を含む。前記アクティブ層１３２は前記非晶質シリコンからなり、前記オームコンタクト層１３３はＮ+ドーピングされた非晶質シリコンからなる。特に、オームコンタクト層１３３は、上部層との接触抵抗を小さくしたり、上部層との接着性を高める。なお、Ａは選択酸化膜を示す。
前記オームコンタクト層１３３と前記ゲート絶縁膜１３１上には前記第１ＴＦＴ（ＮＴ１）のソース電極（ＳＥ）とドレイン電極（ＤＥ）が形成される。前記ドレイン電極（ＤＥ）はメインドレイン電極（ＭＤＥ）及び複数のサブドレイン電極（ＳＤＥ）で構成される。前記メインドレイン電極（ＭＤＥ）は前記ゲート電極（ＧＥ）が形成された領域の外部に形成される。前記複数のサブドレイン電極（ＳＤＥ）は前記メインドレイン電極（ＭＤＥ）から分岐され前記ゲート電極（ＧＥ）が形成された領域に延長され、前記複数のサブドレイン電極（ＳＤＥ）は所定の間隔で離隔される。
一方、前記ソース電極（ＳＥ）は電極本体（ＳＥａ）及び前記電極本体（ＳＥａ）に形成された複数の電極溝（ＳＥｂ）で構成される。前記複数の電極溝（ＳＥｂ）はＵ字形状からなり前記複数のサブドレイン電極（ＳＤＥ）をそれぞれ収納する。従って、前記ソース電極（ＳＥ）と前記複数のサブドレイン電極（ＳＤＥ）は前記ゲート電極（ＧＥ）の上部に互いに向き合う。
図６に示されたように、前記ソース電極（ＳＥ）と前記ゲート電極（ＧＥ）との間に介在された前記チャンネル層１３４のうち一部分が除去される。前記ソース電極（ＳＥ）と前記ゲート電極（ＧＥ）との間には図３に示されたキャパシター（Ｃ）が形成される。一般的に、キャパシターの充電容量は２つの電極の離隔距離に反比例するので、図６に示されたように、前記チャンネル層１３４を除去して前記ソース電極（ＳＥ）と前記ゲート電極（ＧＥ）との離隔距離を減少させることで、前記キャパシター（Ｃ）の充電容量を増加させることができる。図６では、アクティブ層１３２及びオームコンタクト層１３３がともに部分的に除去されているが、アクティブ層１３２またはオームコンタクト層１３３のいずれか１つが部分的に除去されても良い。ただし、アクティブ層１３２及びオームコンタクト層１３３がともに除去されるほうが、キャパシタの膜厚が小さくなりキャパシタ容量を確保することができ好ましい。
このように、前記キャパシター（Ｃ）の充電容量が増加されることで、前記ゲート駆動回路（１５０、図２に図示）から出力されるゲート信号のライジングタイムを十分に確保することができる。従って、前記ゲート駆動回路１５０の出力特性を改善することができる。
また、前記ソース電極及びゲート電極（ＳＥ、ＧＥ）の面積を増加させない状態で前記キャパシター（Ｃ）の充電容量を増加させることができる。従って、前記ソース電極及びゲート電極（ＳＥ、ＧＥ）とカラーフィルター基板（図示せず）に形成される共通電極（図示せず）との間で発生する寄生キャパシタンスが増加することを防止することができる。
＜第２実施形態例＞
図７は本発明の他の実施例による第１ＴＦＴとキャパシターのレイアウトであり、図８は図７に示された切断線ＩＩ−ＩＩ’に沿って切断した断面図である。
図７及び図８に示すように、本発明の他の実施例によるアレイ基板で第１ＴＦＴ（ＮＴ１）のゲート電極（ＧＥ）が形成される。前記ゲート電極（ＧＥ）は矩形プレート形状で前記基板１１０上に形成される。その上にゲート電極（ＧＥ）をカバーするようにゲート絶縁膜１３１が前記基板１１０上に全体的に形成される。
前記ゲート電極（ＧＥ）が形成された領域に対応して前記ゲート絶縁膜１３１上にはチャンネル層１３４が形成される。前記チャンネル層１３４はアクティブ層１３２と前記アクティブ層１３２上に形成されたオームコンタクト層１３３を含む。
前記オームコンタクト層１３３と前記ゲート絶縁膜１３１上には前記第１ＴＦＴ（ＮＴ１）のソース電極（ＳＥ）とドレイン電極（ＤＥ）が形成される。前記ドレイン電極（ＤＥ）はメインドレイン電極（ＭＤＥ）及び複数のサブドレイン電極（ＳＤＥ）で構成される。前記メインドレイン電極（ＭＤＥ）は前記ゲート電極（ＧＥ）が形成された領域の外部に形成される。前記複数のサブドレイン電極（ＳＤＥ）は前記メインドレイン電極（ＭＤＥ）から分岐され前記ゲート電極（ＧＥ）が形成された領域に延長され、前記複数のサブドレイン電極（ＳＤＥ）は互いに所定の間隔に離隔される。
一方、前記ソース電極（ＳＥ）はメインソース電極（ＭＳＥ）及び複数のサブソース電極（ＳＳＥ）で構成される。前記メインソース電極（ＭＳＥ）は前記ゲート電極（ＧＥ）が形成された領域に形成され前記ゲート絶縁膜１３１を間に置き互いに向き合う。図８に示されたように、前記メインソース電極（ＭＳＥ）と前記ゲート電極（ＧＥ）との間に介在された前記チャンネル層１３４は部分的に除去される。
このように、前記チャンネル層１３４を除去して前記ソース電極（ＳＥ）と前記ゲート電極（ＧＥ）の離隔距離を減少させることで、前記キャパシター（Ｃ）の充電容量を増加させることができる。その結果、前記ゲート駆動回路１５０の出力特性を改善することができる。
＜第３実施形態例＞
図９は本発明のさらに他の実施例による表示装置の平面図であり、図１０は図９に示された切断線ＩＩ−ＩＩ’線に沿って切断した表示装置の断面図である。ただ、図９に示された構成要素のうち図１に示された構成要素と同一の構成要素については同一の参照符号を併記し、それに対する具体的な説明は省略する。
図９及び図１０に示すように、本発明の他の実施例による表示装置６００は画像を表示する表示パネル４００を含み、前記表示パネル４００はアレイ基板１００、カラーフィルター基板２００、液晶層３００及び結合部材３５０で構成される。
前記カラーフィルター基板２００は、基板２１０、カラーフィルター層２２０、第１ブラックマトリックス２３１、第２ブラックマトリックス２３２及び共通電極２４０を含み、前記アレイ基板１００と向き合う。
前記カラーフィルター層２２０はレッド、グリーン及びブルー色画素（Ｒ、Ｇ、Ｂ）からなり表示領域（ＤＡ）に対応して前記基板２１０上に形成される。前記第１ブラックマトリックス２３１は互いに隣接する２つの色画素の間に具備され、前記第２ブラックマトリックス２３２は前記表示領域（ＤＡ）を取り囲む第１周辺領域（ＰＡ１）に対応する位置に具備される。前記第２ブラックマトリックス２３２は前記アレイ基板１００に形成されたゲート駆動回路１５０が前記表示パネル４００の画面上に投影されることを防止する。
前記液晶層３００は前記表示領域（ＤＡ）で前記アレイ基板１００と前記カラーフィルター基板２００との間に介在される。前記結合部材３５０は前記第１周辺領域（ＰＡ１）で前記アレイ基板１００と前記カラーフィルター基板２００との間に介在される。従って、前記結合部材３５０は前記アレイ基板１００と前記カラーフィルター基板２００との間に介在された前記液晶層３５０を封入する。
また、前記結合部材３５０は前記ゲート駆動回路１５０が形成された領域に対応して形成され、前記ゲート駆動回路１５０を部分的にカバーする。前記結合部材３５０は前記液晶層３００より誘電率が小さい物質からなり前記ゲート駆動回路１５０を部分的にカバーする。従って、前記カラーフィルター基板２００に形成された前記共通電極２４０と前記ゲート駆動回路１５０との間の寄生キャパシタンスが減少される。これにより、前記ゲート駆動回路１５０の入出力信号の歪曲を防止することができ、その結果、前記表示装置７００の誤動作を防止することができる。
一方、前記表示装置６００は前記アレイ基板１００に実装される駆動チップ５００をさらに含む。前記駆動チップ５００は、一例で、前記第１周辺領域ＰＡ１に隣接する第２周辺領域ＰＡ２に実装される。前記駆動チップ５００は前記アレイ基板１００に形成された複数のデータライン（ＤＬ１〜ＤＬｍ）と電気的に連結され前記複数のデータライン（ＤＬ１〜ＤＬｍ）にデータ信号を提供する。一方、前記駆動チップ５００はフィルム上に形成されることもできる。
このようなアレイ基板及びそれを有する表示装置によると、出力端子に連結されたトランジスタのゲート電極とソース電極との間に介在されたチャンネル層が部分的に除去される。
従って、前記ゲート電極と前記ソース電極との間に形成されるキャパシターの充電容量を増加させることができ、その結果、ゲート駆動回路から出力された駆動信号のライジングタイムを十分に確保することができる。これにより、前記ゲート駆動回路の出力特性を改善することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
本発明は、トランジスタにおいてライジングタイムの現象を防止するためのものであり、各種機能のチップに適用可能である。一例として、液晶表示装置のゲート駆動回路に適用可能である。
本発明の一実施例によるアレイ基板の平面図である。 図１に示されたゲート駆動回路のブロック図である。 図１に示された第１ステージの内部回路図である。 図３に示された第１ノードの電位と出力信号を示す波形図である。 図３に示された第１トランジスタとキャパシターのレイアウトである。 図５に示された切断線I−I’線に沿って切断したアレイ基板の断面図である。 本発明の他の実施例による第１トランジスタとキャパシターのレイアウトである。 本発明のさらに他の実施例による表示装置の平面図である。 図８に示された切断線II−II’線に沿って切断した表示装置の断面図である。 本発明のさらに他の実施例による表示装置の断面図である。
符号の説明
１００ アレイ基板
１１０ 基板
１２０ 画素アレイ
１３２ アクティブ層
１３３ オームコンタクト層
１３４ チャンネル層
１５０ ゲート駆動回路
２００ カラーフィルター基板
３００ 液晶層
３５０ シーラント
４００ 表示パネル
５００ 駆動チップ
６００ 表示装置

Claims (27)

  1. 表示領域、及び前記表示領域に隣接した周辺領域に区分される基板と、
    前記表示領域に対応する前記基板上に形成され、駆動信号の入力を受ける画素アレイと、
    複数の単位ステージからなり前記周辺領域に対応する前記基板上に形成され、各単位ステージはソース電極が前記駆動信号を出力する出力端子に連結された第１トランジスタを含み、前記ゲート電極と前記ソース電極との間に介在されたチャンネル層が部分的に除去された駆動回路と、
    を含むことを特徴とするアレイ基板。
  2. 前記第１トランジスタのドレイン電極はメインドレイン電極、及び前記メインドレイン電極から分岐され互いに所定の間隔に離隔される複数のサブドレイン電極からなり、
    前記ソース電極は電極本体、及び前記電極本体と前記複数のサブドレイン電極が所定間隔で離隔され向き合うように前記電極本体に形成され前記複数のサブドレイン電極をそれぞれ収納する複数の電極溝からなることを特徴とする請求項１記載のアレイ基板。
  3. 前記電極本体は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記電極本体と前記ゲート電極がオーバーラップされた領域で部分的に除去されることを特徴とする請求項２記載のアレイ基板。
  4. 前記ソース電極はメインソース電極と前記メインソース電極から分岐された複数のサブソース電極からなり、
    前記第１トランジスタのドレイン電極はメインドレイン電極と前記メインドレイン電極から分岐された複数のサブドレイン電極からなり、前記サブドレイン電極が互いに隣接する２つのサブソース電極の間に具備されることを特徴とする請求項１記載のアレイ基板。
  5. 前記複数のサブソース電極と複数のサブドレイン電極は、前記ゲート電極が形成された位置で互いに所定の間隔で離隔されることを特徴とする請求項４記載のアレイ基板。
  6. 前記メインソース電極は前記ゲート電極とオーバーラップされ、
    前記チャンネル層は前記メインソース電極と前記ゲート電極がオーバーラップされた領域で除去されることを特徴とする請求項４記載のアレイ基板。
  7. 前記チャンネル層は、
    非晶質シリコンからなるアクティブ層と、
    ｎ＋ドーピングされた非晶質シリコン膜からなり、前記アクティブ層上に具備されたオームコンタクト層と、を含むことを特徴とする請求項１記載のアレイ基板。
  8. 前記ゲート電極と前記ソース電極との間に介在された前記アクティブ層と前記オームコンタクト層のうちいずれか一つ以上が部分的に除去されることを特徴とする請求項７記載のアレイ基板。
  9. 前記単位ステージは、
    前段の単位ステージからの前段の出力信号に応答して動作する第２トランジスタと、
    次段の単位ステージからの次段の出力信号に応答して前記キャパシターを放電させる第３トランジスタと、
    前記次段の出力信号に応答して現在出力信号を放電させる第４トランジスタと、をさらに含むことを特徴とする請求項１記載のアレイ基板。
  10. 前記第２トランジスタのゲート電極とドレイン電極には前記前段の信号が提供され、ソース電極は前記第１トランジスタのゲート電極に電気的に連結され、
    前記第３トランジスタのドレイン電極は前記第２トランジスタのソース電極に電気的に連結され、ゲート電極には前記次段の出力信号が提供され、ドレイン電極にはオフ電圧が提供され、
    前記第４トランジスタのゲート電極には前記次段の出力信号が提供され、ソース電極にはオフ電圧が提供され、ドレイン電極は前記第１トランジスタのソース電極に電気的に連結されることを特徴とする請求項９記載のアレイ基板。
  11. 前記キャパシターは前記第２トランジスタから出力された信号を充電し、
    前記第１トランジスタのドレイン電極にはクロック信号が提供され、ゲート電極は前記第２トランジスタのソース電極に電気的に連結され、ソース電極は現在出力信号を出力する出力端子に連結され、前記キャパシターに充電された前記信号に応答して前記クロック信号を前記現在出力信号として前記出力端子に出力することを特徴とする請求項９記載のアレイ基板。
  12. 前記画素アレイはマトリックス形状に前記基板上にアレイされる複数の画素を含み、
    各画素は、
    ゲート信号が印加されるゲートラインと、
    前記ゲートラインと絶縁されるように交差し、データ信号が印加されるデータラインと、
    前記ゲートラインとデータラインに電気的に連結され、前記ゲート信号に応答して前記データ信号を出力する画素トランジスタと、
    前記画素トランジスタから出力された前記データ信号の入力を受ける画素電極と、を含むことを特徴とする請求項１記載のアレイ基板。
  13. 前記駆動回路は、前記複数のゲートラインに順次に前記ゲート信号を出力するゲート駆動回路であることを特徴とする請求項１２記載のアレイ基板。
  14. 前記複数のステージは、従属的に連結されることを特徴とする請求項１２記載のアレイ基板。
  15. アレイ基板と、
    前記アレイ基板と向き合う対向基板と、
    を含み、
    前記アレイ基板は、
    表示領域及び前記表示領域に隣接した周辺領域に区分される基板と、
    前記表示領域に対応する前記基板上に形成され、駆動信号の入力を受ける画素アレイと、
    複数の単位ステージからなり前記周辺領域に対応する前記基板上に形成され、各単位ステージはソース電極が前記駆動信号を出力する出力端子に連結されたトランジスタを含み、前記ゲート電極と前記ソース電極との間に介在されたチャンネル層が部分的に除去された駆動回路と、を含むことを特徴とする表示装置。
  16. 前記第１トランジスタのドレイン電極はメインドレイン電極、及び前記メインドレイン電極から分岐され互いに所定の間隔に離隔される複数のサブドレイン電極からなり、
    前記ソース電極は電極本体、及び前記電極本体と前記複数のサブドレインが所定間隔に離隔され向き合うように前記電極本体に形成され前記複数のサブドレイン電極をそれぞれ収納する電極溝からなることを特徴とする請求項１５記載の表示装置。
  17. 前記電極本体は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記電極本体と前記ゲート電極とがオーバーラップされた領域で部分的に除去されることを特徴とする請求項１６記載の表示装置。
  18. 前記ソース電極はメインソース電極、及び前記メインソース電極から分岐された複数のサブソース電極からなり、
    前記第１トランジスタのドレイン電極はメインドレイン電極、及び前記メインドレインから分岐された複数のサブドレイン電極からなり、前記サブドレイン電極が互いに隣接する２つのサブソース電極の間に具備されることを特徴とする請求項１５記載の表示装置。
  19. 前記メインソース電極は前記ゲート電極とオーバーラップされ、前記チャンネル層は前記メインソース電極と前記ゲート電極とがオーバーラップされた領域で除去されることを特徴とする請求項１８記載のアレイ基板。
  20. 前記アレイ基板と前記対抗基板との間に形成された液晶層と、
    前記アレイ基板と前記対向基板との間に介在され前記液晶層を封入するシーラントと、をさらに含むことを特徴とする請求項１５記載の表示装置。
  21. 前記シーラントは、前記駆動回路とオーバーラップされることを特徴とする請求項２０記載の表示装置。
  22. 前記対向基板は、
    基板と、
    共通電極と、
    前記表示領域に対応する前記基板の領域に形成されたカラーピクセル、互いに隣接するカラーピクセル間に形成された第１遮光層、及び前記周辺領域に対応する領域に形成された第２遮光層を含み、前記基板と共通電極と間に形成されたカラーフィルター層と、を含むことを特徴とする請求項１５記載の表示装置。
  23. 前記複数のステージは、従属的に互いに連結されることを特徴とする請求項１５記載の表示装置。
  24. アレイ基板と、
    前記アレイ基板と向き合う対向基板と、
    前記アレイ基板と前記対向基板との間に介在された液晶層と、
    前記アレイ基板上に実装されデータ信号を出力する駆動チップと、を含み、
    前記アレイ基板は、
    表示領域及び前記表示領域に隣接した第１周辺領域に区分される基板と、
    前記表示領域に形成され、ゲート信号と前記駆動チップから前記データ信号の入力を受ける画素アレイと、
    複数の単位ステージからなり前記第１周辺領域に形成され、前記画素アレイに前記ゲート信号を提供し、各単位ステージはソース電極が前記ゲート信号を出力する出力端子に連結されたトランジスタを含み、前記ゲート電極と前記ソース電極との間に介在されたチャンネル層が部分的に除去されたゲート駆動回路と、を含むことを特徴とする表示装置。
  25. 前記駆動チップは、前記第１周辺領域に隣接する第２周辺領域に形成されたことを特徴とする請求項２４記載の表示装置。
  26. 前記複数のステージは、従属的に互いに連結されることを特徴とする請求項２４記載の表示装置。
  27. 前記駆動チップは、フィルム上に形成されることを特徴とする請求項２４記載の表示装置。
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