JP2018032461A - 表示装置 - Google Patents

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Abstract

【課題】駆動回路におけるトランジスタの特性劣化を抑制することを課題の一つとする。【解決手段】第１の入力信号に応じてオン又はオフになることにより出力信号の電位状態を設定するか否かを制御する第１のスイッチと、第２の入力信号に応じてオン又はオフになることにより出力信号の電位状態を設定するか否かを制御する第２のスイッチと、を有し、第１のスイッチまたは第２のスイッチがオン又はオフになることにより第１の配線と第２の配線とが導通状態または非導通状態となる。【選択図】図１

Description

半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に
関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、
液晶表示装置、又はそれらの駆動方法に関する。又は、当該半導体装置、当該表示装置、
又は当該液晶表示装置を有する電子機器に関する。
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている。
非単結晶半導体によって構成されるトランジスタは、閾値電圧の変動、又は移動度の低下
などの劣化を生じる。このトランジスタの劣化が進むと、駆動回路が動作しづらくなり、
画像を表示できなくなるといった問題がある。そこで、特許文献１、特許文献２、及び非
特許文献１には、フリップフロップの出力信号をＬレベル（ローレベルともいう）に下げ
る機能を有するトランジスタ（以下、プルダウントランジスタともいう）の劣化を抑制す
ることができるシフトレジスタが開示されている。これらの文献では、二つのプルダウン
トランジスタが用いられる。この二つのプルダウントランジスタは、フリップフロップの
出力端子と、ＶＳＳ（以下負電源）が供給される配線との間に接続される。そして、一方
のプルダウントランジスタと、他方のプルダウントランジスタとが交互にオン（オン状態
ともいう）になる。こうすることによって、それぞれのプルダウントランジスタがオンに
なる時間が短くなるので、プルダウントランジスタの特性劣化を抑制することができる。
特開２００５−５０５０２号公報 特開２００６−２４３５０号公報
Ｙｏｎｇ Ｈｏ Ｊａｎｇ， ｅｔ ａｌ．， "Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｄｒｉｖｅｒ Ｃｉｒｃｕｉｔ Ｕｓｉｎｇ ａ−Ｓｉ ＴＦＴ ｗｉｔｈ Ｄｕａｌ Ｐｕｌｌ−ｄｏｗｎ Ｓｔｒｕｃｔｕｒｅ"， Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ １１ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ ２００４， ｐｐ．３３３−３３６
従来の技術の構成において、出力信号をハイレベルに制御するためのトランジスタ（以下
、プルアップトランジスタともいう）のゲートの電位は、正電源電圧、又はクロック信号
のハイレベルの電位よりも高くなる場合がある。このために、プルアップトランジスタに
は、大きな電圧が印加される場合がある。又は、プルアップトランジスタのゲートと接続
されるトランジスタには、大きな電圧が印加される場合がある。又は、トランジスタが劣
化しても、シフトレジスタが動作するように、シフトレジスタを構成するトランジスタの
チャネル幅が大きい場合がある。又は、トランジスタのチャネル幅が大きいと、トランジ
スタのゲートと、ソース又はドレインとの間でショートしやすくなる場合がある。又は、
トランジスタのチャネル幅が大きくなると、シフトレジスタを構成する各トランジスタで
の寄生容量が増加してしまう場合がある。
本発明の一態様は、トランジスタの特性劣化を抑制することを課題とする。又は、本発明
の一態様は、トランジスタのチャネル幅を小さくすることを課題とする。又は、本発明の
一態様は、プルアップトランジスタの特性劣化の抑制、又はチャネル幅を小さくすること
を課題とする。又は、本発明の一態様は、出力信号の振幅を大きくすることを課題とする
。又は、本発明の一態様は、画素が有するトランジスタのオン時間を長くすることを課題
とする。又は、本発明の一態様は、画素への書き込み不足を改善することを課題とする。
又は、本発明の一態様は、出力信号の立ち下がり時間を短くすることを課題とする。又は
、本発明の一態様は、出力信号の立ち上がり時間を短くすることを課題とする。又は、本
発明の一態様は、ある行に属する画素に、別の行に属する画素へのビデオ信号が書き込ま
れることを防止することを課題とする。又は、駆動回路の出力信号の立ち下がり時間のば
らつきを低減することを課題とする。又は、各画素へのフィードスルーの影響を一定にす
ることを課題とする。又は、クロストークを低減することを課題とする。又は、本発明の
一態様は、レイアウト面積を小さくすることを課題とする。又は、本発明の一態様は、表
示装置の額縁を狭くすることを課題とする。又は、本発明の一態様は、表示装置を高精細
にすることを課題とする。又は、本発明の一態様は、歩留まりを高くすることを課題とす
る。又は、本発明の一態様は、製造コストを低減することを課題とする。又は、本発明の
一態様は、出力信号のなまりを低減することを課題とする。又は、本発明の一態様は、出
力信号の遅延を低減することを課題とする。又は、本発明の一態様は、消費電力を低減す
ることを課題とする。又は、本発明の一態様は、外部回路の電流供給能力を小さくするこ
とを課題とする。又は、本発明の一態様は、外部回路のサイズ、又は当該外部回路を有す
る表示装置のサイズを小さくすることを課題とする。なお、これらの課題の記載は、他の
課題の存在を妨げるものではない。なお、本発明の一態様は、これら課題の全てを解決す
る必要はないものとする。
本発明の一態様は、第１の入力信号、第２の入力信号、及び第３の入力信号が入力され、
出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加され
る電圧が設定される画素と、を有し、駆動回路は、第３の入力信号に応じてオンまたはオ
フになる第１のスイッチ及び第２のスイッチと、第１のスイッチがオン又はオフになるこ
とにより第１の入力信号が入力されるか否かが制御され、第１の入力信号に応じてオンま
たはオフになることにより出力信号の電位状態を設定するか否かを制御する第３のスイッ
チと、第２のスイッチがオン又はオフになることにより第２の入力信号が入力されるか否
かが制御され、第２の入力信号に応じてオンまたはオフになることにより出力信号の電位
状態を設定するか否かを制御する第４のスイッチと、を有する液晶表示装置である。
本発明の一態様は、第１の入力信号、第２の入力信号、及び第３の入力信号が入力され、
出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加され
る電圧が設定される画素と、を有し、駆動回路は、ゲート、ソース、及びドレインを有し
、ゲートに第３の入力信号が入力され、ソース及びドレインの一方に第１の入力信号が入
力される第１のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートに第３の
入力信号が入力され、ソース及びドレインの一方に第２の入力信号が入力される第２のト
ランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第１のトランジスタのソ
ース及びドレインの他方に電気的に接続され、オンまたはオフになることにより出力信号
の電位状態を設定するか否かを制御する第３のトランジスタと、ゲート、ソース、及びド
レインを有し、ゲートが第２のトランジスタのソース及びドレインの他方に電気的に接続
され、オンまたはオフになることにより出力信号の電位状態を設定するか否かを制御する
第４のトランジスタと、を有する液晶表示装置である。
本発明の一態様は、第１の入力信号、第２の入力信号、第３の入力信号、及び第４の入力
信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液
晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第１の入力信号が入
力される第１の配線と、第２の入力信号が入力される第２の配線と、第３の入力信号が入
力される第３の配線と、第４の入力信号が入力される第４の配線と、ゲート、ソース、及
びドレインを有し、ゲートが第３の配線に電気的に接続され、ソース及びドレインの一方
が第１の配線に電気的に接続された第１のトランジスタと、ゲート、ソース、及びドレイ
ンを有し、ゲートが第３の配線に電気的に接続され、ソース及びドレインの一方が第２の
配線に電気的に接続された第２のトランジスタと、ゲート、ソース、及びドレインを有し
、ゲートが第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース
及びドレインの一方が第４の配線に電気的に接続された第３のトランジスタと、ゲート、
ソース、及びドレインを有し、ゲートが第２のトランジスタのソース及びドレインの他方
に電気的に接続され、ソース及びドレインの一方が第４の配線に電気的に接続された第４
のトランジスタと、第３のトランジスタのソース及びドレインの他方並びに第４のトラン
ジスタのソース及びドレインの他方に電気的に接続され、与えられる電位が出力信号の電
位となる第５の配線と、を有する液晶表示装置である。
本発明の一態様は、第１の入力信号、第２の入力信号、第３の入力信号、及び第４の入力
信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に従って液
晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第１の入力信号が入
力される第１の配線と、第２の入力信号が入力される第２の配線と、第３の入力信号が入
力される第３の配線と、第４の入力信号が入力される第４の配線と、ゲート、ソース、及
びドレインを有し、ゲート並びにソース及びドレインの一方が第１の配線に電気的に接続
された第１のトランジスタと、ゲート、ソース、及びドレインを有し、ゲート並びにソー
ス及びドレインの一方が第２の配線に電気的に接続された第２のトランジスタと、ゲート
、ソース、及びドレインを有し、ゲートが第１のトランジスタのソース及びドレインの他
方に電気的に接続され、ソース及びドレインの一方が第３の配線に電気的に接続された第
３のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第２のトランジス
タのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が第４の
配線に電気的に接続された第４のトランジスタと、第３のトランジスタのソース及びドレ
インの他方並びに第４のトランジスタのソース及びドレインの他方に電気的に接続され、
与えられる電位が出力信号の電位となる第５の配線と、を有する液晶表示装置である。
本発明の一態様は、第１の入力信号及び第２の入力信号が入力され、出力信号を出力する
駆動回路と、液晶素子を有し、出力信号に従って液晶素子に印加される電圧が設定される
画素と、を有し、駆動回路は、第１の入力信号が入力される第１の配線と、第２の入力信
号が入力される第２の配線と、ゲート、ソース、及びドレインを有し、ゲート並びにソー
ス及びドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、ゲート
、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第２の配線に
電気的に接続された第２のトランジスタと、ゲート、ソース、及びドレインを有し、ゲー
ト並びにソース及びドレインの一方が第１のトランジスタのソース及びドレインの他方に
電気的に接続された第３のトランジスタと、ゲート、ソース、及びドレインを有し、ゲー
ト並びにソース及びドレインの一方が第２のトランジスタのソース及びドレインの他方に
電気的に接続された第４のトランジスタと、第３のトランジスタのソース及びドレインの
他方並びに第４のトランジスタのソース及びドレインの他方に電気的に接続され、与えら
れる電位が出力信号の電位となる第３の配線と、を有する液晶表示装置である。
なお、本発明の一態様において、第３のトランジスタのチャネル幅を第４のトランジスタ
のチャネル幅と等しくすることもできる。
また、本発明の一態様において、第１のトランジスタのチャネル幅を第３のトランジスタ
のチャネル幅よりも小さくし、第２のトランジスタのチャネル幅を第４のトランジスタの
チャネル幅よりも小さくすることもできる。
本発明の一態様は、第１の入力信号及び第２の入力信号が入力され、出力信号を出力する
駆動回路と、液晶素子を有し、出力信号に従って液晶素子に印加される電圧が設定される
画素と、を有し、駆動回路は、第１の入力信号が入力される第１の配線と、第２の入力信
号が入力される第２の配線と、ゲート、ソース、及びドレインを有し、ゲート並びにソー
ス及びドレインの一方が第１の配線に電気的に接続された第１のトランジスタと、ゲート
、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第２の配線に
電気的に接続された第２のトランジスタと、を有し、正極及び負極を有し、正極が第１の
トランジスタのソース及びドレインの他方に電気的に接続された第１のダイオードと、正
極及び負極を有し、正極が第２のトランジスタのソース及びドレインの他方に電気的に接
続された第２のダイオードと、第１のダイオードの負極並びに第２のダイオードの負極に
電気的に接続され、与えられる電位が出力信号の電位となる第３の配線と、を有する液晶
表示装置である。
なお、本発明の一態様において、第１のトランジスタのチャネル幅を第２のトランジスタ
のチャネル幅と等しくすることもできる。
本発明の一態様は、上記いずれかに記載の液晶表示装置と、液晶表示装置の動作を制御す
る操作スイッチと、を少なくとも有する電子機器である。
なお、スイッチとしては、様々な形態のものを用いることができる。スイッチの一例とし
ては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッ
チは、電流を制御できるものであればよく、特定のものに限定されない。
スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトラ
ンジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキ
ーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、Ｍ
ＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダ
イオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機
械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、
ＭＥＭＳ（マイクロエレクトロメカニカルシステム）技術を用いたスイッチがある。その
スイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導
通と非導通とを制御して動作する。
なお、スイッチとして、Ｎチャネル型トランジスタとＰチャネル型トランジスタとの両方
を用いて、ＣＭＯＳ型のスイッチを用いてもよい。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有す
る装置である発光装置は、様々な形態を用いること、又は様々な素子を有することができ
る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミ
ネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、
ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流
に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子
、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）
、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、
透過率などが変化する表示媒体を有するものがある。また、表示装置をプラズマディスプ
レイ又は圧電セラミックディスプレイとすることもできる。ＥＬ素子を用いた表示装置の
一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例とし
ては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ（Ｓｕｒｆａｃｅ−ｃ
ｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）方式平面型
ディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ
（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視
型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素
子を用いた表示装置の一例としては、電子ペーパーなどがある。
液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する
素子がある。その素子は一対の電極と液晶層により構成されることが可能である。なお、
液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向
の電界を含む）によって制御される。なお、具体的には、液晶素子の一例としては、ネマ
チック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロ
ピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬ
Ｃ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液
晶（ＰＡＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴ
Ｎ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ
−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎ
ｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎ
ｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、
ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ
Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔ
ｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード
、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦ
ＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、
ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モー
ド、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いたものが
ある。ただし、これに限定されず、液晶素子として様々なものを用いることができる。
なお、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、
トランジスタの種類に限定はない。トランジスタの一例としては、非晶質シリコン、多結
晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う
）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）など
を用いることができる。
また、トランジスタの一例としては、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ
、ＩＺＯ（インジウム亜鉛酸化物）、ＩＴＯ（インジウム錫酸化物）、ＳｎＯ、ＴｉＯ、
ＡｌＺｎＳｎＯ（ＡＺＴＯ）などの化合物半導体又は酸化物半導体を有するトランジスタ
、又はこれらの化合物半導体又は酸化物半導体を薄膜化した薄膜トランジスタなどを用い
ることができる。
また、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトラ
ンジスタなどを用いることができる。
また、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトラン
ジスタ等を用いることができる。
また、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。
例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラ
トランジスタなどを用いることができる。
また、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトラン
ジスタを用いることができる。
また、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造
のトランジスタを適用することができる。
また、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構
造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造
、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続させた構造、又は
チャネル領域を直列に接続させた構造などのトランジスタを用いることができる。
また、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極や
ドレイン電極が重なっている構造のトランジスタを用いることができる。
また、トランジスタの一例としては、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）領域を設けた構造のトランジスタを適用できる。
また、トランジスタを形成する基板の種類は、特定のものに限定されることはなく、様々
な基板を用いて、トランジスタを形成することができる。その基板の一例としては、半導
体基板、単結晶基板（例えばシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラ
スチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有す
る基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わ
せフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例と
しては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラ
スなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポ
リエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプ
ラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルム
の一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化
ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミ
ド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯ
Ｉ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状など
のばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することがで
きる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回
路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置
し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例
としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファ
ン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、
ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再
生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用
いることにより、トランジスタの電気特性の向上又はトランジスタの消費電力の低減を図
ることができ、さらにはトランジスタを利用した装置の信頼性の向上、耐熱性の向上、軽
量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス
基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能であ
る。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減に
よる信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可
能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成
され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されてい
ることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラ
ス基板の上に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶
基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させ
るために必要な回路の別の一部が形成された単結晶基板を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇ
ｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にその基板に回路が設けられた
もの（ＩＣチップともいう）を配置することが可能である。又は、ＩＣチップを、ＴＡＢ
（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌ
ｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基
板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素
部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回
路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大
きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしま
う場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に
形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増
加を防ぐことができる。
なお、トランジスタとして例えばゲートと、ドレインと、ソースとを含む少なくとも三つ
の端子を有する素子を用いることができる。該素子は、ドレイン領域とソース領域の間に
チャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を
流すことができる。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等
によって変わるため、いずれがソース又はドレインであるかを限定することが困難である
。そこで、ソースとして機能する領域、及びドレインとして機能する領域を、ソース又は
ドレインと呼ばない場合がある。その場合、一例として、ソースとドレインとのいずれか
一方を、第１端子、第１電極、又は第１領域と表記し、他方を、第２端子、第２電極、又
は第２領域と表記する場合がある。また、ゲートを第３端子又は第３電極と表記する場合
がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有
する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一方
を、第１端子、第１電極、又は第１領域と表記し、エミッタとコレクタとの他方を、第２
端子、第２電極、又は第２領域と表記する場合がある。なお、トランジスタとしてバイポ
ーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可能
である。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、
例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以
外のものも含むものとする。
ＡとＢとが電気的に接続されている場合の一例としては、ＡとＢとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オードなど）が、ＡとＢとの間に１個以上接続されることが可能である。
ＡとＢとが機能的に接続されている場合の一例としては、ＡとＢとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタなど）、電
圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、
オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、
記憶回路、制御回路など）が、ＡとＢとの間に１個以上接続されることが可能である。な
お、一例として、ＡとＢとの間に別の回路を挟んでいても、Ａから出力された信号がＢへ
伝達される場合は、ＡとＢとは機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気
的に接続されている場合（つまり、ＡとＢとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別
の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（
つまり、ＡとＢとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に
記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接し
ていない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。ここ
で、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、な
ど）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に記
載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直
接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが
形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単
層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同様
であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が介
在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、と
いう場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して
別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成され
ている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよ
いし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形
成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする
。また、Ａの下にＢが形成されている、あるいは、Ａの下方にＢが形成されている、の場
合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい。
ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として
記載されているものについては、複数であることが望ましい。ただし、これに限定されず
、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、図は、製造技術による形状のばらつき、誤差による形状のばらつき、ノ
イズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、
電圧、若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が
多い。ただし、発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
なお、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、
「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配
置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に
示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示
す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Ａの上に
Ｂ、と明示的に示される場合は、ＢがＡの上にあることに限定されない。図中のデバイス
は反転、又は１８０°回転することが可能なので、ＢがＡの下にあることを含むことが可
能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向
を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回
転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え
、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外
に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切
に解釈することが可能である。
本発明の一態様は、第１の配線と第２の配線との間に接続される第１のスイッチと、第１
の配線と第２の配線との間に接続される第２のスイッチと、を有し、第１の期間において
、第１のスイッチはオンになり、第２のスイッチはオフになり、第２の期間において、第
１のスイッチはオフになり、第２のスイッチはオフになり、第３の期間において、第１の
スイッチはオフになり、第２のスイッチはオンになり、第４の期間において、第１のスイ
ッチはオフになり、第２のスイッチはオフになるものである。
本発明の一態様は、第１の配線と第２の配線との間に、第１の経路と第２の経路とを有し
、第１の期間において、第１の配線と第２の配線とは第１の経路を介して導通状態になり
、第２の期間において、第１の配線と第２の配線とは非導通状態になり、第３の期間にお
いて、第１の配線と第２の配線とは第２の経路を介して導通状態になり、第４の期間にお
いて、第１の配線と第２の配線とは非導通状態になるものである。
本発明の一態様は、第１のトランジスタと第２のトランジスタとを有し、第１のトランジ
スタの第１の端子は第１の配線と接続され、第１のトランジスタの第２の端子は第２の配
線と接続され、第１のトランジスタのゲートは第３の配線と接続され、第２のトランジス
タの第１の端子は第１の配線と接続され、第２のトランジスタの第２の端子は第２の配線
と接続され、第２のトランジスタのゲートは第４の配線と接続されるものである。
本発明の一態様は、第１のトランジスタと第２のトランジスタとを有し、第１の期間にお
いて、第１のトランジスタはオンになり、且つ第２のトランジスタはオフになり、第２の
期間において、第１のトランジスタはオフになり、且つ第２のトランジスタはオンになり
、第３の期間において、第１のトランジスタはオフになり、且つ第２のトランジスタはオ
ンになり、第４の期間において、第１のトランジスタはオフになり、且つ第２のトランジ
スタはオンになるものである。
本発明の一態様は、第１のトランジスタと第２のトランジスタと第３のトランジスタとを
有し、第１のトランジスタの第１の端子は第１の配線と接続され、第１のトランジスタの
第２の端子は第２の配線と接続され、第１のトランジスタのゲートは第３の配線と接続さ
れ、第２のトランジスタの第１の端子は第１の配線と接続され、第２のトランジスタの第
２の端子は第２の配線と接続され、第２のトランジスタのゲートは第４の配線と接続され
、第３のトランジスタの第１の端子は、第５の配線と接続され、第３のトランジスタの第
２の端子は、第２の配線と接続され、第３のトランジスタのゲートは、第６の配線と接続
されるものである。
本発明の一態様は、トランジスタの特性劣化を抑制することができる。又は、本発明の一
態様は、トランジスタのチャネル幅を小さくすることができる。特に、プルアップトラン
ジスタの特性劣化の抑制、又はチャネル幅の縮小を図ることができる。又は、本発明の一
態様は、レイアウト面積を小さくすることができる。又は、本発明の一態様は、表示装置
の額縁を狭くすることができる。又は、本発明の一態様は、表示装置を高精細にすること
ができる。又は、本発明の一態様は、歩留まりを高くすることができる。又は、本発明の
一態様は、製造コストを低減することができる。又は、本発明の一態様は、消費電力を低
減することができる。又は、本発明の一態様は、外部回路の電流供給能力を小さくするこ
とができる。又は、本発明の一態様は、外部回路のサイズ、又は当該外部回路を有する表
示装置のサイズを小さくすることができる。
実施の形態１における半導体装置の回路図の一例と、動作を説明するための模式図の一例。 実施の形態１における半導体装置の回路図の一例と、実施の形態１における半導体装置の動作を説明するための模式図の一例と、実施の形態１における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態１における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態２における半導体装置の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態２における半導体装置の動作を説明するための模式図の一例と、実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の動作を説明するための模式図の一例。 実施の形態２における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の動作を説明するための模式図の一例。 実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の回路図の一例。 実施の形態２における半導体装置の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の動作を説明するための模式図の一例。 実施の形態３における半導体装置の動作を説明するための模式図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態４におけるシフトレジスタの回路図の一例。 実施の形態４におけるシフトレジスタの動作を説明するためのタイミングチャートの一例。 実施の形態４におけるシフトレジスタの動作を説明するためのタイミングチャートの一例。 実施の形態４におけるシフトレジスタの回路図の一例。 実施の形態５における表示装置のブロック図の一例。 実施の形態５における表示装置のブロック図の一例。 実施の形態６における信号線駆動回路の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態７における画素の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態７における画素の回路図の一例。 実施の形態８における表示装置の上面図及び断面図の一例。 実施の形態９におけるトランジスタの断面図の一例。 実施の形態１０におけるトランジスタの作製工程を説明する断面図の一例。 実施の形態１１における半導体装置のレイアウト図の一例。 実施の形態１２における電子機器を説明する図の一例。 実施の形態１２における電子機器を説明する図の一例。 実施の形態３における半導体装置の回路図の一例。 実施の形態３における半導体装置の検証結果を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることができる。
なお、ある一つの実施の形態において述べる図又は文章において、その一部分を取り出し
て、発明の一態様を構成することは可能である。したがって、ある部分を述べる図又は文
章が記載されている場合、その一部分の図又は文章を取り出した内容も、発明の一態様と
して開示されているものであり、発明の一態様を構成することが可能であるものとする。
そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量
素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、基板、
モジュール、装置、固体、液体、気体、動作方法、製造方法などが単数又は複数記載され
た図面（断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図、立面
図、配置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクトル図、
状態図、波形図、写真、化学式など）又は文章において、その一部分を取り出して、発明
の一態様を構成することが可能であるものとする。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、
一例として、シフトレジスタ、ゲートドライバ、又はソースドライバなどの様々な駆動回
路に用いることが可能である。なお、本実施の形態の半導体装置を駆動回路、又は回路と
示すことが可能である。
まず、本実施の形態の半導体装置について、図１（Ａ）を参照して説明する。図１（Ａ）
の半導体装置は、スイッチ１１＿１〜１１＿２という複数のスイッチを有する。スイッチ
１１＿１〜１１＿２は、配線１１１と配線１１２との間に接続される。ただし、これに限
定されず、半導体装置は、三つ以上のスイッチを有することが可能である。
次に、各配線に入力又は出力される信号又は電圧などについて説明する。
配線１１１からは、一例として、信号ＯＵＴが出力されるものとする。信号ＯＵＴは、例
えば第１の電位状態及び第２の電位状態を有する信号とすることができる。例えば信号Ｏ
ＵＴは、Ｈレベル（ハイレベルともいう）とＬレベルとの二つの状態を有するデジタル信
号である場合が多く、出力信号として機能することが可能である。よって、配線１１１は
、信号線として機能することが可能である。特に、配線１１１は、画素部に延伸して配置
されることが可能である。そして、配線１１１は、画素と接続されることが可能である。
例えば液晶表示装置の場合は、配線１１１を液晶素子を有する画素に接続し、配線１１１
の電位に応じて液晶素子に印加される電圧を設定する構成とすることができる。又は、配
線１１１は、画素が有するトランジスタ（例えば選択用トランジスタ、又はスイッチング
トランジスタ）のゲートと接続されることが可能である。このような場合、信号ＯＵＴは
、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として
機能することが可能である。よって、配線１１１は、ゲート信号線（ゲート線）、又は走
査線として機能することが可能である。
配線１１２には、一例として、信号ＣＫ１が入力されるものとする。信号ＣＫ１は、例え
ば第１の電位状態及び第２の電位状態を有する信号とすることができる。例えば信号ＣＫ
１は、ＨレベルとＬレベルとの二つの状態を繰り返すデジタル信号である場合が多く、ク
ロック信号として機能することが可能である。よって、配線１１２は、信号線、又はクロ
ック信号線として機能することが可能である。ただし、これに限定されず、配線１１１、
又は配線１１２には、他にも様々な信号、様々な電圧、又は様々な電流を入力することが
可能である。例えば、配線１１１、又は配線１１２に電圧が供給され、これらの配線は電
源線として機能することが可能である。
なお、一例として、第１の電位状態、すなわちＬレベルの信号の電位をＶ１とし、第２の
電位状態、すなわちＨレベルの信号の電位をＶ２とする。そして、Ｖ２＞Ｖ１とする。た
だし、これに限定されず、Ｌレベルの信号の電位は、Ｖ１よりも低くすることが可能であ
るし、Ｖ１よりも高くすることが可能である。又は、Ｈレベルの信号の電位は、Ｖ２より
も低いことが可能であるし、Ｖ２よりも高いことが可能である。例えば、回路構成によっ
ては、Ｈレベルの信号と記載する場合でも、その電位はＶ２よりも低い場合があるし、Ｖ
２よりも高い場合がある。又は、回路構成によっては、Ｌレベルの信号と記載する場合で
も、その電位はＶ１よりも低い場合があるし、Ｖ１よりも高い場合がある。
なお、おおむねとは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工
程のばらつきによる誤差、及び／又は、測定誤差などの様々な誤差を含むものとする。
なお、一般的に電圧とは、２点間における電位の差（電位差ともいう）のことをいい、電
位とは、ある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位
置エネルギー）のことをいう。しかし、電子回路では、一点のみであっても、例えば該一
点の電位と基準となる電位（基準電位ともいう）との電位差を値として用いることがあり
、また、電圧と電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることが
できるため、区別が困難である。そこで、本願の書類（明細書及び特許請求の範囲）では
、特に指定する場合を除き、一点のみであっても電圧を値として用いる場合がある。
なお、信号ＣＫ１は、平衡であることが可能であるし、非平衡（不平衡ともいう）である
ことが可能である。平衡とは、１周期のうち、Ｈレベルになる期間とＬレベルになる期間
とがおおむね等しいことをいう。非平衡とは、Ｈレベルになる期間とＬレベルになる期間
とが異なることをいう。なお、ここでの「異なる」とは、おおむね等しい場合の範囲は含
まれないものとする。
次に、スイッチ１１＿１〜１１＿２の機能について説明する。スイッチ１１＿１〜１１＿
２は、配線１１１と配線１１２との導通状態を制御する機能を有する。よって、図１（Ｂ
）に示すように、配線１１１と配線１１２との間には、経路２１＿１〜２１＿２という複
数の経路が存在する。又は、スイッチ１１＿１及びスイッチ１１＿２は、信号ＯＵＴの電
位状態を設定するか否かを制御する機能を有する。ただし、これに限定されず、スイッチ
１１＿１〜１１＿２は、他にも様々な機能を有することが可能である。
なお、配線Ａ（例えば配線１１１）と配線Ｂ（例えば配線１１２）との間の経路と記載す
る場合、配線Ａと配線Ｂとの間には、スイッチが接続されることが可能である。ただし、
これに限定されず、配線Ａと配線Ｂとの間には、スイッチの他にも、様々な素子（例えば
トランジスタ、ダイオード、抵抗素子、又は容量素子など）、又は様々な回路（例えばバ
ッファ回路、インバータ回路、又はシフトレジスタ回路など）などが接続されることが可
能である。よって、例えば、スイッチ１１＿１と直列に、又は並列に、抵抗素子、又はト
ランジスタなどの素子が接続されることが可能である。
次に、図１（Ａ）の半導体装置の動作について、図２（Ａ）のタイミングチャートの一例
を参照して説明する。ただし、これに限定されず、図１（Ａ）の半導体装置は、様々なタ
イミングによって制御されることが可能である。
図２（Ａ）のタイミングチャートには、信号ＣＫ１、スイッチ１１＿１の状態（オン又は
オフ）、スイッチ１１＿２の状態（オン又はオフ）、及び信号ＯＵＴの波形をそれぞれ示
す。図２（Ａ）のタイミングチャートは、複数の期間を有し、各期間は、複数のサブ期間
を有する。例えば、図２（Ａ）のタイミングチャートは、期間Ｔ１、及び期間Ｔ２という
複数の期間（以下、期間のことをフレーム期間ともいう）を有する。期間Ｔ１は、期間Ａ
１、期間Ｂ１、期間Ｃ１、期間Ｄ１、期間Ｅ１という複数のサブ期間（以下、サブ期間の
ことを１ゲート選択期間ともいう）を有し、期間Ｔ２は、期間Ａ２、期間Ｂ２、期間Ｃ２
、期間Ｄ２、期間Ｅ２という複数のサブ期間を有する。ただし、これに限定されず、図２
（Ａ）のタイミングチャートは、期間Ｔ１、及び期間Ｔ２とは別の期間を有することが可
能であるし、期間Ｔ１と期間Ｔ２との一方を省略することが可能である。又は、期間Ｔ１
は、期間Ａ１〜Ｅ１の他にも様々な期間を有することが可能であるし、期間Ａ１〜Ｅ１の
いずれかを省略することが可能である。又は、期間Ｔ２は、期間Ａ２〜Ｅ２の他にも様々
な期間を有することが可能であるし、期間Ａ２〜Ｅ２のいずれかを省略することが可能で
ある。
なお、図１（Ａ）の半導体装置は、一例として、期間Ｔ１と期間Ｔ２における動作を交互
に行うものとする。ただし、これに限定されず、図１（Ａ）の半導体装置は、様々な順番
で期間Ｔ１、及び期間Ｔ２における動作を行うことが可能である。
なお、一例として、期間Ｔ１において、図１（Ａ）の半導体装置は、スイッチ１１＿１が
オンになるまで期間Ｄ１における動作と期間Ｅ１における動作とを繰り返すものとする。
そして、図１（Ａ）の半導体装置は、スイッチ１１＿１がオンになると、期間Ａ１におけ
る動作、期間Ｂ１における動作、及び期間Ｃ１における動作を順番に行うものとする。そ
の後、図１（Ａ）の半導体装置は、再びスイッチ１１＿１がオンになるまで、期間Ｄ１に
おける動作と期間Ｅ１における動作とを繰り返すものとする。ただし、これに限定されず
、図１（Ａ）の半導体装置は、期間Ａ１〜Ｅ１における動作を様々な順番で行うことが可
能である。
なお、期間Ｔ２において、一例として、図１（Ａ）の半導体装置は、スイッチ１１＿２が
オンになるまで、期間Ｄ２における動作と期間Ｅ２における動作とを繰り返すものとする
。そして、図１（Ａ）の半導体装置は、スイッチ１１＿２がオンになると、期間Ａ２にお
ける動作、期間Ｂ２における動作、及び期間Ｃ２における動作を順番に行うものとする。
その後、図１（Ａ）の半導体装置は、再びスイッチ１１＿２がオンになるまで、期間Ｄ２
における動作と期間Ｅ２における動作とを繰り返すものとする。ただし、これに限定され
ず、図１（Ａ）の半導体装置は、期間Ａ２〜Ｅ２における動作を様々な順番で行うことが
可能である。
期間Ｔ１の動作について説明する。期間Ｔ１では、スイッチ１１＿１はオン又はオフにな
り、スイッチ１１＿２はオフになる。
期間Ｔ１の期間Ａ１において、図２（Ｄ）に示すように、スイッチ１１＿１はオンになり
、スイッチ１１＿２はオフになる。よって、図２（Ｅ）に示すように、経路２１＿１は導
通状態になり、経路２１＿２は非導通状態になる。すると、配線１１２に入力される信号
（例えばＬレベルの信号ＣＫ１）は、スイッチ１１＿１を介して配線１１１に供給される
。よって、信号ＯＵＴはＬレベルになる。
期間Ｔ１の期間Ｂ１において、図２（Ｄ）に示すように、スイッチ１１＿１はオンのまま
になり、スイッチ１１＿２はオフのままになる。よって、図２（Ｅ）に示すように、経路
２１＿１は導通状態のままになり、経路２１＿２は非導通状態のままになる。すると、配
線１１２に入力される信号（例えばＨレベルの信号ＣＫ１）は、スイッチ１１＿１を介し
て配線１１１に供給される。よって、信号ＯＵＴはＨレベルになる。
期間Ｔ１の期間Ｃ１において、図２（Ｂ）に示すように、スイッチ１１＿１はオフになり
、スイッチ１１＿２はオフのままになる。よって、図２（Ｃ）に示すように、経路２１＿
１は非導通状態になり、経路２１＿２は非導通状態のままになる。すると、配線１１１と
配線１１２とは、非導通状態になるので、配線１１２に入力される信号（例えばＬレベル
の信号ＣＫ１）は、配線１１１に供給されなくなる。
なお、期間Ｔ１の期間Ｃ１において、スイッチ１１＿１がオフになるタイミングは、信号
ＣＫ１がＬレベルになるタイミングよりも遅い場合が多い。よって、スイッチ１１＿１が
オフになる前に、配線１１２に入力される信号（例えばＬレベルの信号ＣＫ１）は、スイ
ッチ１１＿１を介して、配線１１１に供給される場合が多い。よって、信号ＯＵＴはＬレ
ベルになる。ただし、これに限定されず、配線１１１にＬレベルの信号又は電圧Ｖ１が供
給されることが可能である。
期間Ｔ１の期間Ｄ１及び期間Ｅ１において、図２（Ｂ）に示すように、スイッチ１１＿１
及びスイッチ１１＿２は、オフのままになる。よって、図２（Ｃ）に示すように、経路２
１＿１、及び経路２１＿２は、非導通状態のままになる。よって、配線１１１と配線１１
２とは非導通状態になるので、配線１１２に入力される信号は、配線１１１に供給されな
いままになる。よって、信号ＯＵＴはＬレベルのままになる。
次に、期間Ｔ２の動作について説明する。期間Ｔ２では、スイッチ１１＿１はオフになり
、スイッチ１１＿２はオン又はオフになる。
期間Ｔ２の期間Ａ２において、図２（Ｆ）に示すように、スイッチ１１＿１はオフになり
、スイッチ１１＿２はオンになる。よって、図２（Ｇ）に示すように、経路２１＿１は非
導通状態になり、経路２１＿２は導通状態になる。すると、配線１１２に入力される信号
（例えばＬレベルの信号ＣＫ１）は、スイッチ１１＿２を介して配線１１１に供給される
。よって、信号ＯＵＴはＬレベルになる。
期間Ｔ２の期間Ｂ２において、図２（Ｆ）に示すように、スイッチ１１＿１はオフのまま
になり、スイッチ１１＿２はオンのままになる。よって、図２（Ｇ）に示すように、経路
２１＿１は非導通状態のままになり、経路２１＿２は導通状態のままになる。すると、配
線１１２に入力される信号（例えばＨレベルの信号ＣＫ１）は、スイッチ１１＿２を介し
て配線１１１に供給される。よって、信号ＯＵＴはＨレベルになる。
期間Ｔ２の期間Ｃ２において、図２（Ｂ）に示すように、スイッチ１１＿１はオフのまま
になり、スイッチ１１＿２はオフになる。よって、図２（Ｃ）に示すように、経路２１＿
１は非導通状態のままになり、経路２１＿２は非導通状態になる。すると、配線１１１と
配線１１２とは、非導通状態になるので、配線１１２に入力される信号（例えばＬレベル
の信号ＣＫ１）は、配線１１１に供給されなくなる。
なお、期間Ｔ２の期間Ｃ２において、スイッチ１１＿２がオフになるタイミングは、信号
ＣＫ１がＬレベルになるタイミングよりも遅い場合が多い。よって、スイッチ１１＿２が
オフになる前に、配線１１２に入力される信号（例えばＬレベルの信号ＣＫ１）は、スイ
ッチ１１＿２を介して配線１１１に供給される場合が多い。よって、信号ＯＵＴはＬレベ
ルになる。ただし、これに限定されず、配線１１１にＬレベルの信号又は電圧Ｖ１が供給
されることが可能である。
期間Ｔ２の期間Ｄ２及び期間Ｅ２において、図２（Ｂ）に示すように、スイッチ１１＿１
及びスイッチ１１＿２は、オフのままになる。よって、図２（Ｃ）に示すように、経路２
１＿１、及び経路２１＿２は、非導通状態のままになる。よって、配線１１１と配線１１
２とは非導通状態になるので、配線１１２に入力される信号は、配線１１１に供給されな
いままになる。よって、信号ＯＵＴはＬレベルのままになる。
以上のように、各スイッチがオンになる期間を切り替えることによって、スイッチがオン
になる回数を少なくする、又はスイッチがオンになる時間を短くすることができる。よっ
て、スイッチとして用いられる素子、又は回路などの特性劣化を抑制することができる。
又は、スイッチとして用いられる素子又は回路などの特性劣化を抑制することができるこ
とによって、様々なメリットを得ることができる。例えば、配線１１１がゲート信号線又
は走査線としての機能を有する場合、又は配線１１１が画素と接続される場合、画素が保
持するビデオ信号は、信号ＯＵＴの波形に影響を受けることがある。例えば、信号ＯＵＴ
の電位がＶ２まで上昇しない場合、画素が有するトランジスタ（例えば選択トランジスタ
、又はスイッチングトランジスタ）がオンになる時間は短くなる。この結果、画素へのビ
デオ信号の書き込み不足を生じ、表示品位が低下してしまうことがある。又は、信号ＯＵ
Ｔの立ち下がり時間、及び立ち上がり時間が長くなる場合、選択された行に属する画素に
、別の行に属する画素へのビデオ信号が書き込まれてしまうことがある。この結果、表示
品位が低下してしまう。又は、信号ＯＵＴの立ち下がり時間がばらつく場合、画素が保持
するビデオ信号へのフィードスルーの影響がばらついてしまうことがある。この結果、表
示ムラが生じてしまう。
しかしながら、本実施の形態の半導体装置は、スイッチとして用いられる素子又は回路な
どの特性劣化を抑制することができる。よって、信号ＯＵＴの電位をＶ２まで上昇させる
ことができるので、画素が有するトランジスタのオンになる時間を長くすることができる
。この結果、画素に十分な時間でビデオ信号を書き込むことができるので、表示品位の向
上を図ることができる。又は、信号ＯＵＴの立ち下がり時間、及び立ち上がり時間を短く
することができるので、選択された行に属する画素に、別の行に属する画素へのビデオ信
号が書き込まれてしまうことを防止することができる。この結果、表示品位の向上を図る
ことができる。又は、信号ＯＵＴの立ち下がり時間のばらつきを抑制することができるの
で、画素が保持するビデオ信号へのフィードスルーの影響のばらつきを抑制することでき
る。よって、表示ムラを抑制することができる。
なお、期間Ｔ１において、期間Ｂ１を選択期間と呼び、期間Ａ１、期間Ｃ１、期間Ｄ１、
及び期間Ｅ１を非選択期間と呼ぶことが可能である。同様に、期間Ｔ２において、期間Ｂ
２を選択期間と呼び、期間Ａ２、期間Ｃ２、期間Ｄ２、及び期間Ｅ２を非選択期間と呼ぶ
ことが可能である。
なお、期間Ｔ１において、スイッチ１１＿１がオンになる期間（期間Ａ１及び期間Ａ２）
を第１の期間と呼び、スイッチ１１＿１がオフになる期間（期間Ｃ１、期間Ｄ１、及び期
間Ｅ１）を第２の期間と呼ぶことが可能である。同様に、期間Ｔ２において、期間Ａ２及
び期間Ｂ２を第３の期間と呼び、期間Ｃ２、期間Ｄ２、及び期間Ｅ２を第４の期間と呼ぶ
ことが可能である。
なお、期間Ｔ１、及び期間Ｔ２をフレーム期間と呼び、期間Ａ１〜Ｅ１、及び期間Ａ２〜
Ｅ２をサブ期間、又は１ゲート選択期間と呼ぶことが可能である。
なお、期間又はサブ期間は、ステップ、処理、又は動作などを置き換えられることが可能
である。
なお、期間Ｔ１において、期間Ａ１の前に、期間Ｄ１と期間Ｅ１とが順に繰り返して配置
されることが可能である。同様に、期間Ｔ２において、期間Ａ２の前に、期間Ｄ２と期間
Ｅ２とが順に繰り返して配置されることが可能である。このような場合、期間Ｔ１の開始
時刻から、期間Ａ１の開始時刻までの時間と、期間Ｔ２の開始時刻から期間Ａ２の開始時
刻までの時間とは、おおむね等しいことが好ましい。ただし、これに限定されない。
なお、図１（Ｃ）に示すように、スイッチ１１＿１、及びスイッチ１１＿２は、同じ期間
にオンになることが可能である。この場合、図１（Ｄ）に示すように、経路２１＿１、及
び経路２１＿２は、同じ期間に導通状態になる。よって、配線１１２に入力される信号は
、スイッチ１１＿１、及びスイッチ１１＿２を介して配線１１１に供給される。ただし、
これに限定されない。
なお、図１（Ｅ）に示すように、半導体装置は、スイッチ１１＿１〜１１＿Ｎ（Ｎは２以
上の自然数）という複数のスイッチを有することが可能である。スイッチ１１＿１〜１１
＿Ｎは、配線１１１と配線１１２との間に接続される。スイッチ１１＿１〜１１＿Ｎは、
スイッチ１１＿１又はスイッチ１１＿２と同様の機能を有する。よって、図１（Ｆ）に示
すように、配線１１１と配線１１２との間には、経路２１＿１〜２１＿Ｎという経路が存
在する。
なお、半導体装置がＮ個のスイッチを有する場合、図３に示すように、期間Ｔ１〜ＴＮと
いう複数の期間を有することが可能である。例えば、図３のタイミングチャートでは、期
間Ｔ１〜ＴＮが順に配置されている。ただし、これに限定されず、本実施の形態では、期
間Ｔ１〜ＴＮを様々な順番に配置することが可能である。又は、期間Ｔ１〜ＴＮのいずれ
かを省略することが可能である。期間Ｔ１〜ＴＮは、各々、複数のサブ期間を有すること
が可能である。例えば、期間Ｔｉ（ｉは１〜Ｎのいずれか一）は、期間Ａｉ〜Ｅｉという
複数のサブ期間を有することが可能である。期間Ａｉ〜Ｅｉは、各々、期間Ａ１〜Ｅ１又
は期間Ａ２〜Ｅ２と同様に、スイッチ１１＿ｉ以外のスイッチ１１＿１〜１１＿Ｎ（例え
ば、スイッチ１１＿１〜１１＿ｉ−１、及びスイッチ１１＿ｉ＋１〜１１＿Ｎ）はオフに
なる。そして、期間Ｔｉの期間Ａｉ、及びＢｉにおいて、スイッチ１１＿ｉはオンになり
、期間Ｔｉの期間Ｃｉ、期間Ｄｉ、期間Ｅｉにおいて、スイッチ１１＿ｉはオフになる。
なお、Ｎが大きいことによって、それぞれのスイッチがオンになる回数、又はそれぞれの
スイッチがオンになる時間を減らすことができる。ただし、Ｎが大きすぎると、スイッチ
の数が増えすぎてしまい、回路規模が大きくなってしまう。よって、Ｎは、６以下である
ことが好ましい。より好ましくは４以下であることが好ましい。さらに好ましくは、３又
は２であることが好ましい。ただし、これに限定されない。
なお、図１（Ｇ）に示すように、配線１１２を配線１１２Ａ〜１１２Ｂという複数の配線
に分割することが可能である。そして、スイッチ１１＿１は、配線１１１と配線１１２Ａ
との間に接続され、スイッチ１１＿２は、配線１１１と配線１１２Ｂとの間に接続される
ことが可能である。配線１１２Ａ〜１１２Ｂは、他の様々な配線、又は様々な素子と接続
されることが可能である。
なお、図１（Ｇ）と同様に、図１（Ｅ）においても、配線１１２を複数の配線に分割する
ことが可能である。
（実施の形態２）
本実施の形態では、半導体装置の一例を示す。本実施の形態の半導体装置は、実施の形態
１で述べる半導体装置を有することが可能である。特に、実施の形態１で述べる半導体装
置が有するスイッチとして、例えばトランジスタが用いられる場合の構成について説明す
る。ただし、これに限定されず、スイッチとしては様々な素子、又は様々な回路などを用
いることが可能である。なお、実施の形態１で述べる内容は、その説明を省略する。なお
、本実施の形態の内容は、実施の形態１で述べる内容と適宜組み合わせることが可能であ
る。
まず、本実施の形態の半導体装置について、図４（Ａ）を参照して説明する。図４（Ａ）
の半導体装置は、回路１００を有する。回路１００は、実施の形態１で述べる構成におい
て、スイッチとしてトランジスタを用いる場合の構成と同様である。図４（Ａ）では、図
１（Ａ）のスイッチ１１＿１としてトランジスタ１０１＿１が用いられ、スイッチ１１＿
２としてトランジスタ１０１＿２が用いられる場合の構成を示す。よって、トランジスタ
１０１＿１は、スイッチ１１＿１と同様の機能を有し、トランジスタ１０１＿２は、スイ
ッチ１１＿２と同様の機能を有する。ただし、これに限定されず、実施の形態１で述べる
構成において、スイッチとしてトランジスタを用いることが可能である。又は、スイッチ
として、ＣＭＯＳのスイッチなどを用いることが可能である。
なお、トランジスタ１０１＿１、及びトランジスタ１０１＿２は、Ｎチャネル型であるも
のとする。Ｎチャネル型のトランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ）が
閾値電圧（Ｖｔｈ）を上回った場合にオンするものとする。ただし、これに限定されず、
トランジスタ１０１＿１、及び／又は、トランジスタ１０１＿２は、Ｐチャネル型である
ことが可能である。Ｐチャネル型トランジスタは、ゲートとソースとの間の電位差（Ｖｇ
ｓ）が閾値電圧（Ｖｔｈ）を下回った場合にオンするものとする。
次に、図４（Ａ）の半導体装置の接続関係について説明する。トランジスタ１０１＿１の
第１端子は、配線１１２と接続され、トランジスタ１０１＿１の第２端子は、配線１１１
と接続される。トランジスタ１０１＿２の第１端子は、配線１１２と接続され、トランジ
スタ１０１＿２の第２端子は、配線１１１と接続される。
なお、トランジスタ１０１＿１のゲートと回路１０との接続箇所をノードｎ１と示し、ト
ランジスタ１０１＿２のゲートと回路１０との接続箇所をノードｎ２と示す。なお、ノー
ドｎ１、及びノードｎ２を配線と呼ぶことが可能である。
次に、トランジスタ１０１＿１、及びトランジスタ１０１＿２が有する機能について説明
する。
トランジスタ１０１＿１は、ノードｎ１の電位に応じて、配線１１２の電位を配線１１１
に供給するタイミングを制御する機能を有する。例えば、配線１１２に電圧（例えば電圧
Ｖ１又は電圧Ｖ２）が供給される場合、トランジスタ１０１＿１は、ノードｎ１の電位に
応じて、配線１１２に供給される電圧を配線１１１に供給するタイミングを制御する機能
を有する。別の例として、配線１１２に信号（例えば信号ＣＫ１）が入力される場合、ト
ランジスタ１０１＿１は、ノードｎ１の電位に応じて、配線１１２に入力される信号を配
線１１１に供給するタイミングを制御する機能を有する。このような場合、信号ＣＫ１が
Ｌレベルとすると、トランジスタ１０１＿１は、Ｌレベルの信号ＣＫ１を配線１１１に供
給するタイミングを制御する機能を有する。又は、トランジスタ１０１＿１は、信号ＯＵ
ＴがＬレベルになるタイミングを制御する機能を有する。又は、信号ＣＫ１がＨレベルと
すると、トランジスタ１０１＿１は、Ｈレベルの信号ＣＫ１を配線１１１に供給するタイ
ミングを制御する機能を有する。又は、トランジスタ１０１＿１は、信号ＯＵＴがＨレベ
ルになるタイミングを制御する機能を有する。このとき、ノードｎ１は、浮遊状態になっ
ていることが可能である。この場合、トランジスタ１０１＿１は、配線１１１の電位の上
昇に応じて、ノードｎ１の電位を上昇させる機能を有する。又は、トランジスタ１０１＿
１は、ブートストラップ動作を行う機能を有する。又は、トランジスタ１０１＿１は、ゲ
ートに入力される信号に応じてオン又はオフになることにより信号ＯＵＴの電位状態を設
定するか否かを制御する機能を有する。
トランジスタ１０１＿２は、ノードｎ２の電位に応じて、配線１１２の電位を配線１１１
に供給するタイミングを制御する機能を有する。例えば、配線１１２に電圧（例えば電圧
Ｖ１又は電圧Ｖ２）が供給される場合、トランジスタ１０１＿２は、ノードｎ２の電位に
応じて、配線１１２に供給される電圧を配線１１１に供給するタイミングを制御する機能
を有する。別の例として、配線１１２に信号（例えば信号ＣＫ１）が入力される場合、ト
ランジスタ１０１＿２は、ノードｎ２の電位に応じて、配線１１２に入力される信号を配
線１１１に供給するタイミングを制御する機能を有する。このような場合、信号ＣＫ１が
Ｌレベルとすると、トランジスタ１０１＿２は、Ｌレベルの信号ＣＫ１を配線１１１に供
給するタイミングを制御する機能を有する。又は、トランジスタ１０１＿２は、信号ＯＵ
ＴがＬレベルになるタイミングを制御する機能を有する。又は、信号ＣＫ１がＨレベルと
すると、トランジスタ１０１＿２は、Ｈレベルの信号ＣＫ１を配線１１１に供給するタイ
ミングを制御する機能を有する。又は、トランジスタ１０１＿２は、信号ＯＵＴがＨレベ
ルになるタイミングを制御する機能を有する。このとき、ノードｎ２は、浮遊状態になっ
ていることが可能である。この場合、トランジスタ１０１＿２は、配線１１１の電位の上
昇に応じて、ノードｎ２の電位を上昇させる機能を有する。又は、トランジスタ１０１＿
２は、ブートストラップ動作を行う機能を有する。又は、トランジスタ１０１＿１は、ゲ
ートに入力される信号に応じてオン又はオフになることにより信号ＯＵＴの電位状態を設
定するか否かを制御する機能を有する。
なお、図４（Ｂ）に示すように、本実施の形態の半導体装置は、回路１０を有することが
可能である。例えば、回路１０は、配線１１３、配線１１４、配線１１５＿１、配線１１
５＿２、配線１１６、配線１１７、トランジスタ１０１＿１のゲート、トランジスタ１０
１＿２のゲート、及び／又は配線１１１と接続される。ただし、これに限定されない。回
路１０の構成に応じて、回路１０は、他の配線、又は他のノードと接続されることが可能
である。又は、回路１０は、配線１１３、配線１１４、配線１１５＿１、配線１１５＿２
、配線１１６、配線１１７、トランジスタ１０１＿１のゲート、トランジスタ１０１＿２
のゲート、及び／又は配線１１１と接続されてないことが可能である。
回路１０は、一つ又は二つ以上のトランジスタを有する場合が多い。これらのトランジス
タの極性は、トランジスタ１０１＿１〜１０１＿２の極性と同じ場合が多く、Ｎチャネル
型である場合が多い。ただし、これに限定されず、回路１０は、Ｐチャネル型のトランジ
スタを有することが可能である。又は、回路１０は、Ｎチャネル型のトランジスタとＰチ
ャネル型のトランジスタとを有することが可能である。つまり、回路１０は、ＣＭＯＳ回
路であることが可能である。
配線１１１からは、実施の形態１と同様に、信号ＯＵＴが出力されるものとする。配線１
１２には、実施の形態１と同様に、信号ＣＫ１が入力されるものとする。なお、信号ＣＫ
２と記載する場合、信号ＣＫ２は、信号ＣＫ１の反転信号、又は位相が信号ＣＫ１から１
８０°ずれた信号である場合が多い。配線１１３には、電圧Ｖ２が供給されるものとする
。電圧Ｖ２は、電源電圧、基準電圧、又は正電源電圧として機能することが可能である。
よって、配線１１３は、電源線として機能することが可能である。配線１１４には、信号
ＳＰが入力されるものとする。信号ＳＰは、スタート信号として機能することが可能であ
る。よって、配線１１４は、信号線として機能することが可能である。例えば複数の半導
体装置を有する構成とし、配線１１４が別の段（例えば前の段）の半導体装置の配線１１
１と接続される場合、信号ＳＰは、選択信号、転送信号、スタート信号、リセット信号、
ゲート信号、又は走査信号として機能することが可能である。この場合、配線１１４は、
ゲート信号線、又は走査線として機能することが可能である。配線１１５＿１には、信号
ＳＥＬ１が入力されるものとする。信号ＳＥＬ１は、ある期間毎（例えばフレーム期間毎
）に、ＨレベルとＬレベルとを繰り返し、クロック信号、選択信号、又は制御信号として
機能することが可能である。よって、配線１１５＿１は、信号線として機能することが可
能である。配線１１５＿２には、信号ＳＥＬ２が入力されるものとする。信号ＳＥＬ２は
、信号ＳＥＬ１の反転信号、又は位相が信号ＳＥＬ１から１８０°ずれた信号である場合
が多い。よって、配線１１５＿２は、信号線として機能することが可能である。配線１１
６には、信号ＲＥが入力されるものとする。信号ＲＥは、リセット信号として機能するこ
とが可能である。よって、配線１１６は、信号線として機能することが可能である。特に
、複数の半導体装置が接続されるとする。この場合、配線１１６が別の段（例えば次の段
）の半導体装置の配線１１１と接続されるとすると、信号ＲＥは、選択信号、転送信号、
スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能であ
る。この場合、配線１１６は、ゲート信号線、又は走査線として機能することが可能であ
る。配線１１７には、電圧Ｖ１が供給されるものとする。電圧Ｖ１は、電源電圧、基準電
圧、グランド電圧、又は負電源電圧として機能することが可能である。よって、配線１１
７は、電源線として機能することが可能である。ただし、これに限定されず、配線１１１
、配線１１２、配線１１３、配線１１４、配線１１５＿１、配線１１５＿２、配線１１６
、及び配線１１７には、様々な信号、様々な電圧、又は様々な電流を供給することが可能
である。
なお、信号ＣＫ１、又は信号ＣＫ２は、平衡であることが可能であるし、非平衡（不平衡
ともいう）であることが可能である。同様に、信号ＳＥＬ１、又は信号ＳＥＬ２は、平衡
であることが可能であるし、非平衡（不平衡ともいう）であることが可能である。
回路１０は、電圧Ｖ１、信号ＣＫ２、信号ＳＰ、信号ＳＥＬ１、信号ＳＥＬ２、信号ＲＥ
、ノードｎ１の電位、ノードｎ２の電位、及び／又は、信号ＯＵＴに応じて、ノードｎ１
、ノードｎ２、及び／又は、配線１１１に信号又は電圧などを供給するタイミングを制御
する機能を有する。又は、回路１０は、電圧Ｖ１、信号ＣＫ２、信号ＳＰ、信号ＳＥＬ１
、信号ＳＥＬ２、信号ＲＥ、電圧Ｖ１、ノードｎ１の電位、ノードｎ２の電位、及び／又
は、信号ＯＵＴに応じて、ノードｎ１の電位、ノードｎ２の電位、及び／又は、配線１１
１の電位を制御する機能を有する。例えば、回路１０は、Ｈレベルの信号又は電圧Ｖ２を
ノードｎ１、及び／又は、ノードｎ２に供給する機能を有する。又は、回路１０は、Ｌレ
ベルの信号又は電圧Ｖ１をノードｎ１、ノードｎ２、及び／又は、配線１１１に供給する
機能を有する。又は、回路１０は、信号又は電圧などをノードｎ１、及び／又は、ノード
ｎ２に供給しない機能を有する。又は、回路１０は、ノードｎ１の電位、及び／又は、ノ
ードｎ２の電位を上昇させる機能を有する。又は、回路１０は、ノードｎ１の電位、ノー
ドｎ２の電位、及び／又は、配線１１１の電位を減少又は維持する機能を有する。又は、
回路１０は、ノードｎ１、及び／又は、ノードｎ２を浮遊状態にする機能を有する。ただ
し、これに限定されず、回路１０は、他にも様々な機能を有することが可能である。又は
、回路１０は、上記の機能のすべてを有する必要はない。
次に、本実施の形態の動作の一例について説明する。ここでは、一例として、図４（Ｂ）
の半導体装置の動作について、図４（Ｃ）のタイミングチャート、図５（Ａ）乃至図５（
Ｅ）、及び図６（Ａ）乃至図６（Ｅ）を参照して説明する。図４（Ｃ）のタイミングチャ
ートには、信号ＣＫ１、信号ＣＫ２、信号ＳＰ、信号ＲＥ、ノードｎ１の電位（Ｖａ１）
、ノードｎ２の電位（Ｖａ２）、及び信号ＯＵＴを示す。なお、図２（Ａ）のタイミング
チャートと共通するところは、その説明を省略する。なお、図４（Ｂ）の半導体装置の動
作は、本実施の形態で述べる内容、又は他の実施の形態で述べる内容に適用することが可
能である。
まず、期間Ａ１において、図５（Ａ）に示すように、信号ＳＰがＨレベルになり、信号Ｓ
ＥＬ１がＨレベルになり、信号ＳＥＬ２がＬレベルになる。よって、回路１０は、Ｈレベ
ルの信号ＳＰ又は電圧Ｖ２をノードｎ１に供給する。そして、回路１０は、ノードｎ１の
電位を上昇させる。その後、ノードｎ１の電位は、Ｖ１＋Ｖｔｈ１０１＿１（Ｖｔｈ１０
１＿１：トランジスタ１０１＿１の閾値電圧）＋Ｖｘになったところで、トランジスタ１
０１＿１がオンになる。このときＶｘは０より大きい値である。よって、配線１１２と配
線１１１とは、トランジスタ１０１＿１を介して導通状態になるので、Ｌレベルの信号Ｃ
Ｋ１は、配線１１２からトランジスタ１０１＿１を介して配線１１１に供給される。この
結果、信号ＯＵＴは、Ｌレベルになる。その後、ノードｎ１の電位はさらに上昇する。や
がて、回路１０からノードｎ１への電圧又は信号の供給が止まるので、回路１０とノード
ｎ１とは非導通状態になる。この結果、ノードｎ１は、浮遊状態になり、ノードｎ１の電
位は、Ｖ１＋Ｖｔｈ１０１＿１＋Ｖｘに維持される。
なお、期間Ａ１において、回路１０は、ノードｎ２に、Ｌレベルの信号又は電圧Ｖ２を供
給することが可能である。
なお、期間Ａ１において、回路１０は、配線１１１に、Ｌレベルの信号又は電圧Ｖ２を供
給することが可能である。
次に、期間Ｂ１において、図５（Ｂ）に示すように、信号ＳＰはＬレベルになり、信号Ｓ
ＥＬ１がＨレベルのままになり、信号ＳＥＬ２がＬレベルのままになる。よって、回路１
０は、電圧又は信号などをノードｎ１に供給しないままである。よって、ノードｎ１は、
浮遊状態のままであり、ノードｎ１の電位は、Ｖ１＋Ｖｔｈ１０１＿１＋Ｖｘのままにな
る。つまり、トランジスタ１０１＿１はオンのままになるので、配線１１２と配線１１１
とはトランジスタ１０１＿１を介して導通状態のままになる。このとき、信号ＣＫ１はＬ
レベルからＨレベルに上昇するので、配線１１１の電位が上昇し始める。すると、ノード
ｎ１は浮遊状態のままなので、ノードｎ１の電位は、トランジスタ１０１＿１のゲートと
第２端子との間の寄生容量によって上昇する。いわゆる、ブートストラップ動作である。
こうして、ノードｎ１の電位がＶ２＋Ｖｔｈ１０１＿１＋Ｖｘまで上昇することによって
、配線１１１の電位をＶ２まで上昇させることが可能になる。このようにして、信号ＯＵ
Ｔは、Ｈレベルになる。
なお、期間Ｂ１において、回路１０は、ノードｎ２に、Ｌレベルの信号又は電圧Ｖ２を供
給することが可能である。
また、期間Ｂ１において、回路１０は、配線１１１に、信号又は電圧などを供給しないこ
とが可能である。
次に、期間Ｃ１において、図５（Ｃ）に示すように、信号ＲＥがＨレベルになる。よって
、回路１０は、Ｌレベルの信号又は電圧Ｖ１をノードｎ１、ノードｎ２、及び／又は、配
線１１１に供給する。すると、ノードｎ１の電位、ノードｎ２の電位、及び／又は、配線
１１１の電位は、Ｖ１になる。よって、トランジスタ１０１＿１、及びトランジスタ１０
１＿２はオフになるので、配線１１２と配線１１１とは非導通状態になる。そして、信号
ＯＵＴは、Ｌレベルになる。
なお、期間Ｃ１において、ノードｎ１の電位がＬレベルに減少するタイミングよりも、信
号ＣＫ１がＬレベルに減少するタイミングの方が早くなるように設定することが可能であ
る。すると、図５（Ｅ）に示すように、Ｌレベルの信号ＣＫ１は、配線１１２からトラン
ジスタ１０１＿１を介して配線１１１に供給されることが可能である。トランジスタ１０
１＿１のチャネル幅は、例えばトランジスタ１０１＿１以外の他のトランジスタを有する
場合に他のトランジスタのチャネル幅より大きいことが多いので、配線１１１の電位を早
く減少させることができる。つまり、信号ＯＵＴの立ち下がり時間を短くすることができ
る。よって、配線１１１の電位を減少させるためには、回路１０がＬレベルの信号又は電
圧Ｖ１を配線１１１に供給する場合と、Ｌレベルの信号ＣＫ１が配線１１２からトランジ
スタ１０１＿１を介して配線１１１に供給される場合と、回路１０がＬレベルの信号又は
電圧Ｖ１を配線１１１に供給し、且つＬレベルの信号ＣＫ１が配線１１２からトランジス
タ１０１＿１を介して配線１１１に供給される場合との三つのパターンがある。
次に、期間Ｄ１、及び期間Ｅ１において、図５（Ｄ）に示すように、回路１０は、電圧Ｖ
１又はＬレベルの信号をノードｎ１、ノードｎ２、及び／又は、配線１１１に供給する。
すると、ノードｎ１の電位、ノードｎ２の電位、及び／又は、配線１１１の電位は、Ｖ１
のままになる。よって、トランジスタ１０１＿１、及びトランジスタ１０１＿２はオフの
ままになるので、配線１１２と配線１１１とは非導通状態のままになる。そして、信号Ｏ
ＵＴは、Ｌレベルのままになる。
次に、期間Ａ２において、図６（Ａ）に示すように、信号ＳＰがＨレベルになり、信号Ｓ
ＥＬ１がＬレベルになり、信号ＳＥＬ２がＨレベルになる。よって、回路１０は、Ｈレベ
ルの信号ＳＰ又は電圧Ｖ２をノードｎ２に供給する。そして、回路１０は、ノードｎ２の
電位を上昇させる。その後、ノードｎ２の電位は、Ｖ１＋Ｖｔｈ１０１＿２（Ｖｔｈ１０
１＿２：トランジスタ１０１＿２の閾値電圧）＋Ｖｘになったところで、トランジスタ１
０１＿２がオンになる。このときＶｘは０より大きい値である。よって、配線１１２と配
線１１１とは、トランジスタ１０１＿２を介して導通状態になるので、Ｌレベルの信号Ｃ
Ｋ１は、配線１１２からトランジスタ１０１＿２を介して配線１１１に供給される。この
結果、信号ＯＵＴは、Ｌレベルになる。その後、ノードｎ２の電位はさらに上昇する。や
がて、回路１０からノードｎ２への電圧又は信号の供給が止まるので、回路１０とノード
ｎ２とは非導通状態になる。この結果、ノードｎ２は、浮遊状態になり、ノードｎ２の電
位は、Ｖ１＋Ｖｔｈ１０１＿２＋Ｖｘに維持される。
なお、期間Ａ２において、回路１０は、ノードｎ１に、Ｌレベルの信号又は電圧Ｖ２を供
給することが可能である。
なお、期間Ａ２において、回路１０は、配線１１１に、Ｌレベルの信号又は電圧Ｖ２を供
給することが可能である。
次に、期間Ｂ２において、図６（Ｂ）に示すように、信号ＳＰはＬレベルになり、信号Ｓ
ＥＬ１がＬレベルのままになり、信号ＳＥＬ２がＨレベルのままになる。よって、回路１
０は、電圧又は信号などをノードｎ２に供給しないままである。よって、ノードｎ２は、
浮遊状態のままであり、ノードｎ２の電位は、Ｖ１＋Ｖｔｈ１０１＿２＋Ｖｘのままにな
る。つまり、トランジスタ１０１＿２はオンのままになるので、配線１１２と配線１１１
とはトランジスタ１０１＿２を介して導通状態のままになる。このとき、信号ＣＫ１はＬ
レベルからＨレベルに上昇するので、配線１１１の電位が上昇し始める。すると、ノード
ｎ２は浮遊状態のままなので、ノードｎ２の電位は、トランジスタ１０１＿２のゲートと
第２端子との間の寄生容量によって上昇する。いわゆる、ブートストラップ動作である。
こうして、ノードｎ２の電位は、Ｖ２＋Ｖｔｈ１０１＿２＋Ｖｘまで上昇することによっ
て、配線１１１の電位がＶ２まで上昇することが可能になる。このようにして、信号ＯＵ
Ｔは、Ｈレベルになる。
なお、期間Ｂ２において、回路１０は、ノードｎ１に、Ｌレベルの信号又は電圧Ｖ２を供
給することが可能である。
なお、期間Ｂ２において、回路１０は、配線１１１に、信号又は電圧などを供給しないこ
とが可能である。
次に、期間Ｃ２において、図６（Ｃ）に示すように、信号ＲＥがＨレベルになる。よって
、回路１０は、Ｌレベルの信号又は電圧Ｖ２をノードｎ１、ノードｎ２、及び／又は、配
線１１１に供給する。すると、ノードｎ１の電位、ノードｎ２の電位、及び／又は、配線
１１１の電位は、Ｖ１になる。よって、トランジスタ１０１＿１、及びトランジスタ１０
１＿２はオフになるので、配線１１２と配線１１１とは非導通状態になる。そして、信号
ＯＵＴは、Ｌレベルになる。
なお、期間Ｃ２において、ノードｎ２の電位が減少するタイミングよりも、信号ＣＫ１が
Ｌレベルに減少するタイミングの方が早くなるように設定することが可能である。すると
、図６（Ｅ）に示すように、Ｌレベルの信号ＣＫ１は、配線１１２からトランジスタ１０
１＿２を介して配線１１１に供給されることが可能である。トランジスタ１０１＿２のチ
ャネル幅は、例えば他のトランジスタを有する場合に他のトランジスタのチャネル幅より
大きいことが多いので、配線１１１の電位を早く減少させることができる。つまり、信号
ＯＵＴの立ち下がり時間を短くすることができる。よって、配線１１１の電位を減少させ
るためには、例えば回路１０がＬレベルの信号又は電圧Ｖ１を配線１１１に供給する場合
、Ｌレベルの信号ＣＫ１が配線１１２からトランジスタ１０１＿２を介して配線１１１に
供給される場合、または回路１０がＬレベルの信号又は電圧Ｖ１を配線１１１に供給し、
且つＬレベルの信号ＣＫ１が配線１１２からトランジスタ１０１＿２を介して配線１１１
に供給される場合などがある。
次に、期間Ｄ２、及び期間Ｅ２において、図６（Ｄ）に示すように、回路１０は、電圧Ｖ
１又はＬレベルの信号をノードｎ１、ノードｎ２、及び／又は、配線１１１に供給する。
すると、ノードｎ１の電位、ノードｎ２の電位、及び／又は、配線１１１の電位は、Ｖ１
のままになる。よって、トランジスタ１０１＿１、及びトランジスタ１０１＿２はオフの
ままになるので、配線１１２と配線１１１とは非導通状態のままになる。そして、信号Ｏ
ＵＴは、Ｌレベルのままになる。
以上のように、期間Ｔ１において、トランジスタ１０１＿２はオフになり、期間Ｔ２にお
いて、トランジスタ１０１＿１はオフになるので、トランジスタ１０１＿１、及びトラン
ジスタ１０１＿２のそれぞれがオンになる回数、又はトランジスタ１０１＿１、及びトラ
ンジスタ１０１＿２のそれぞれがオンになる時間が少なくなる。よって、トランジスタ１
０１＿１、及びトランジスタ１０１＿２の特性劣化を抑制することができる。
以上のように、本実施の形態の半導体装置は、トランジスタの特性劣化を抑制することが
できる。また、信号ＯＵＴのＨレベルの電位をＶ２まで上昇させることができるので、画
素が有するトランジスタのオンになる時間を長くすることができる。この結果、画素に十
分な時間の中でビデオ信号を書き込むことができるので、表示品位の向上を図ることがで
きる。又は、信号ＯＵＴの立ち下がり時間、及び立ち上がり時間を短くすることができる
ので、選択された行に属する画素に、別の行に属する画素へのビデオ信号が書き込まれて
しまうことを防止することができる。この結果、表示品位の向上を図ることができる。又
は、信号ＯＵＴの立ち下がり時間のばらつきを抑制することができるので、画素が保持す
るビデオ信号へのフィードスルーの影響のばらつきを抑制することできる。よって、表示
ムラを抑制することができる。
又は、本実施の形態の半導体装置では、全てのトランジスタの極性をＮチャネル型又はＰ
チャネル型とすることが可能である。したがって、ＣＭＯＳ回路と比較して、工程数の削
減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、画素
部などを含めて、全てのトランジスタがＮチャネル型の場合、トランジスタの半導体層と
して例えば非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いるこ
とが可能になる。ただし、これらの半導体を用いたトランジスタは、劣化しやすい場合が
多い。しかし本実施の形態の半導体装置は、トランジスタの劣化を抑制することができる
。
又は、トランジスタの特性が劣化した場合でも、半導体装置が動作するように、トランジ
スタのチャネル幅を大きくする必要がない。よって、トランジスタのチャネル幅を小さく
することができる。なぜなら、本実施の形態の半導体装置では、トランジスタの劣化を抑
制することができるからである。
なお、回路１０は、期間Ｃ１、期間Ｄ１、期間Ｅ１、期間Ａ２、期間Ｂ２、期間Ｃ２、期
間Ｄ２、及び／又は、期間Ｅ２において、Ｌレベルの信号又は電圧Ｖ１をノードｎ１に供
給することが可能であるし、電圧又は信号などをノードｎ１に供給しないことが可能であ
る。ただし、これに限定されない。
なお、回路１０は、期間Ａ１、期間Ｂ１、期間Ｃ１、期間Ｄ１、期間Ｅ１、期間Ｃ２、期
間Ｄ２、及び／又は、期間Ｅ２において、Ｌレベルの信号又は電圧Ｖ１をノードｎ２に供
給することが可能であるし、電圧又は信号などをノードｎ２に供給しないことが可能であ
る。ただし、これに限定されない。
なお、回路１０は、期間Ａ１、期間Ｃ１、期間Ｄ１、期間Ｅ１、期間Ａ２、期間Ｃ２、期
間Ｄ２、及び／又は、期間Ｅ２において、Ｌレベルの信号又は電圧Ｖ１を配線１１１に供
給することが可能であるし、電圧又は信号などを配線１１１に供給しないことが可能であ
る。ただし、これに限定されない。
なお、信号ＣＫ１、及び信号ＣＫ２は、非平衡であることが可能である。図７（Ａ）には
、一例として、１周期のうち、Ｈレベルになる期間がＬレベルになる期間よりも短い場合
のタイミングチャートを示す。こうすることによって、期間Ｃ１、又は期間Ｃ２において
、Ｌレベルの信号ＣＫ１を配線１１１に供給されるので、信号ＯＵＴの立ち下がり時間を
短くすることができる。又は、配線１１１が画素部に延伸して配置される場合、画素への
不正なビデオ信号の書き込みを防止することができる。ただし、これに限定されず、１周
期のうち、Ｈレベルになる期間がＬレベルになる期間よりも長いことが可能である。
なお、本実施の形態の半導体装置には、多相のクロック信号を用いることが可能である。
例えば、ｎ（ｎは自然数）と示す場合、ｎ＋１相のクロック信号とは、周期がそれぞれ１
／ｎ＋１周期ずつずれたｎ＋１個のクロック信号のことである。又は、多相のクロック信
号のいずれか二つが、各々、配線１１２、配線１１３に入力されることが可能である。図
７（Ｂ）には、一例として、半導体装置に３相のクロック信号を用いる場合のタイミング
チャートを示す。ただし、これに限定されない。
なお、ｎが大きいほど、クロック周波数が小さくなるので、消費電力の低減を図ることが
できる。ただし、ｎが大きすぎると、信号の数が増えるので、レイアウト面積が大きくな
ったり、外部回路の規模が大きくなったりする場合がある。よって、ｎ＜８であることが
好ましい。より好ましくは、ｎ＜６であることが好ましい。さらに好ましくは、ｎ＝４、
又はｎ＝３であることが好ましい。ただし、これに限定されない。
なお、トランジスタ１０１＿１とトランジスタ１０１＿２とは同様の機能を有するので、
トランジスタ１０１＿１のチャネル幅と、トランジスタ１０１＿２のチャネル幅とは、お
おむね等しいことが好ましい。このように、トランジスタサイズをおおむね等しくするこ
とによって、トランジスタの電流供給能力をおおむね等しくすることができる。又は、ト
ランジスタの劣化の程度をおおむね等しくすることができる。よって、複数のトランジス
タを切り替えて用いても、信号ＯＵＴの波形をおおむね等しくすることができる。ただし
、これに限定されず、トランジスタ１０１＿１のチャネル幅と、トランジスタ１０１＿２
のチャネル幅とは、異なることが可能である。
なお、トランジスタのチャネル幅と記載する場合、これをトランジスタのＷ／Ｌ（Ｗ：チ
ャネル幅、Ｌ：チャネル長）比と言い換えることが可能である。
なお、トランジスタ１０１＿１とトランジスタ１０１＿２とは、同じ期間においてオンに
なることが可能である。例えば、期間Ｂ１又は期間Ｂ２において、トランジスタ１０１＿
１とトランジスタ１０１＿２とがオンになることによって、一方のトランジスタのみがオ
ンになる場合よりも配線１１１の電位を早く上昇させることができる。よって、信号ＯＵ
Ｔの立ち上がり時間を短くすることができる。
なお、図８（Ａ）に示すように、配線１１２を配線１１２Ａ〜１１２Ｂという複数の配線
に分割することが可能である。そして、トランジスタ１０１＿１の第１端子を配線１１２
Ａと接続させ、トランジスタ１０１＿２の第１端子を配線１１２Ｂと接続させることが可
能である。また、配線１１２Ａ〜１１２Ｂは、他の配線、又はノードなどと接続させるこ
とが可能である。
なお、図８（Ａ）と同様に、図４（Ａ）〜（Ｂ）においても、配線１１２を複数の配線（
例えば配線１１２Ａ〜１１２Ｂ）に分割することが可能である。
なお、図８（Ｂ）に示すように、トランジスタ１０１＿１のゲートと第２端子との間に容
量素子１２１＿１を接続し、トランジスタ１０１＿２のゲートとの第２端子との間に容量
素子１２１＿２を接続することが可能である。こうすることによって、ブートストラップ
動作時に、ノードｎ１の電位、又はノードｎ２の電位が上昇しやすくなる。よって、トラ
ンジスタ１０１＿１、及びトランジスタ１０１＿２のＶｇｓを大きくすることができるの
で、これらのトランジスタのチャネル幅を小さくすることができる。又は、信号ＯＵＴの
立ち下がり時間、又は立ち上がり時間を短くすることができる。ただし、これに限定され
ず、容量素子１２１＿１と容量素子１２１＿２との一方を省略することが可能である。又
は、容量素子をトランジスタのゲート（ノードｎ１、ノードｎ２）と、第２端子（配線１
１２）との間に接続することが可能である。又は、容量素子として、例えばＭＩＳ容量を
用いることが可能である。
なお、容量素子１２１＿１、及び容量素子１２１＿２の一方の電極の材料は、例えばトラ
ンジスタ１０１＿１、及びトランジスタ１０１＿２のゲートと同様な材料であることが好
ましい。容量素子１２１＿１、及び容量素子１２１＿２の他方の電極の材料は、トランジ
スタ１０１＿１、及びトランジスタ１０１＿２のソース又はドレインと同様な材料である
ことが好ましい。こうすることによって、レイアウト面積を小さくすることができる。又
は、容量値を大きくすることができる。ただし、これに限定されず、容量素子１２１＿１
、及び容量素子１２１＿２の一方の電極の材料、及び他方の電極の材料としては、様々な
材料を用いることが可能である。
なお、容量素子１２１＿１の容量値と、容量素子１２１＿２の容量値とはおおむね等しい
ことが好ましい。又は、容量素子１２１＿１の一方の電極と他方の電極とが重なる面積と
、容量素子１２１＿２の一方の電極と他方の電極とが重なる面積とは、おおむね等しいこ
とが好ましい。こうすることによって、トランジスタを切り替えて用いても、トランジス
タ１０１＿１のＶｇｓとトランジスタ１０１＿２のＶｇｓとをおおむね等しくすることが
可能なので、信号ＯＵＴの波形をおおむね等しくすることができる。ただし、これに限定
されず、容量素子１２１＿１の容量値と、容量素子１２１＿２の容量値とは、異なること
が可能である。又は、容量素子１２１＿１の一方の電極と他方の電極とが重なる面積と、
容量素子１２１＿２の一方の電極と他方の電極とが重なる面積とは、異なることが可能で
ある。
なお、図８（Ｂ）と同様に、図４（Ａ）〜（Ｂ）、及び図８（Ａ）においても、トランジ
スタ１０１＿１のゲートと第２端子との間に容量素子１２１＿１を接続することが可能で
ある。又は、トランジスタ１０１＿２のゲートと第２端子との間に容量素子１２１＿２を
接続することが可能である。
なお、図８（Ｃ）に示すように、回路１００は、トランジスタ１０１＿１〜１０１＿Ｎと
いう複数のトランジスタを有することが可能である。トランジスタ１０１＿１〜１０１＿
Ｎの第１端子は、配線１１２と接続され、トランジスタ１０１＿１〜１０１＿Ｎの第２端
子は、配線１１１と接続される。そして、トランジスタ１０１＿１〜１０１＿Ｎのゲート
を、各々、ノードｎ１〜ｎＮとする。この図８（Ｃ）の構成は、実施の形態１において、
スイッチとしてトランジスタを用いる場合の構成に対応する。よって、トランジスタ１０
１＿１〜１０１＿Ｎは、スイッチ１１＿１〜１１＿Ｎと同様な機能をする。
なお、Ｎが大きいほど、それぞれのトランジスタがオンになる回数、又はそれぞれのトラ
ンジスタがオンになる時間が短くなるので、トランジスタの特性劣化を抑制することがで
きる。ただし、Ｎが大きすぎると、トランジスタの数が増えるので、回路規模が大きくな
る。よって、Ｎ＜６であることが好ましい。より好ましくは、Ｎ＜４であることが好まし
い。さらに好ましくはＮ＝３、又はＮ＝２であることが好ましい。
なお、図８（Ｃ）と同様に、図４（Ａ）〜（Ｂ）、及び図８（Ａ）〜（Ｂ）においても、
回路１００は、トランジスタ１０１＿１〜１０１＿Ｎという複数のトランジスタを有する
ことが可能である。特に、図８（Ａ）において、回路１００がトランジスタ１０１＿１〜
１０１＿Ｎという複数のトランジスタを有する場合、配線１１２をＮ本の配線に分割する
ことが可能である。特に、図８（Ｂ）において、回路１００がトランジスタ１０１＿１〜
１０１＿Ｎという複数のトランジスタを有する場合、トランジスタ１０１＿１〜１０１＿
Ｎのゲートとトランジスタ１０１＿１〜１０１＿Ｎの第２端子との間に、各々、容量素子
を接続することが可能である。
なお、図８（Ｄ）に示すように、トランジスタ１０１＿１を、一方の端子（以下、正極と
もいう）がノードｎ１と接続され、他方の端子（以下、負極ともいう）が配線１１１と接
続されるダイオード１０１ａ＿１と置き換えることが可能である。同様に、トランジスタ
１０１＿２を、一方の端子（以下、正極ともいう）がノードｎ２と接続され、他方の端子
（以下、負極ともいう）が配線１１１と接続されるダイオード１０１ａ＿２と置き換える
ことが可能である。ただし、これに限定されず、図８（Ｅ）に示すように、トランジスタ
１０１＿１の第１端子をノードｎ１に接続することによって、トランジスタ１０１＿１を
ダイオード接続された構成にすることが可能である。同様に、トランジスタ１０１＿２の
第１端子をノードｎ２に接続することによって、トランジスタ１０１＿２をダイオード接
続された構成にすることが可能である。
なお、図８（Ｄ）〜（Ｅ）と同様に、図４（Ａ）〜（Ｂ）、及び図８（Ａ）〜（Ｃ）にお
いても、トランジスタをダイオードに置き換えることが可能である。又は、トランジスタ
をダイオード接続された構成にすることが可能である。
なお、図８（Ｆ）に示すように、出力信号を二つに分割することが可能である。そのため
に、半導体装置は、回路１２０を有することが可能である。回路１２０は、トランジスタ
１２２＿１〜１２２＿２という複数のトランジスタを有する。回路１２０は、回路１００
と同様の機能を有する。トランジスタ１２２＿１〜１２２＿２は、各々、トランジスタ１
０１＿１〜１０１＿２と同様の機能を有する。トランジスタ１２２＿１の第１端子は、配
線１１２と接続され、トランジスタ１２２＿１の第２端子は、配線２１１と接続され、ト
ランジスタ１２２＿１のゲートは、ノードｎ１と接続される。トランジスタ１２２＿２の
第１端子は、配線１１２と接続され、トランジスタ１２２＿２の第２端子は、配線２１１
と接続され、トランジスタ１２２＿２のゲートは、ノードｎ２と接続される。こうして、
トランジスタ１０１＿１とトランジスタ１２２＿１とは、同じタイミングで制御され、ト
ランジスタ１０１＿２とトランジスタ１２２＿２とは、同じタイミングで制御されること
になる。したがって、配線２１１から出力される信号は、信号ＯＵＴとおおむね等しいタ
イミングでＨレベル又はＬレベルとなる。
なお、配線１１１から出力される信号がゲート信号、又は選択信号として機能する場合、
配線２１１から出力される信号は、転送用の信号、リセット信号、又はゲート信号などと
して機能することが可能である。このような場合、配線１１１の負荷は、配線２１１の負
荷よりも大きくなる場合が多いので、トランジスタ１０１＿１のチャネル幅は、トランジ
スタ１２２＿１のチャネル幅よりも大きいことが好ましい。同様に、トランジスタ１０２
＿２のチャネル幅は、トランジスタ１２２＿２のチャネル幅よりも大きいことが好ましい
。ただし、これに限定されない。
なお、図８（Ｆ）と同様に、図４（Ａ）〜（Ｂ）、及び図８（Ａ）〜（Ｅ）においても、
半導体装置は、回路１２０を有することによって、出力信号を二つに分割することが可能
である。そして、回路１２０は、トランジスタ１２２＿１〜１２２＿２という複数のトラ
ンジスタを有することが可能である。特に、図８（Ｃ）において、回路１００がトランジ
スタ１０１＿１〜１０１＿Ｎという複数のトランジスタを有する場合、回路１２０は、Ｎ
個のトランジスタを有することが可能である。
次に、回路１０の具体例について説明する。まず、図９（Ａ）を参照して、回路１０が回
路２００を有する場合の構成について説明する。回路２００は、回路１０の一部を示す。
回路２００は、配線１１４、配線１１５＿１、配線１１５＿２、ノードｎ１、及び／又は
、ノードｎ２と接続される。ただし、これに限定されず、回路２００は、他の配線、又は
他のノードと接続されることが可能である。
回路２００は、一つ又は二つ以上のトランジスタを有する場合が多い。これらのトランジ
スタの極性は、トランジスタ１０１＿１〜１０１＿２の極性と同じ場合が多く、Ｎチャネ
ル型である場合が多い。ただし、これに限定されず、回路２００は、Ｐチャネル型のトラ
ンジスタを有することが可能である。又は、回路２００は、Ｎチャネル型のトランジスタ
とＰチャネル型のトランジスタとを有することが可能である。つまり、回路２００は、Ｃ
ＭＯＳ回路であることが可能である。
回路２００は、信号ＳＰ、信号ＳＥＬ１、信号ＳＥＬ２、ノードｎ１の電位、及び／又は
、ノードｎ２の電位に応じて、ノードｎ１、及び／又は、ノードｎ２に信号又は電圧を供
給するタイミングを制御する機能を有する。こうして、回路２００は、ノードｎ１の電位
、及び／又は、ノードｎ２の電位を制御する機能を有する。例えば、回路２００は、Ｈレ
ベルの信号又は電圧Ｖ２をノードｎ１、及び／又は、ノードｎ２に供給する機能を有する
。又は、回路２００は、Ｌレベルの信号又は電圧Ｖ１をノードｎ１、及び／又は、ノード
ｎ２に供給する機能を有する。又は、回路２００は、信号又は電圧などをノードｎ１、及
び／又は、ノードｎ２に供給しない機能を有する。又は、回路２００は、ノードｎ１の電
位、及び／又は、ノードｎ２の電位を上昇させる機能を有する。又は、回路２００は、ノ
ードｎ１の電位、及び／又は、ノードｎ２の電位を減少又は維持する機能を有する。又は
、回路２００は、ノードｎ１、及び／又は、ノードｎ２を浮遊状態にする機能を有する。
ここで、回路２００の一例について、図９（Ｂ）を参照して説明する。回路２００は、ト
ランジスタ２０１＿１〜２０１＿２という複数のトランジスタを有する。トランジスタ２
０１＿１の第１端子は、配線１１５＿１と接続され、トランジスタ２０１＿１の第２端子
は、トランジスタ１０１＿１のゲートと接続され、トランジスタ２０１＿１のゲートは、
配線１１４と接続される。トランジスタ２０１＿２の第１端子は、配線１１５＿２と接続
され、トランジスタ２０１＿２の第２端子は、トランジスタ１０１＿２のゲートと接続さ
れ、トランジスタ２０１＿２のゲートは、配線１１４と接続される。ただし、これに限定
されず、回路２００としては、様々な構成を用いることが可能である。
トランジスタ２０１＿１、及びトランジスタ２０１＿２は、トランジスタ１０１＿１、及
びトランジスタ１０１＿２と同じ極性であることが好ましく、Ｎチャネル型とする。ただ
し、これに限定されず、トランジスタ２０１＿１、及び／又は、トランジスタ２０１＿２
は、Ｐチャネル型であることが可能である。
トランジスタ２０１＿１は、配線１１４の電位に応じて、配線１１５＿１とノードｎ１と
の導通状態を制御する機能を有する。又は、トランジスタ２０１＿１は、配線１１４の電
位に応じて、配線１１５＿１の電位をノードｎ１に供給する機能を有する。又は、トラン
ジスタ２０１＿１は、信号ＳＰに応じてオンまたはオフになる機能を有し、又は、トラン
ジスタ２０１＿１は、トランジスタ１０１＿１に信号ＳＥＬ１が入力されるか否かを制御
する機能を有する。又はトランジスタ２０１＿１は、オン又はオフになることにより信号
ＯＵＴの電位状態を設定するか否かを制御する機能を有する。トランジスタ２０１＿２は
、配線１１４の電位に応じて、配線１１５＿２とノードｎ２との導通状態を制御する機能
を有する。又は、トランジスタ２０１＿２は、配線１１４の電位に応じて、配線１１５＿
２の電位をノードｎ２に供給する機能を有する。又は、トランジスタ２０１＿２は、信号
ＳＰに応じてオンまたはオフになる機能を有し、又は、トランジスタ２０１＿２は、トラ
ンジスタ１０１＿２に信号ＳＥＬ２が入力されるか否かを制御する機能を有する。又はト
ランジスタ２０１＿２は、オン又はオフになることにより信号ＯＵＴの電位状態を設定す
るか否かを制御する機能を有する。
図９（Ａ）の半導体装置の動作について説明する。ここでは、一例として回路２００の回
路構成が図９（Ｂ）に示す回路構成である場合について説明する。期間Ａ１において、図
１０（Ａ）に示すように、信号ＳＰがＨレベルになるので、トランジスタ２０１＿１、及
びトランジスタ２０１＿２はオンになる。よって、Ｈレベルの信号ＳＥＬ１は、配線１１
５＿１からトランジスタ２０１＿１を介してノードｎ１に供給され、Ｌレベルの信号ＳＥ
Ｌ２は、配線１１５＿２からトランジスタ２０１＿２を介してノードｎ２に供給される。
こうして、ノードｎ１の電位は上昇し始め、ノードｎ１の電位はＶ２となる。その後、ノ
ードｎ１の電位が配線１１４の電位（Ｖ２）からトランジスタ２０１＿１の閾値電圧（Ｖ
ｔｈ２０１＿１）を引いた値（Ｖ２−Ｖｔｈ２０１＿１）まで上昇したところで、トラン
ジスタ２０１＿１はオフになる。よって、ノードｎ１は、電位をＶ２−Ｖｔｈ２０１＿１
に維持したまま、浮遊状態になる。
期間Ｂ１〜Ｅ１において、信号ＳＰがＬレベルになるので、トランジスタ２０１＿１、及
びトランジスタ２０１＿２はオフになる。よって、配線１１５＿１とノードｎ１とは非導
通状態になり、配線１１５＿２とノードｎ２とは非導通状態になる。なお、期間Ｂ１にお
ける半導体装置の模式図を図１０（Ｂ）に示し、期間Ｃ１における半導体装置の模式図を
図１０（Ｃ）に示し、期間Ｄ１及び期間Ｅ１における半導体装置の模式図を図１０（Ｄ）
に示す。
次に、期間Ａ２において、図１０（Ｅ）に示すように、信号ＳＰがＨレベルになるので、
トランジスタ２０１＿１、及びトランジスタ２０１＿２はオンになる。よって、Ｌレベル
の信号ＳＥＬ１は、配線１１５＿１からトランジスタ２０１＿１を介してノードｎ１に供
給され、Ｈレベルの信号ＳＥＬ２は、配線１１５＿２からトランジスタ２０１＿２を介し
てノードｎ２に供給される。こうして、ノードｎ１の電位はＶ１となり、ノードｎ２の電
位は上昇し始める。その後、ノードｎ２の電位が配線１１４の電位（Ｖ２）からトランジ
スタ２０１＿２の閾値電圧（Ｖｔｈ２０１＿２）を引いた値（Ｖ２−Ｖｔｈ２０１＿２）
まで上昇したところで、トランジスタ２０１＿２はオフになる。よって、ノードｎ２は、
電位をＶ２−Ｖｔｈ２０１＿２に維持したまま、浮遊状態になる。
期間Ｂ２〜Ｅ２において、信号ＳＰがＬレベルになるので、トランジスタ２０１＿１、及
びトランジスタ２０１＿２はオフになる。よって、配線１１５＿１とノードｎ１とは非導
通状態になり、配線１１５＿２とノードｎ２とは非導通状態になる。なお、期間Ｂ２にお
ける半導体装置の模式図を図１０（Ｆ）に示し、期間Ｃ２における半導体装置の模式図を
図１０（Ｇ）に示し、期間Ｄ２及び期間Ｅ２における半導体装置の模式図を図１０（Ｈ）
に示す。
以上のように、回路１０を構成することにより、回路１００のいずれかのトランジスタを
選択的にオンまたはオフさせることができる。また、回路１００のトランジスタをオフさ
せる場合にも回路１０からオフさせるトランジスタのゲートに電位が与えられるため、浮
遊状態になることを抑制することができる
なお、トランジスタ２０１＿１とトランジスタ２０１＿２とは同様の機能を有するので、
トランジスタ２０１＿１のチャネル幅と、トランジスタ２０１＿２のチャネル幅とは、お
おむね等しいことが好ましい。このように、トランジスタサイズをおおむね等しくするこ
とによって、電流供給能力をおおむね等しくすることができる。又は、トランジスタの劣
化の程度をおおむね等しくすることができる。よって、トランジスタを切り替えて用いて
も、ノードｎ１の電位とノードｎ２の電位とをおおむね等しくすることができるので、信
号ＯＵＴの波形をおおむね等しくすることができる。ただし、これに限定されず、トラン
ジスタ２０１＿１のチャネル幅と、トランジスタ２０１＿２のチャネル幅とは、異なるこ
とが可能である。
なお、トランジスタ２０１＿１の負荷（例えばノードｎ１）は、トランジスタ１０１＿１
の負荷（例えば配線１１１）よりも小さい場合が多いので、トランジスタ２０１＿１のチ
ャネル幅は、トランジスタ１０１＿１のチャネル幅よりも小さいことが好ましい。同様に
、トランジスタ２０１＿２の負荷（例えばノードｎ２）は、トランジスタ１０１＿２の負
荷（例えば配線１１１）よりも小さい場合が多いので、トランジスタ２０１＿２のチャネ
ル幅は、トランジスタ１０１＿２のチャネル幅よりも小さいことが好ましい。ただし、こ
れに限定されず、トランジスタ２０１＿１のチャネル幅は、トランジスタ１０１＿１のチ
ャネル幅よりも大きいことが可能である。又は、トランジスタ２０１＿２のチャネル幅は
、トランジスタ１０１＿２のチャネル幅よりも大きいことが可能である。
なお、図９（Ｃ）に示すように、図８（Ｃ）のように回路１００がトランジスタ１０１＿
１〜１０１＿Ｎという複数のトランジスタを有する場合、回路２００は、トランジスタ２
０１＿１〜２０１＿Ｎという複数のトランジスタを有することが可能である。トランジス
タ２０１＿１〜２０１＿Ｎの第１端子は、各々、配線１１５＿１〜１１５＿Ｎと接続され
る。トランジスタ２０１＿１〜２０１＿Ｎの第２端子は、ノードｎ１〜ｎＮと接続される
。トランジスタ２０１＿１〜２０１＿Ｎのゲートは、配線１１４と接続される。
なお、図９（Ｄ）に示すように、配線１１４を配線１１４Ａ〜１１４Ｂという複数の配線
に分割することが可能である。よって、配線１１４Ａ〜１１４Ｂは、配線１１４と同様の
機能を有することが可能である。トランジスタ２０１＿１のゲートは、配線１１４Ａと接
続され、トランジスタ２０１＿２のゲートは、配線１１４Ｂと接続される。この場合、配
線１１４Ａ、及び配線１１４Ｂには、各々、おおむね等しい波形の信号が入力されること
が可能であるし、別々の信号が入力されることが可能である。
なお、図９（Ｄ）と同様に、図９（Ｃ）においても、配線１１４を複数の配線に分割する
ことが可能である。
なお、図９（Ｅ）に示すように、トランジスタ２０１＿１の第１端子と、トランジスタ２
０１＿２の第１端子とは、同じ配線と接続されることが可能である。図９（Ｅ）の一例で
は、トランジスタ２０１＿１〜２０１＿２の第１端子は、配線１１５＿１と接続される。
ただし、これに限定されず、トランジスタ２０１＿１〜２０１＿２の第１端子は、他にも
様々な配線と接続されることが可能である。例えば、トランジスタ２０１＿１〜２０１＿
２の第１端子は、配線１１３、又は信号ＣＫ２が入力される配線などと接続されることが
可能である。
なお、図９（Ｅ）と同様に、図９（Ｃ）〜（Ｄ）においても、トランジスタ２０１＿１〜
２０１＿２の第１端子は同じ配線と接続されることが可能である。特に、図９（Ｃ）の場
合には、トランジスタ２０１＿１〜２０１＿Ｎの第１端子は、同じ配線に接続されること
が可能である。
なお、図９（Ｆ）に示すように、トランジスタ２０１＿１の第１端子が配線１１４と接続
され、トランジスタ２０１＿１の第２端子がノードｎ１と接続され、トランジスタ２０１
＿１のゲートが配線１１５＿１と接続されることが可能である。トランジスタ２０１＿２
の第１端子が配線１１４と接続され、トランジスタ２０１＿２の第２端子がノードｎ２と
接続され、トランジスタ２０１＿２のゲートが配線１１５＿２と接続されることが可能で
ある。この場合、期間Ｔ１において、信号ＳＥＬ１はＨレベルであり、信号ＳＥＬ２はＬ
レベルであるとすると、トランジスタ２０１＿１はオンになり、トランジスタ２０１＿２
はオフになる。よって、期間Ａ１において、Ｈレベルの信号ＳＰは、配線１１４からトラ
ンジスタ２０１＿１を介してノードｎ１に供給されるので、ノードｎ１の電位が上昇する
。一方で、期間Ｔ２において、信号ＳＥＬ１はＬレベルであり、信号ＳＥＬ２はＨレベル
であるとすると、トランジスタ２０１＿１はオフになり、トランジスタ２０１＿２はオン
になる。よって、期間Ａ２において、Ｈレベルの信号ＳＰは、配線１１４からトランジス
タ２０１＿２を介してノードｎ２に供給されるので、ノードｎ２の電位が上昇する。
なお、図１１（Ａ）に示すように、トランジスタ２０１＿１の第２端子とノードｎ１との
間には、ダイオード接続された構成のトランジスタ２０２＿１が接続されることが可能で
ある。同様に、トランジスタ２０１＿２の第２端子とノードｎ２との間には、ダイオード
接続された構成のトランジスタ２０２＿２が接続されることが可能である。トランジスタ
２０２＿１の第１端子は、トランジスタ２０１＿１の第２端子と接続され、トランジスタ
２０２＿１の第２端子は、ノードｎ１と接続され、トランジスタ２０２＿１のゲートは、
トランジスタ２０１＿１の第２端子と接続される。トランジスタ２０２＿２の第１端子は
、トランジスタ２０１＿２の第２端子と接続され、トランジスタ２０２＿２の第２端子は
、ノードｎ２と接続され、トランジスタ２０２＿２のゲートは、トランジスタ２０１＿２
の第２端子と接続される。トランジスタ２０１＿１、及びトランジスタ２０１＿２は、ダ
イオードとして機能することが可能である。トランジスタ２０１＿１は、非導通状態にな
ることによって、ノードｎ１の電位の減少を防ぐ機能を有する。同様に、トランジスタ２
０１＿２は、非導通状態になることによって、ノードｎ２の電位の減少を防ぐ機能を有す
る。ただし、これに限定されず、トランジスタ２０１＿１の第２端子とノードｎ１との間
、及び／又は、トランジスタ２０１＿２の第２端子とノードｎ２との間には、様々な素子
、又は回路を接続することが可能である。又は、トランジスタ２０１＿１の第１端子と配
線１１５＿１との間、及び／又は、トランジスタ２０１＿２の第１端子と配線１１５＿２
との間にも、様々な素子、又は回路を接続することが可能である。例えば、図１１（Ｂ）
に示すように、トランジスタ２０２＿１は、トランジスタ２０１＿１の第１端子と配線１
１５＿１との間に接続されることが可能である。又は、トランジスタ２０２＿２は、トラ
ンジスタ２０１＿２の第１端子と配線１１５＿２との間に接続されることが可能である。
なお、図１１（Ａ）〜（Ｂ）と同様に、図９（Ｃ）〜（Ｆ）においても、トランジスタ２
０１＿１の第２端子とノードｎ１との間、トランジスタ２０１＿２の第２端子とノードｎ
２との間、トランジスタ２０１＿１の第１端子と配線１１５＿１との間、及び／又は、ト
ランジスタ２０１＿２の第１端子と配線１１５＿２との間には、様々な素子、又は回路を
接続することが可能である。図１１（Ｃ）には、一例として、図９（Ｆ）において、トラ
ンジスタ２０１＿１の第２端子とノードｎ１との間に、ダイオード接続された構成のトラ
ンジスタ２０２＿１が接続され、トランジスタ２０１＿２の第２端子とノードｎ２との間
に、ダイオード接続された構成のトランジスタ２０２＿２が接続される場合の構成を示す
。図１１（Ｄ）には、一例として、図９（Ｆ）において、トランジスタ２０１＿１の第１
端子と配線１１４との間に、ダイオード接続された構成のトランジスタ２０２＿１が接続
され、トランジスタ２０１＿２の第１端子と配線１１４との間に、ダイオード接続された
構成のトランジスタ２０２＿１が接続される場合の構成を示す。
なお、図１１（Ｅ）に示すように、回路２００は、トランジスタ２０３＿１〜２０３＿２
という複数のトランジスタを有することが可能である。トランジスタ２０３＿１〜２０３
＿２は、トランジスタ２０１＿１〜２０１＿２と同じ極性であることが好ましく、Ｎチャ
ネル型であるものとする。ただし、これに限定されず、トランジスタ２０３＿１〜２０３
＿２は、Ｐチャネル型であることが可能である。トランジスタ２０３＿１の第１端子は、
配線１１７と接続され、トランジスタ２０３＿１の第２端子は、ノードｎ１と接続され、
トランジスタ２０３＿１のゲートは、配線１１５＿２と接続される。トランジスタ２０３
＿２の第１端子は、配線１１７と接続され、トランジスタ２０３＿２の第２端子は、ノー
ドｎ２と接続され、トランジスタ２０３＿２のゲートは、配線１１５＿１と接続される。
ただし、これに限定されない。例えば、トランジスタ２０３＿１の第２端子は、ノードｎ
２と接続されることが可能である。又は、トランジスタ２０３＿２の第２端子は、ノード
ｎ１と接続されることが可能である。
なお、トランジスタ２０３＿１は、信号ＳＥＬ２に応じて、配線１１７とノードｎ１との
導通状態を制御することによって、電圧Ｖ１がノードｎ１に供給されるタイミングを制御
する機能を有し、スイッチとして機能することが可能である。トランジスタ２０３＿２は
、信号ＳＥＬ１に応じて、配線１１７とノードｎ２との導通状態を制御することによって
、電圧Ｖ１がノードｎ２に供給されるタイミングを制御する機能を有し、スイッチとして
機能することが可能である。こうして、期間Ｔ１において、トランジスタ２０３＿２によ
って、ノードｎ２に電圧Ｖ１が供給される。よって、トランジスタ２０１＿２がオフであ
っても、ノードｎ２の電位を固定することができる。同様に、期間Ｔ２において、トラン
ジスタ２０３＿１によって、ノードｎ１に電圧Ｖ１が供給される。よって、トランジスタ
２０１＿１がオフであっても、ノードｎ１の電位を固定することができる。この結果、ノ
イズに強い半導体装置を得ることができる。
なお、図１１（Ｆ）に示すように、配線１１７を配線１１７Ａ〜１１７Ｂという複数の配
線に分割することが可能である。トランジスタ２０３＿１の第１端子、及びトランジスタ
２０３＿２の第１端子は、各々、配線１１７Ａ、配線１１７Ｂと接続されることが可能で
ある。配線１１７Ａ〜１１７Ｂは、様々な配線、様々な素子、又は様々なノードと接続さ
れることが可能である。
なお、図１２（Ａ）に示すように、トランジスタ２０３＿１の第２端子は、配線１１５＿
１と接続され、トランジスタ２０３＿２の第２端子は、配線１１５＿２と接続されること
が可能である。こうすることによって、トランジスタ２０３＿１がオフになる期間（例え
ば期間Ｔ１）において、トランジスタ２０３＿１の第１端子にはＨレベルの信号が入力さ
れる。よって、トランジスタ２０３＿１には逆バイアスが印加されるので、劣化を抑制す
ることができる。同様に、トランジスタ２０３＿２がオフになる期間（例えば期間Ｔ２）
において、トランジスタ２０３＿２第１端子にはＨレベルの信号が入力される。よって、
トランジスタ２０３＿２には逆バイアスが印加されるので、劣化を抑制することができる
。
なお、図１２（Ｂ）に示すように、トランジスタ２０３＿１、及びトランジスタ２０３＿
２は、ダイオード接続された構成であることが可能である。例えば、トランジスタ２０３
＿１の第１端子は、配線１１５＿１と接続され、トランジスタ２０３＿１の第２端子は、
ノードｎ１と接続され、トランジスタ２０３＿１のゲートは、ノードｎ１と接続される。
同様に、トランジスタ２０３＿２の第１端子は、配線１１５＿２と接続され、トランジス
タ２０３＿２の第２端子は、ノードｎ２と接続され、トランジスタ２０３＿２のゲートは
、ノードｎ２と接続される。この場合、期間Ｔ１において、信号ＳＥＬ２がＬレベルにな
ると、Ｌレベルの信号ＳＥＬ２は、配線１１５＿２からトランジスタ２０３＿２を介して
ノードｎ２に供給される。よって、ノードｎ２の電位をおおむねＶ１になるように固定す
ることができる。一方で、期間Ｔ２において、信号ＳＥＬ１がＬレベルになると、Ｌレベ
ルの信号ＳＥＬ１は、配線１１５＿１からトランジスタ２０３＿１を介してノードｎ１に
供給される。よって、ノードｎ１の電位をおおむねＶ１になるように固定することができ
る。ただし、これに限定されない。例えば、トランジスタ２０３＿１のゲートは、配線１
１５＿１と接続されることが可能である。又は、トランジスタ２０３＿２のゲートは、配
線１１５＿２と接続されることが可能である。
なお、図１１（Ｅ）〜（Ｆ）、及び図１２（Ａ）〜（Ｂ）と同様に、図９（Ｃ）〜（Ｆ）
、及び図１１（Ａ）〜（Ｄ）においても、回路２００は、トランジスタ２０３＿１〜２０
３＿２を有することが可能である。例えば、図１２（Ｃ）には、図９（Ｆ）において、回
路２００がトランジスタ２０３＿１〜２０３＿２を有する場合の構成を示す。図１２（Ｄ
）〜（Ｅ）には、図１１（Ａ）において、回路２００がトランジスタ２０３＿１〜２０３
＿２を有する場合の構成を示す。図１２（Ｆ）には、図１１（Ｄ）において、回路２００
がトランジスタ２０３＿１〜２０３＿２を有する場合の構成を示す。
なお、トランジスタ２０３＿１の第２端子、及びトランジスタ２０３＿２の第２端子は、
様々な配線又はノードと接続されることが可能である。例えば、図１２（Ｅ）に示すよう
に、トランジスタ２０３＿１の第２端子は、トランジスタ２０１＿１の第２端子と接続さ
れることが可能である。同様に、トランジスタ２０３＿２の第２端子は、トランジスタ２
０１＿２の第２端子と接続されることが可能である。又は、図１２（Ｆ）に示すように、
トランジスタ２０３＿１の第２端子は、トランジスタ２０１＿１の第１端子と接続される
ことが可能である。同様に、トランジスタ２０３＿２の第２端子は、トランジスタ２０１
＿２の第１端子と接続されることが可能である。
なお、図５（Ｆ）に示すように、回路２００は、トランジスタ２０１＿１〜２０１＿２に
加え、トランジスタ２０３＿１〜２０３＿２という複数のトランジスタを有することが可
能である。トランジスタ２０３＿１〜２０３＿２は、トランジスタ２０１＿１〜２０１＿
２と同じ極性であることが好ましく、Ｎチャネル型であるものとする。ただし、これに限
定されず、トランジスタ２０３＿１〜２０３＿２は、Ｐチャネル型であることが可能であ
る。トランジスタ２０３＿１の第１端子は、配線１１４と接続され、トランジスタ２０３
＿１の第２端子は、ノードｎ１と接続され、トランジスタ２０３＿１のゲートは、配線１
１８と接続される。トランジスタ２０３＿２の第１端子は、配線１１４と接続され、トラ
ンジスタ２０３＿２の第２端子は、ノードｎ２と接続され、トランジスタ２０３＿２のゲ
ートは、配線１１８と接続される。配線１１８には、信号ＣＫ２が入力されるものとする
。よって、配線１１８は、信号線又はクロック信号線として機能することが可能である。
ただし、これに限定されず、配線１１８には様々な信号、様々な電圧、又は様々な電流を
入力することが可能である。トランジスタ２０３＿１は、配線１１８の電位に応じて、配
線１１４とノードｎ１との導通状態を制御する機能を有する。又は、トランジスタ２０３
＿１は、配線１１８の電位に応じて、配線１１４の電位をノードｎ１に供給する機能を有
する。トランジスタ２０３＿２は、配線１１８の電位に応じて、配線１１４とノードｎ２
との導通状態を制御する機能を有する。又は、トランジスタ２０３＿２は、配線１１８の
電位に応じて、配線１１４の電位をノードｎ２に供給する機能を有する。ただし、これに
限定されず、トランジスタ２０３＿１〜２０３＿２は、他にも様々な機能を有することが
可能である。
なお、トランジスタ２０３＿１の第１端子とトランジスタ２０３＿２の第１端子とは、別
々の配線と接続されることが可能である。なお、トランジスタ２０３＿１のゲートとトラ
ンジスタ２０３＿２のゲートとは、別々の配線と接続されることが可能である。
なお、図５（Ｆ）と同様に、図９（Ｃ）〜（Ｆ）、図１１（Ａ）〜（Ｆ）、及び図１２（
Ａ）〜（Ｆ）においても、トランジスタ２０３＿１〜２０３＿２と同様の機能を有するト
ランジスタを新たに追加することが可能である。
なお、図１３（Ａ）に示すように、トランジスタ１０１＿１〜１０１＿２、トランジスタ
２０１＿１〜２０１＿２として、Ｐチャネル型トランジスタを用いることが可能である。
トランジスタ１０１ｐ＿１〜１０１ｐ＿２は、トランジスタ１０１＿１〜１０１＿２に対
応し、Ｐチャネル型である。トランジスタ１０２ｐ＿１〜１０２ｐ＿２は、トランジスタ
１０２＿１〜１０２＿２に対応し、Ｐチャネル型である。そして、図１３（Ｂ）に示すよ
うに、トランジスタの極性がＰチャネル型の場合、配線１１３に電圧Ｖ１が供給され、配
線１１７には電圧Ｖ２が供給され、信号ＣＫ１、信号ＳＰ、信号ＲＥ、ノードｎ１の電位
、ノードｎ２の電位、及び信号ＯＵＴは、図４（Ｂ）のタイミングチャートと比較して反
転していることを付記する。
なお、図１３（Ａ）と同様に、図９（Ｃ）〜（Ｆ）、図１１（Ａ）〜（Ｆ）、及び図１２
（Ａ）〜（Ｆ）においても、トランジスタとして、Ｐチャネル型トランジスタを用いるこ
とが可能である。
（実施の形態３）
本実施の形態では、実施の形態２で述べる回路１０とは異なる構成の一例について説明す
る。なお、実施の形態１〜実施の形態２で述べる内容は、その説明を省略する。なお、本
実施の形態で述べる内容は、実施の形態１〜実施の形態２で述べる内容と適宜組み合わせ
ることができる。
まず、実施の形態２とは異なる回路１０の具体例について、図１４を参照して説明する。
図１４の回路１０は、回路２００に加え、回路３００を有する。回路３００は、回路１０
の一部である。なお、回路３００の一部は、回路２００と共有することができ、回路２０
０の一部は、回路３００と共有することが可能である。回路３００は、配線１１３、配線
１１６、配線１１７、ノードｎ１、ノードｎ２、及び／又は、配線１１１と接続される。
ただし、これに限定されず、回路２００は、他の配線、又は他のノードと接続されること
が可能である。
回路３００は、一つ又は二つ以上のトランジスタを有する場合が多い。これらのトランジ
スタの極性は、トランジスタ１０１＿１〜１０１＿２の極性と同じ場合が多く、Ｎチャネ
ル型である場合が多い。ただし、これに限定されず、回路３００は、Ｐチャネル型のトラ
ンジスタを有することが可能である。又は、回路３００は、Ｎチャネル型のトランジスタ
とＰチャネル型のトランジスタとを有することが可能である。つまり、回路３００は、Ｃ
ＭＯＳ回路であることが可能である。
回路３００は、信号ＲＥ、ノードｎ１の電位、ノードｎ２の電位、及び／又は、信号ＯＵ
Ｔの立ち下がり時間に応じて、ノードｎ１、ノードｎ２、及び／又は、配線１１１に信号
又は電圧を供給するタイミングを制御する機能を有する。こうして、回路２００は、ノー
ドｎ１の電位、ノードｎ２の電位、及び／又は、配線１１１の電位を制御する機能を有す
る。例えば、回路２００は、Ｌレベルの信号又は電圧Ｖ１をノードｎ１、ノードｎ２、及
び／又は、配線１１１に供給する機能を有する。
次に、回路３００の一例について、図１５（Ａ）を参照して説明する。図１５（Ａ）の一
例では、回路３００は、トランジスタ３０１＿１〜３０１＿２という複数のトランジスタ
、トランジスタ３０２、トランジスタ３０３＿１〜３０３＿２という複数のトランジスタ
、トランジスタ３０４、回路３１０＿１〜３１０＿２という複数の回路、及び回路３２０
を有する。
なお、トランジスタ３０１＿１〜３０１＿２、トランジスタ３０２、トランジスタ３０３
＿１〜３０３＿２、及びトランジスタ３０４は、一例としてＮチャネル型であるものとす
る。ただし、これに限定されず、トランジスタ３０１＿１〜３０１＿２、トランジスタ３
０２、トランジスタ３０３＿１〜３０３＿２、及び／又は、トランジスタ３０４は、Ｐチ
ャネル型であることが可能である。
なお、一例として、図１５（Ｂ）に示すように、回路３１０＿１〜３１０＿２、及び回路
３２０としては、インバータ回路を用いることが可能である。ただし、これに限定されず
、回路３１０＿１〜３１０＿２、及び回路３２０としては、他にも様々な回路を用いるこ
とが可能である。
次に、図１５（Ａ）の回路３００の接続関係について説明する。トランジスタ３０１＿１
の第１端子は、配線１１７と接続され、トランジスタ３０１＿１の第２端子は、ノードｎ
１と接続される。トランジスタ３０１＿２の第１端子は、配線１１７と接続され、トラン
ジスタ３０１＿２の第２端子は、ノードｎ２と接続される。トランジスタ３０２の第１端
子は、配線１１７と接続され、トランジスタ３０２の第２端子は、配線１１１と接続され
る。トランジスタ３０３＿１の第１端子は、配線１１７と接続され、トランジスタ３０３
＿１の第２端子は、ノードｎ１と接続され、トランジスタ３０３＿１のゲートは、配線１
１６と接続される。トランジスタ３０３＿２の第１端子は、配線１１７と接続され、トラ
ンジスタ３０３＿２の第２端子は、ノードｎ２と接続され、トランジスタ３０３＿２のゲ
ートは、配線１１６と接続される。トランジスタ３０４の第１端子は、配線１１７と接続
され、トランジスタ３０４の第２端子は、配線１１１と接続され、トランジスタ３０４の
ゲートは、配線１１６と接続される。回路３１０＿１は、配線１１３、ノードｎ１、配線
１１７、及びトランジスタ３０１＿１のゲートと接続される。回路３１０＿２は、配線１
１３、ノードｎ２、配線１１７、及びトランジスタ３０１＿２のゲートと接続される。回
路３２０は、配線１１３、配線１１１、配線１１７、及びトランジスタ３０２のゲートと
接続される。
次に、回路３１０＿１〜３１０＿２、及び回路３２０が有する機能について説明する。回
路３１０＿１は、ノードｎ１の電位に応じて、トランジスタ３０１＿１のゲートの電位を
制御することによって、トランジスタ３０１＿１の導通状態を制御する機能を有し、制御
回路として機能することが可能である。回路３１０＿２は、ノードｎ２の電位に応じて、
トランジスタ３０１＿２のゲートの電位を制御することによって、トランジスタ３０１＿
２の導通状態を制御する機能を有し、制御回路として機能することが可能である。回路３
２０は、配線１１１の電位に応じて、トランジスタ３０２のゲートの電位を制御すること
によって、トランジスタ３０２の導通状態を制御する機能を有し、制御回路として機能す
ることが可能である。ただし、これに限定されず、回路３１０＿１〜３１０＿２、及び回
路３２０は、他にも様々な機能を有することが可能である。
次に、トランジスタ３０１＿１〜３０１＿２、トランジスタ３０２、トランジスタ３０３
＿１〜３０３＿２、及びトランジスタ３０４が有する機能について説明する。トランジス
タ３０１＿１は、回路３１０＿１の出力信号に応じて、配線１１７とノードｎ１との導通
状態を制御することによって、電圧Ｖ１をノードｎ１に供給するタイミングを制御する機
能を有し、スイッチとして機能することが可能である。トランジスタ３０１＿２は、回路
３１０＿２の出力信号に応じて、配線１１７とノードｎ２との導通状態を制御することに
よって、電圧Ｖ１をノードｎ２に供給するタイミングを制御する機能を有し、スイッチと
して機能することが可能である。トランジスタ３０２は、回路３２０の出力信号に応じて
、配線１１７と配線１１１との導通状態を制御することによって、電圧Ｖ１を配線１１１
に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である
。トランジスタ３０３＿１は、信号ＲＥに応じて、配線１１７とノードｎ１との導通状態
を制御することによって、電圧Ｖ１をノードｎ１に供給するタイミングを制御する機能を
有し、スイッチとして機能することが可能である。トランジスタ３０３＿２は、信号ＲＥ
に応じて、配線１１７とノードｎ２との導通状態を制御することによって、電圧Ｖ１をノ
ードｎ２に供給するタイミングを制御する機能を有し、スイッチとして機能することが可
能である。トランジスタ３０４は、信号ＲＥに応じて、配線１１７と配線１１１との導通
状態を制御することによって、電圧Ｖ１を配線１１１に供給するタイミングを制御する機
能を有し、スイッチとして機能することが可能である。ただし、これに限定されず、トラ
ンジスタ３０１＿１〜３０１＿２、トランジスタ３０２、トランジスタ３０３＿１〜３０
３＿２、及びトランジスタ３０４は、他にも様々な機能を有することが可能である。
次に、図１５（Ａ）の回路３００の動作の一例について説明する。なお、図１５（Ａ）の
半導体装置の動作は、図４（Ａ）の半導体装置の動作と共通する部分があるため、図４（
Ｃ）のタイミングチャートを参照して説明する。なお、実施の形態１〜実施の形態２と共
通するところは、その説明を省略する。
まず、期間Ａ１において、図１６（Ａ）に示すように、信号ＲＥはＬレベルになるので、
トランジスタ３０３＿１〜３０３＿２、及びトランジスタ３０４はオフになる。回路３１
０＿１の出力信号は、ノードｎ１の電位が例えばＶ２＋Ｖｔｈ１０１＿１＋Ｖｘになるの
で、Ｌレベルになる。よって、トランジスタ３０１＿１はオフになる。回路３１０＿２の
出力信号は、ノードｎ２の電位がおおむねＶ１になるので、Ｈレベルになる。よって、ト
ランジスタ３０１＿２はオンになる。回路３２０の出力信号は、配線１１１の電位がおお
むねＶ１になるので、Ｈレベルになる。よって、トランジスタ３０２はオンになる。この
結果、配線１１７とノードｎ１とは非導通状態になり、配線１１７とノードｎ２とはトラ
ンジスタ３０１＿２を介して導通状態になり、配線１１７と配線１１１とはトランジスタ
３０２を介して導通状態になる。よって、電圧Ｖ１は、配線１１７からトランジスタ３０
１＿２を介してノードｎ２に供給される。電圧Ｖ１は、配線１１７からトランジスタ３０
２を介して配線１１１に供給される。
一方で、期間Ａ２では、図１６（Ｂ）に示すように、回路３１０＿１の出力信号は、ノー
ドｎ１の電位がおおむねＶ１になるので、Ｈレベルになり、回路３１０＿２の出力信号は
、ノードｎ２の電位が例えばＶ２＋Ｖｔｈ１０１＿２＋Ｖｘになるので、Ｌレベルになる
ところが、期間Ａ１とは異なる。よって、トランジスタ３０１＿１はオンになり、トラン
ジスタ３０１＿２はオフになる。この結果、配線１１７とノードｎ１とはトランジスタ３
０１＿１を介して導通状態になり、配線１１７とノードｎ２とは非導通状態になる。よっ
て、電圧Ｖ１は、配線１１７を介してノードｎ１に供給される。
次に、期間Ｂ１において、図１６（Ｃ）に示すように、信号ＲＥはＬレベルのままなので
、トランジスタ３０３＿１〜３０３＿２、及びトランジスタ３０４はオフのままである。
回路３１０＿１の出力信号は、ノードｎ１の電位が例えばＶ２＋Ｖｔｈ１０１＿１＋Ｖｘ
のままなので、Ｌレベルのままである。よって、トランジスタ３０１＿１はオフのままに
なる。回路３１０＿２の出力信号は、ノードｎ２の電位がおおむねＶ１のままなので、Ｈ
レベルのままになる。よって、トランジスタ３０１＿２はオンのままになる。回路３２０
の出力信号は、配線１１１の電位がおおむねＶ２になるので、Ｌレベルになる。よって、
トランジスタ３０２はオフになる。この結果、配線１１７とノードｎ１とは非導通状態の
ままになり、配線１１７とノードｎ２とはトランジスタ３０１＿２を介して導通状態のま
まになり、配線１１７と配線１１１とは非導通状態になる。よって、電圧Ｖ１は、配線１
１７からトランジスタ３０１＿２を介してノードｎ２に供給される。
一方で、期間Ｂ２では、図１７（Ａ）に示すように、回路３１０＿１の出力信号は、ノー
ドｎ１の電位がおおむねＶ１のままなので、Ｌレベルのままになり、回路３１０＿２の出
力信号は、ノードｎ２の電位が例えばおおむねＶ２＋Ｖｔｈ１０１＿２＋Ｖｘのままなの
で、Ｌレベルのままになるところが、期間Ｂ１とは異なる。よって、トランジスタ３０１
＿１はオンのままになり、トランジスタ３０１＿２はオフのままになる。この結果、配線
１１７とノードｎ１とはトランジスタ３０１＿１を介して導通状態のままになり、配線１
１７とノードｎ２とは非導通状態のままになる。よって、電圧Ｖ１は、配線１１７を介し
てノードｎ１に供給される。
次に、期間Ｃ１、及び期間Ｃ２において、図１７（Ｂ）に示すように、信号ＲＥはＨレベ
ルになるので、トランジスタ３０３＿１〜３０３＿２、及びトランジスタ３０４はオンに
なる。回路３１０＿１の出力信号は、ノードｎ１の電位がおおむねＶ１になるので、Ｈレ
ベルになる。よって、トランジスタ３０１＿１はオンになる。回路３１０＿２の出力信号
は、ノードｎ２の電位がおおむねＶ１になるので、Ｈレベルになる。よって、トランジス
タ３０１＿２はオンになる。回路３２０の出力信号は、配線１１１の電位がおおむねＶ１
になるので、Ｈレベルになる。よって、トランジスタ３０２はオンになる。この結果、配
線１１７とノードｎ１とはトランジスタ３０１＿１及びトランジスタ３０３＿１を介して
導通状態になり、配線１１７とノードｎ２とはトランジスタ３０１＿２及びトランジスタ
３０３＿２を介して導通状態になり、配線１１７と配線１１１とはトランジスタ３０２及
びトランジスタ３０４を介して導通状態になる。よって、電圧Ｖ１は、配線１１７からト
ランジスタ３０１＿１及びトランジスタ３０３＿１を介してノードｎ１に供給される。電
圧Ｖ１は、配線１１７からトランジスタ３０１＿２及びトランジスタ３０３＿２を介して
ノードｎ２に供給される。電圧Ｖ１は、配線１１７からトランジスタ３０２及びトランジ
スタ３０４を介して配線１１１に供給される。
次に、期間Ｄ１、期間Ｄ２、期間Ｅ１、期間Ｅ２において、図１７（Ｃ）に示すように、
信号ＲＥはＬレベルになるので、トランジスタ３０３＿１〜３０３＿２、及びトランジス
タ３０４はオフになる。回路３１０＿１の出力信号は、ノードｎ１の電位がおおむねＶ１
のままなので、Ｈレベルのままである。よって、トランジスタ３０１＿１はオンのままに
なる。回路３１０＿２の出力信号は、ノードｎ２の電位がおおむねＶ１のままなので、Ｈ
レベルのままになる。よって、トランジスタ３０１＿２はオンのままになる。回路３２０
の出力信号は、配線１１１の電位がおおむねＶ１のままなので、Ｈレベルのままになる。
よって、トランジスタ３０２はオンのままになる。この結果、配線１１７とノードｎ１と
はトランジスタ３０１＿１を介して導通状態のままになり、配線１１７とノードｎ２とは
トランジスタ３０１＿２を介して導通状態のままになり、配線１１７と配線１１１とはト
ランジスタ３０２を介して導通状態のままになる。よって、電圧Ｖ１は、配線１１７から
トランジスタ３０１＿１を介してノードｎ１に供給される。電圧Ｖ１は、配線１１７から
トランジスタ３０１＿２を介してノードｎ２に供給される。電圧Ｖ１は、配線１１７から
トランジスタ３０２を介して配線１１１に供給される。
なお、トランジスタ３０１＿１〜３０１＿２は、互いに同様の機能を有するので、これら
のチャネル幅はおおむね等しいことが好ましい。同様に、トランジスタ３０３＿１〜３０
３＿２は、同様の機能を有するので、これらのチャネル幅はおおむね等しいことが好まし
い。ただし、これに限定されず、トランジスタ３０１＿１〜３０１＿２は、互いにチャネ
ル幅が異なる構造とすることが可能である。又は、トランジスタ３０３＿１〜３０３＿２
は、互いにチャネル幅が異なる構造とすることが可能である。
なお、トランジスタ３０１＿１〜３０１＿２は、ノードｎ１〜ｎ２に電圧Ｖ１を供給する
タイミングを制御する機能を有し、トランジスタ３０２は、配線１１１に電圧Ｖ１を供給
するタイミングを制御する機能を有する。ノードｎ１〜ｎ２の負荷は、配線１１１の負荷
よりも小さい場合が多いので、トランジスタ３０１＿１〜３０１＿２のチャネル幅は、ト
ランジスタ３０２のチャネル幅よりも小さいことが好ましい。同様の理由で、トランジス
タ３０３＿１〜３０３＿２のチャネル幅は、トランジスタ３０４のチャネル幅よりも小さ
いことが好ましい。ただし、これに限定されず、トランジスタ３０１＿１〜３０１＿２の
チャネル幅は、トランジスタ３０２のチャネル幅よりも大きい、又はおおむね等しいこと
が可能である。又は、トランジスタ３０３＿１〜３０３＿２のチャネル幅は、トランジス
タ３０４のチャネル幅よりも大きい、又はおおむね等しいことが可能である。
なお、図１８（Ａ）に示すように、実施の形態１〜実施の形態２と同様に、配線１１７を
配線１１７Ｃ〜１１７Ｋという複数の配線に分割することが可能である。配線１１７Ｃ、
配線１１７Ｄ、配線１１７Ｅ、配線１１７Ｆ、配線１１７Ｇ、配線１１７Ｈ、配線１１７
Ｉ、配線１１７Ｊ、及び配線１１７Ｋは、各々、トランジスタ３０３＿１の第１端子、ト
ランジスタ３０３＿２の第１端子、トランジスタ３０４の第１端子、回路３１０＿１、ト
ランジスタ３０１＿１の第１端子、回路３１０＿２、トランジスタ３０１＿２の第１端子
、回路３２０、トランジスタ３０２の第１端子と接続されることが可能である。配線１１
７Ｃ〜１１７Ｋは、配線１１１、配線１１２、配線１１３、配線１１４、配線１１５＿１
〜１１５＿２、配線１１６、配線１１８、若しくは配線２１１などの様々な配線、又はノ
ードｎ１〜ｎ２などの様々なノードと接続されることが可能である。ただし、これに限定
されず、配線１１３も同様に複数の配線に分割することが可能である。
なお、図１８（Ｂ）に示すように、トランジスタ３０３＿１の第１端子、トランジスタ３
０３＿２の第１端子、及びトランジスタ３０４の第１端子は、配線１１８と接続されるこ
とが可能である。
なお、図１８（Ｃ）に示すように、トランジスタ３０４を省略することが可能である。た
だし、これに限定されず、トランジスタ３０３＿１、及び／又は、トランジスタ３０３＿
２を省略することが可能である。
なお、図１８（Ｃ）と同様に、図１８（Ａ）〜（Ｂ）においても、トランジスタ３０３＿
１、トランジスタ３０３＿２、及び／又は、トランジスタ３０４を省略することが可能で
ある。
なお、図１９（Ａ）に示すように、回路３２０、及びトランジスタ３０２を省略すること
が可能である。ただし、これに限定されず、回路３１０＿１、及びトランジスタ３０１＿
１を省略することが可能であるし、回路３１０＿１、及びトランジスタ３０１＿２を省略
することが可能である。
なお、図１９（Ａ）と同様に、図１８（Ａ）〜（Ｃ）においても、回路３１０＿１、及び
トランジスタ３０１＿１を省略することが可能であるし、回路３１０＿１、及びトランジ
スタ３０１＿２を省略することが可能であるし、回路３２０、及びトランジスタ３０２を
省略することが可能である。
なお、図１９（Ｂ）に示すように、トランジスタ３０１＿１を、一方の端子（以下、正極
ともいう）がノードｎ１と接続され、他方の端子（以下、負極ともいう）が回路３１０＿
１の出力端子と接続されるダイオード３０１ａ＿１と置き換えることが可能である。又は
、トランジスタ３０１＿２を、一方の端子（以下、正極ともいう）がノードｎ２と接続さ
れ、他方の端子（以下、負極ともいう）が回路３１０＿２の出力端子と接続されるダイオ
ード３０１ａ＿２と置き換えることが可能である。又は、トランジスタ３０２を、一方の
端子（以下、正極ともいう）が配線１１１と接続され、他方の端子（以下、負極ともいう
）が回路３２０の出力端子と接続されるダイオード３０２ａと置き換えることが可能であ
る。又は、トランジスタ３０３＿１を、一方の端子（以下、正極ともいう）がノードｎ１
と接続され、他方の端子（以下、負極ともいう）が配線１１６と接続されるダイオード３
０３ａ＿１と置き換えることが可能である。又は、トランジスタ３０３＿２を、一方の端
子（以下、正極ともいう）がノードｎ２と接続され、他方の端子（以下、負極ともいう）
が配線１１６と接続されるダイオード３０３ａ＿２と置き換えることが可能である。又は
、トランジスタ３０４を、一方の端子（以下、正極ともいう）が配線１１１と接続され、
他方の端子（以下、負極ともいう）が配線１１６と接続されるダイオード３０４ａと置き
換えることが可能である。ただし、これに限定されず、各トランジスタのゲートと、第２
端子と接続することによって、トランジスタをダイオード接続させた構成にすることが可
能である。又は、各トランジスタのゲートと、第１端子と接続することによって、トラン
ジスタをダイオード接続させた構成にすることが可能である。
なお、図１９（Ｂ）と同様に、図１８（Ａ）〜（Ｃ）、及び図１９（Ａ）においても、ト
ランジスタ３０１＿１〜３０１＿２、トランジスタ３０２、トランジスタ３０３＿１〜３
０３＿２、及び／又は、トランジスタ３０４をダイオードに置き換えることが可能である
。又は、これらのトランジスタを、ダイオード接続された構成にすることが可能である。
なお、図１９（Ｃ）に示すように、トランジスタ３０１＿１〜３０１＿２、及びトランジ
スタ３０２の導通状態を制御するための回路をトランジスタ３０１＿１〜３０１＿２、及
びトランジスタ３０２で共有することが可能である。回路３３０は、ノードｎ１〜ｎ２の
電位に応じて、トランジスタ３０１＿１〜３０１＿２、及びトランジスタ３０２のゲート
の電位を制御することによって、トランジスタ３０１＿１〜３０１＿２、及びトランジス
タ３０２の導通状態を制御する機能を有し、制御回路として機能することが可能である。
図４（Ｃ）に示す期間Ａ１、期間Ａ２、期間Ｂ１、及び期間Ｂ２では、回路３３０の出力
信号は、ノードｎ１の電位又はノードｎ２の電位がＶ１よりも高い電位なので、Ｌレベル
になる。よって、トランジスタ３０１＿１〜３０１＿２、及びトランジスタ３０２はオフ
になる。期間Ｃ１、期間Ｃ２、期間Ｄ１、期間Ｄ２、期間Ｅ１、及び期間Ｅ２では、回路
３３０の出力信号は、ノードｎ１の電位又はノードｎ２の電位がおおむねＶ１なので、Ｈ
レベルになる。よって、トランジスタ３０１＿１〜３０１＿２、及びトランジスタ３０２
はオンになる。
なお、図１９（Ｃ）と同様に、図１８（Ａ）〜（Ｃ）、及び図１９（Ａ）〜（Ｂ）におい
ても、トランジスタ３０１＿１〜３０１＿２、及びトランジスタ３０２の導通状態を制御
するための回路を共有することが可能である。
なお、図２０（Ａ）に示すように、図１０（Ｃ）のように回路１００がトランジスタ１０
１＿１〜１０１＿Ｎという複数のトランジスタを有する場合、回路３００は、トランジス
タ３０１＿１〜３０１＿Ｎという複数のトランジスタ、トランジスタ３０３＿１〜３０３
＿Ｎという複数のトランジスタ、及び回路３１０＿１〜３１０＿Ｎという複数の回路を有
することが可能である。トランジスタ３０１＿１〜３０１＿Ｎは、トランジスタ３０１＿
１又はトランジスタ３０１＿２に対応し、同様の機能を有する。トランジスタ３０３＿１
〜３０３＿Ｎは、トランジスタ３０３＿１又はトランジスタ３０３＿２に対応し、同様の
機能を有する。回路３１０＿１〜３１０＿Ｎは、回路３１０＿１又は回路３１０＿２に対
応し、同様の機能を有する。トランジスタ３０１＿１〜３０１＿Ｎの第１端子は、配線１
１７と接続される。トランジスタ３０１＿１〜３０１＿Ｎの第２端子は、各々、ノードｎ
１〜ｎＮと接続される。トランジスタ３０１＿１〜３０１＿Ｎのゲートは、各々、回路３
１０＿１〜３１０＿Ｎの出力端子と接続される。トランジスタ３０３＿１〜３０３＿Ｎの
第１端子は、配線１１７と接続される。トランジスタ３０３＿１〜３０３＿Ｎの第２端子
は、各々、ノードｎ１〜ｎＮと接続される。トランジスタ３０３＿１〜３０３＿Ｎのゲー
トは、配線１１６と接続される。
なお、図２０（Ａ）と同様に、図１８（Ａ）〜（Ｃ）、及び図１９（Ａ）〜（Ｃ）におい
ても、回路３００は、トランジスタ３０１＿１〜３０１＿Ｎという複数のトランジスタ、
トランジスタ３０３＿１〜３０３＿Ｎという複数のトランジスタ、及び／又は、回路３１
０＿１〜３１０＿Ｎという複数の回路を有することが可能である。
なお、図８（Ｆ）のように半導体装置が回路１２０を有する場合、図２０（Ｂ）に示すよ
うに、回路３００は、トランジスタ３４２、及びトランジスタ３４４を有することが可能
である。トランジスタ３４２は、トランジスタ３０２に対応し、同様の機能を有する。ト
ランジスタ３４４は、トランジスタ３０４に対応し、同様の機能を有する。トランジスタ
３４２の第１端子は、配線１１７と接続され、トランジスタ３４２の第２端子は、配線２
１１と接続され、トランジスタ３４２のゲートは、トランジスタ３０２のゲートと接続さ
れる。トランジスタ３４４の第１端子は、配線１１７と接続され、トランジスタ３４４の
第２端子は、配線２１１と接続され、トランジスタ３４４のゲートは、配線１１６と接続
される。
なお、図２０（Ｂ）と同様に、図１８（Ａ）〜（Ｃ）、図１９（Ａ）〜（Ｃ）、及び図２
０（Ａ）においても、回路３００は、トランジスタ３４２、及び／又は、トランジスタ３
４４を有することが可能である。
なお、図２１に示すように、トランジスタ３０１＿１〜３０１＿２、トランジスタ３０２
、トランジスタ３０３＿１〜３０３＿２、及びトランジスタ３０４として、Ｐチャネル型
トランジスタを用いることが可能である。トランジスタ３０１ｐ＿１〜３０１ｐ＿２、ト
ランジスタ３０２ｐ、トランジスタ３０３ｐ＿１〜３０３ｐ＿２、及びトランジスタ３０
４ｐは、各々、トランジスタ３０１＿１〜３０１＿２、トランジスタ３０２、トランジス
タ３０３＿１〜３０３＿２、及びトランジスタ３０４に対応し、Ｐチャネル型である。な
お、トランジスタの極性がＰチャネル型の場合、配線１１３に電圧Ｖ１が供給され、配線
１１７には電圧Ｖ２が供給され、回路３１０＿１の出力信号、回路３１０＿２の出力信号
、回路３２０の出力信号、ノードｎ１の電位、ノードｎ２の電位、及び信号ＯＵＴは、ト
ランジスタの極性がＮチャネル型の場合と比較して反転していることを付記する。
なお、図２１と同様に、図１８（Ａ）〜（Ｃ）、図１９（Ａ）〜（Ｃ）、及び図２０（Ａ
）〜（Ｂ）においても、トランジスタとして、Ｐチャネル型トランジスタを用いることが
可能である。
次に、回路３１０＿１〜３１０＿２、及び回路３２０の具体例について説明する。
まず、図２２（Ａ）には、回路３１０＿１の一例を示す。回路３１０＿１は、トランジス
タ３１１＿１、及びトランジスタ３１２＿１を有する。トランジスタ３１１＿１の第１端
子は、配線１１３と接続され、トランジスタ３１１＿１の第２端子は、トランジスタ３０
１＿１のゲートと接続され、トランジスタ３１１＿１のゲートは、配線１１３と接続され
る。トランジスタ３１２＿１の第１端子は、配線１１７と接続され、トランジスタ３１２
＿２の第２端子は、トランジスタ３０１＿１のゲートと接続され、トランジスタ３１２＿
２のゲートは、ノードｎ１と接続される。トランジスタ３１１＿１、及びトランジスタ３
１２＿１は、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジスタ
３１１＿１、及び／又は、トランジスタ３１２＿１は、Ｐチャネル型であることが可能で
ある。トランジスタ３１１＿１は、トランジスタ３０１＿１のゲートの電位がおおむねＶ
１になる場合に、トランジスタ３０１＿１のゲートの電位を上昇させる機能を有し、ダイ
オードとして機能することが可能である。トランジスタ３１２＿１は、ノードｎ１の電位
に応じて、配線１１７とトランジスタ３０１＿１との導通状態を制御することによって、
電圧Ｖ１をトランジスタ３０１＿１のゲートに供給するタイミングを制御する機能を有し
、スイッチとして機能することが可能である。
図２２（Ａ）に示す回路３１０＿１の動作について説明する。期間Ａ１及び期間Ｂ１にお
いて、ノードｎ１の電位はトランジスタ３１２＿１の閾値電圧よりも高い値になるので、
トランジスタ３１２＿１はオンになる。よって、トランジスタ３１２＿１のチャネル幅を
トランジスタ３１１＿１のチャネル幅よりも大きくすることによって、トランジスタ３０
１＿１のゲートの電位はおおむねＶ１になる。例えば、トランジスタ３０１＿１のゲート
の電位は、配線１１７の電位（Ｖ１）とトランジスタ３０１＿１の閾値電圧（Ｖｔｈ３０
１＿１）との和よりも小さい値になる。期間Ａ２、期間Ｂ２、期間Ｃ１、期間Ｃ２、期間
Ｄ１、期間Ｄ２、期間Ｅ１、及び期間Ｅ２において、ノードｎ１の電位はおおむねＶ１に
なるので、トランジスタ３１２＿１はオフになる。よって、トランジスタ３０１＿１のゲ
ートの電位は、配線１１３の電位（Ｖ２）からトランジスタ３１１＿１の閾値電圧（Ｖｔ
ｈ３１１＿１）を引いた値（Ｖ２−Ｖｔｈ３１１＿１）になる。
なお、トランジスタ３１２＿１のチャネル幅は、トランジスタ３１１＿１のチャネル幅の
２倍以上であることが好ましい。より好ましくは、４倍以上であることが好ましい。さら
に好ましくは、８倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ３１１＿１のゲート及び第１端子は、様々な配線と接続されることが
可能である。例えば、トランジスタ３１１＿１のゲート及び第１端子は、配線１１２又は
配線１１８と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ３１２＿１の第１端子は、様々な配線と接続されることが可能である
。例えば、トランジスタ３１２＿１の第１の配線は、配線１１５＿２と接続されることが
可能である。ただし、これに限定されない。
なお、図２２（Ｂ）に示すように、回路３１０＿１は、トランジスタ３１１＿１、及びト
ランジスタ３１２＿１に加え、トランジスタ３１３＿１及びトランジスタ３１４＿１を有
することが可能である。トランジスタ３１３＿１の第１端子は、配線１１３と接続され、
トランジスタ３１３＿１の第２端子は、トランジスタ３０１＿１のゲートと接続され、ト
ランジスタ３１３＿１のゲートは、トランジスタ３１１＿１の第２端子及びトランジスタ
３１２＿１の第２端子と接続される。トランジスタ３１１＿１、及びトランジスタ３１２
＿１は、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジスタ３１
１＿１、及び／又はトランジスタ３１２＿１は、Ｐチャネル型であることが可能である。
トランジスタ３１３＿１は、配線１１３に供給される電圧をトランジスタ３０１＿１に供
給するタイミングを制御する機能を有し、ブートストラップ用トランジスタ、又はスイッ
チとして機能することが可能である。トランジスタ３１４＿１の第１端子は、配線１１７
に接続され、トランジスタ３１４＿１の第２端子は、トランジスタ３１３＿１の第２端子
に接続され、トランジスタ３１４＿１のゲートは、ノードｎ１に接続される。トランジス
タ３１４＿１は、ノードｎ１の電位に応じて、配線１１７とトランジスタ３０１＿１との
導通状態を制御することによって、電圧Ｖ１をトランジスタ３０１＿１のゲートに供給す
るタイミングを制御する機能を有し、スイッチとして機能することが可能である。
なお、トランジスタ３１３＿１の第１端子は、様々な配線と接続されることが可能である
。例えば、トランジスタ３１３＿１の第１端子は、配線１１２又は配線１１８と接続され
ることが可能である。ただし、これに限定されない。
なお、トランジスタ３１４＿１の第１端子は、様々な配線と接続されることが可能である
。例えば、トランジスタ３１４＿１の第１の配線は、配線１１５＿２と接続されることが
可能である。ただし、これに限定されない。
なお、図２２（Ｂ）において、図２２（Ｃ）に示すように、トランジスタ３１３＿１のゲ
ートと第２端子との間に、容量素子３１５＿１を接続することが可能である。
なお、図２２（Ｄ）に示すように、回路３００は、トランジスタ３１６＿１を有すること
が可能である。トランジスタ３１６＿１の第１端子は、配線１１７と接続され、トランジ
スタ３１６＿１の第２端子は、トランジスタ３０１＿１のゲートと接続され、トランジス
タ３１６＿１のゲートは、配線１１４と接続される。トランジスタ３１６＿１は、Ｎチャ
ネル型であるものとする。ただし、これに限定されず、トランジスタ３１６＿１は、Ｐチ
ャネル型であることが可能である。トランジスタ３１６＿１は、信号ＳＰに応じて、配線
１１７とトランジスタ３０１＿１のゲートとの間の導通状態を制御することによって、電
圧Ｖ１がトランジスタ３０１＿１に供給されるタイミングを制御する機能を有する。
なお、図２２（Ｄ）と同様に、図２２（Ｂ）〜（Ｃ）においても、第１端子が配線１１７
と接続され、第２端子がトランジスタ３０１＿１のゲートと接続され、ゲートが配線１１
４と接続されるトランジスタ３１６＿１を新たに追加することが可能である。
次に、図２３（Ａ）に回路３１０＿２の一例を示す。回路３１０＿２は、トランジスタ３
１１＿２、及びトランジスタ３１２＿２を有する。トランジスタ３１１＿２の第１端子は
、配線１１３と接続され、トランジスタ３１１＿２の第２端子は、トランジスタ３０１＿
２のゲートと接続され、トランジスタ３１１＿２のゲートは、配線１１３と接続される。
トランジスタ３１２＿２の第１端子は、配線１１７と接続され、トランジスタ３１２＿２
の第２端子は、トランジスタ３０１＿２のゲートと接続され、トランジスタ３１２＿２の
ゲートは、ノードｎ２と接続される。トランジスタ３１１＿２、及びトランジスタ３１２
＿２は、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジスタ３１
１＿２、及び／又は、トランジスタ３１２＿２は、Ｐチャネル型であることが可能である
。トランジスタ３１１＿２は、トランジスタ３０１＿２のゲートの電位がおおむねＶ１と
なる場合に、トランジスタ３０１＿２のゲートの電位を上昇させる機能を有し、ダイオー
ドとして機能することが可能である。トランジスタ３１２＿２は、ノードｎ２の電位に応
じて、配線１１７とトランジスタ３０１＿２との導通状態を制御することによって、電圧
Ｖ１をトランジスタ３０１＿２のゲートに供給するタイミングを制御する機能を有し、ス
イッチとして機能することが可能である。
図２３（Ａ）に示す回路３１０＿２の動作について説明する。期間Ａ１及び期間Ｂ１にお
いて、ノードｎ２の電位はトランジスタ３１２＿２の閾値電圧より高い値になるので、ト
ランジスタ３１２＿２はオンになる。よって、トランジスタ３１２＿２のチャネル幅をト
ランジスタ３１１＿２のチャネル幅よりも大きくすることによって、トランジスタ３０１
＿２のゲートの電位はおおむねＶ１になる。例えば、トランジスタ３０１＿２のゲートの
電位は、配線１１７の電位（Ｖ１）とトランジスタ３０１＿２の閾値電圧（Ｖｔｈ３０１
＿２）との和よりも小さい値になる。期間Ａ２、期間Ｂ２、期間Ｃ１、期間Ｃ２、期間Ｄ
１、期間Ｄ２、期間Ｅ１、及び期間Ｅ２において、ノードｎ２の電位はおおむねＶ１にな
るので、トランジスタ３１２＿２はオフになる。よって、トランジスタ３０１＿２のゲー
トの電位は、配線１１３の電位（Ｖ２）からトランジスタ３１１＿２の閾値電圧（Ｖｔｈ
３１１＿２）を引いた値（Ｖ２−Ｖｔｈ３１１＿２）になる。
なお、トランジスタ３１２＿２のチャネル幅は、トランジスタ３１１＿２のチャネル幅の
２倍以上であることが好ましい。より好ましくは、４倍以上であることが好ましい。さら
に好ましくは、８倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ３１１＿２のゲート及び第１端子は、様々な配線と接続されることが
可能である。例えば、トランジスタ３１１＿２のゲート及び第１端子は、配線１１２又は
配線１１８と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ３１２＿２の第１端子は、様々な配線と接続されることが可能である
。例えば、トランジスタ３１２＿２の第１の端子は、配線１１５＿１と接続されることが
可能である。ただし、これに限定されない。
なお、図２３（Ｂ）に示すように、回路３１０＿２は、トランジスタ３１１＿２、及びト
ランジスタ３１２＿２に加え、トランジスタ３１３＿２及びトランジスタ３１４＿２を有
することが可能である。トランジスタ３１３＿２の第１端子は、配線１１３と接続され、
トランジスタ３１３＿２の第２端子は、トランジスタ３０１＿２のゲートと接続され、ト
ランジスタ３１３＿２のゲートは、トランジスタ３１１＿２の第２端子及びトランジスタ
３１２＿２の第２端子と接続される。トランジスタ３１１＿２、及びトランジスタ３１２
＿２は、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジスタ３１
１＿２、及び／又はトランジスタ３１２＿２は、Ｐチャネル型であることが可能である。
トランジスタ３１３＿２は、配線１１３に供給される電圧をトランジスタ３０１＿２に供
給するタイミングを制御する機能を有し、ブートストラップ用トランジスタ、又はスイッ
チとして機能することが可能である。トランジスタ３１４＿２は、ノードｎ２の電位に応
じて、配線１１７とトランジスタ３０１＿２との導通状態を制御することによって、電圧
Ｖ１をトランジスタ３０１＿２のゲートに供給するタイミングを制御する機能を有し、ス
イッチとして機能することが可能である。
なお、トランジスタ３１３＿２の第１端子は、様々な配線と接続されることが可能である
。例えば、トランジスタ３１３＿２の第１端子は、配線１１２又は配線１１８と接続され
ることが可能である。ただし、これに限定されない。
なお、トランジスタ３１４＿２の第１端子は、様々な配線と接続されることが可能である
。例えば、トランジスタ３１４＿２の第１の配線は、配線１１５＿１と接続されることが
可能である。ただし、これに限定されない。
なお、図２３（Ｃ）に示すように、トランジスタ３１３＿２のゲートと第２端子との間に
、容量素子３１５＿２を接続することが可能である。
なお、図２３（Ｄ）に示すように、回路３００は、トランジスタ３１６＿２を有すること
が可能である。トランジスタ３１６＿２の第１端子は、配線１１７と接続され、トランジ
スタ３１６＿２の第２端子は、トランジスタ３０１＿２のゲートと接続され、トランジス
タ３１６＿２のゲートは、配線１１４と接続される。トランジスタ３１６＿２は、Ｎチャ
ネル型であるものとする。ただし、これに限定されず、トランジスタ３１６＿２は、Ｐチ
ャネル型であることが可能である。トランジスタ３１６＿２は、信号ＳＰに応じて、配線
１１７とトランジスタ３０１＿２のゲートとの間の導通状態を制御することによって、電
圧Ｖ１がトランジスタ３０１＿２に供給されるタイミングを制御する機能を有する。
なお、図２３（Ｄ）と同様に、図２３（Ｂ）〜（Ｃ）においても、第１端子が配線１１７
と接続され、第２端子がトランジスタ３０１＿２のゲートと接続され、ゲートが配線１１
４と接続されるトランジスタ３１６＿２を新たに追加することが可能である。
次に、図２４（Ａ）に回路３２０の一例を示す。回路３２０は、トランジスタ３２１、及
びトランジスタ３２２を有する。トランジスタ３２１の第１端子は、配線１１３と接続さ
れ、トランジスタ３２１の第２端子は、トランジスタ３０２のゲートと接続され、トラン
ジスタ３２１のゲートは、配線１１３と接続される。トランジスタ３２２の第１端子は、
配線１１７と接続され、トランジスタ３２２の第２端子は、トランジスタ３０２のゲート
と接続され、トランジスタ３２２のゲートは、配線１１１と接続される。トランジスタ３
２１、及びトランジスタ３２２は、Ｎチャネル型であるものとする。ただし、これに限定
されず、トランジスタ３２１、及び／又は、トランジスタ３２２は、Ｐチャネル型である
ことが可能である。トランジスタ３２１は、トランジスタ３０２のゲートの電位がおおむ
ねＶ１になる場合に、トランジスタ３０２のゲートの電位を上昇させる機能を有し、ダイ
オードとして機能することが可能である。トランジスタ３２２は、配線１１１の電位に応
じて、配線１１７とトランジスタ３０２との導通状態を制御することによって、電圧Ｖ１
をトランジスタ３０２のゲートに供給するタイミングを制御する機能を有し、スイッチと
して機能することが可能である。
図２４（Ａ）に示す回路３２０の動作について説明する。図４（Ｃ）に示す期間Ｂ１及び
期間Ｂ２において、配線１１１の電位がトランジスタ３２２の閾値電圧よりも高い値にな
るので、トランジスタ３２２はオンになる。よって、トランジスタ３２２のチャネル幅を
トランジスタ３２１のチャネル幅よりも大きくすることによって、トランジスタ３０２の
ゲートの電位はおおむねＶ１になる。例えば、トランジスタ３０２のゲートの電位は、配
線１１７の電位（Ｖ１）とトランジスタ３０２の閾値電圧（Ｖｔｈ３０２）との和よりも
小さい値になる。期間Ａ１、期間Ａ２、期間Ｃ１、期間Ｃ２、期間Ｄ１、期間Ｄ２、期間
Ｅ１、及び期間Ｅ２において、配線１１１の電位はおおむねＶ１になるので、トランジス
タ３２２はオフになる。よって、トランジスタ３０２のゲートの電位は、配線１１３の電
位（Ｖ２）からトランジスタ３２１の閾値電圧（Ｖｔｈ３２１）を引いた値（Ｖ２−Ｖｔ
ｈ３２１）になる。
なお、トランジスタ３２２のチャネル幅は、トランジスタ３２１のチャネル幅の２倍以上
であることが好ましい。より好ましくは、４倍以上であることが好ましい。さらに好まし
くは、８倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ３２１のゲート及び第１端子は、様々な配線と接続されることが可能
である。例えば、トランジスタ３２１のゲート及び第１端子は、配線１１２又は配線１１
８と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ３２２の第１端子は、様々な配線と接続されることが可能である。例
えば、トランジスタ３２２の第１の配線は、配線１１２と接続されることが可能である。
ただし、これに限定されない。
なお、図２４（Ｂ）に示すように、回路３２０は、トランジスタ３２１、及びトランジス
タ３２２に加え、トランジスタ３２３及びトランジスタ３２４を有することが可能である
。トランジスタ３２３の第１端子は、配線１１３と接続され、トランジスタ３２３の第２
端子は、トランジスタ３０２のゲートと接続され、トランジスタ３２３のゲートは、トラ
ンジスタ３２１の第２端子及びトランジスタ３２２の第２端子と接続される。トランジス
タ３２４の第１端子は、トランジスタ３２３の第２端子と接続され、トランジスタ３２４
の第２端子は、配線１１７と接続され、トランジスタ３２４のゲートは、配線１１１と接
続される。トランジスタ３２３、及びトランジスタ３２４は、Ｎチャネル型であるものと
する。ただし、これに限定されず、トランジスタ３２３、及び／又はトランジスタ３２４
は、Ｐチャネル型であることが可能である。トランジスタ３２３は、配線１１３に供給さ
れる電圧をトランジスタ３０２に供給するタイミングを制御する機能を有し、ブートスト
ラップ用トランジスタ、又はスイッチとして機能することが可能である。トランジスタ３
２４は、配線１１１の電位に応じて、配線１１７とトランジスタ３０２のゲートとの導通
状態を制御することによって、電圧Ｖ１をトランジスタ３０２のゲートに供給するタイミ
ングを制御する機能を有し、スイッチとして機能することが可能である。
なお、トランジスタ３２３の第１端子は、様々な配線と接続されることが可能である。例
えば、トランジスタ３２３の第１の配線は、配線１１２、配線１１８と接続されることが
可能である。ただし、これに限定されない。
なお、トランジスタ３２４の第１端子は、様々な配線と接続されることが可能である。例
えば、トランジスタ３２４の第１端子は、配線１１８と接続されることが可能である。
なお、図２４（Ｃ）に示すように、図２４（Ｂ）に示す構成に加え、トランジスタ３２３
のゲートと第２端子との間に、容量素子３２５を接続することが可能である。
なお、図２４（Ｄ）に示すように、回路３２０は、トランジスタ３２６を有することが可
能である。トランジスタ３２６の第１端子は、配線１１７と接続され、トランジスタ３２
６の第２端子は、トランジスタ３０２のゲートと接続され、トランジスタ３２６のゲート
は、配線１１４と接続される。トランジスタ３２６は、Ｎチャネル型であるものとする。
ただし、これに限定されず、トランジスタ３２６は、Ｐチャネル型であることが可能であ
る。トランジスタ３２６は、信号ＳＰに応じて、配線１１７とトランジスタ３０２のゲー
トとの間の導通状態を制御することによって、電圧Ｖ１がトランジスタ３０２に供給され
るタイミングを制御する機能を有する。
なお、図２４（Ｄ）と同様に、図２４（Ｂ）〜（Ｃ）においても、第１端子が配線１１７
と接続され、第２端子がトランジスタ３０２のゲートと接続され、ゲートが配線１１４と
接続されるトランジスタ３２６を新たに追加することが可能である。
次に、図２５（Ａ）には、回路３３０の一例を示す。回路３３０は、トランジスタ３３１
、トランジスタ３３２、トランジスタ３３３を有する。トランジスタ３３１の第１端子は
、配線１１３と接続され、トランジスタ３３１の第２端子は、トランジスタ３０１＿１の
ゲート、トランジスタ３０１＿２のゲート、及びトランジスタ３０２のゲートと接続され
、トランジスタ３３１のゲートは、配線１１３と接続される。トランジスタ３３２の第１
端子は、配線１１７と接続され、トランジスタ３３２の第２端子は、トランジスタ３３１
の第２端子と接続され、トランジスタ３３２のゲートは、ノードｎ１と接続される。トラ
ンジスタ３３３の第１端子は、配線１１７と接続され、トランジスタ３３３の第２端子は
、トランジスタ３３１の第２端子と接続され、トランジスタ３３３のゲートは、ノードｎ
２と接続される。トランジスタ３３１、トランジスタ３３２、及びトランジスタ３３３は
、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジスタ３３１、ト
ランジスタ３３２、及びトランジスタ３３３は、Ｐチャネル型であることが可能である。
図２５（Ａ）に示す回路３３０の動作について説明する。図４（Ｃ）に示す期間Ａ１、期
間Ａ２、期間Ｂ１、及び期間Ｂ２において、ノードｎ１の電位又はノードｎ２の電位は、
トランジスタ３３２又はトランジスタ３３３の閾値電圧より高い値になるので、トランジ
スタ３３２又はトランジスタ３３３はオンになる。このとき、トランジスタ３３２又はト
ランジスタ３３３のチャネル幅をトランジスタ３３１のチャネル幅よりも大きくすること
によって、トランジスタ３０１＿１のゲート、トランジスタ３０１＿２のゲート、及びト
ランジスタ３０２のゲートの電位はおおむねＶ１になる。期間Ｃ１、期間Ｃ２、期間Ｄ１
、期間Ｄ２、期間Ｅ１、及び期間Ｅ２において、ノードｎ１の電位及びノードｎ２の電位
は、おおむねＶ１になるので、トランジスタ３３２及びトランジスタ３３３はオフになる
。よって、トランジスタ３０１＿１のゲート、トランジスタ３０１＿２のゲート、及びト
ランジスタ３０２のゲートの電位は、配線１１３の電位（Ｖ２）からトランジスタ３３１
の閾値電圧（Ｖｔｈ３３１）を引いた値より大きい値（Ｖ２−Ｖｔｈ３３１＋Ｖｘ）にな
る。このときＶｘは０より大きい値である。
なお、トランジスタ３３２のチャネル幅、又はトランジスタ３３３のチャネル幅は、トラ
ンジスタ３３１のチャネル幅の２倍以上であることが好ましい。より好ましくは、４倍以
上であることが好ましい。さらに好ましくは、８倍以上であることが好ましい。ただし、
これに限定されない。
なお、トランジスタ３３１のゲート及び第１端子は、様々な配線と接続されることが可能
である。例えば、トランジスタ３３１のゲート及び第１端子は、配線１１２又は配線１１
８と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ３３２のゲート、及びトランジスタ３３３のゲートは、様々な配線と
接続されることが可能である。例えば、トランジスタ３３２のゲートは配線１１４と接続
され、トランジスタ３３３のゲートは配線１１１と接続されることが可能である。ただし
、これに限定されない。
なお、トランジスタ３３２の第１端子と、トランジスタ３３３の第１端子とは、別々の配
線と接続されることが可能である。例えば、トランジスタ３３２の第１端子は、配線１１
５＿２と接続され、トランジスタ３３３の第１端子は、配線１１５＿１と接続されること
が可能である。ただし、これに限定されない。
なお、図２５（Ｂ）に示すように、回路３３０は、トランジスタ３３１、トランジスタ３
３２、及びトランジスタ３３３に加え、トランジスタ３３４、トランジスタ３３５、及び
トランジスタ３３６を有することが可能である。トランジスタ３３４の第１端子は、配線
１１３と接続され、トランジスタ３３４の第２端子は、トランジスタ３０１＿１のゲート
、トランジスタ３０１＿２のゲート、及びトランジスタ３０２のゲートと接続され、トラ
ンジスタ３３４のゲートは、トランジスタ３３１の第２端子と接続される。トランジスタ
３３５の第１端子は、配線１１７と接続され、トランジスタ３３５の第２端子は、トラン
ジスタ３３４の第２端子と接続され、トランジスタ３３５のゲートは、ノードｎ１と接続
される。トランジスタ３３６の第１端子は、配線１１７と接続され、トランジスタ３３６
の第２端子は、トランジスタ３３４の第２端子と接続され、トランジスタ３３６のゲート
は、ノードｎ２と接続される。トランジスタ３３４、トランジスタ３３５、及びトランジ
スタ３３６は、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジス
タ３３４、トランジスタ３３５、及びトランジスタ３３６は、Ｐチャネル型であることが
可能である。
なお、トランジスタ３３４のゲートと第２端子との間に、容量素子を接続することが可能
である。
なお、トランジスタ３３４の第１端子は、様々な配線と接続されることが可能である。例
えば、トランジスタ３３４の第１端子は、配線１１２又は配線１１８と接続されることが
可能である。ただし、これに限定されない。
なお、トランジスタ３３５のゲート、及びトランジスタ３３６のゲートは、様々な配線と
接続されることが可能である。例えば、トランジスタ３３５のゲートは、配線１１４と接
続され、トランジスタ３３６のゲートは、配線１１１と接続されることが可能である。た
だし、これに限定されない。
なお、トランジスタ３３５の第１端子と、トランジスタ３３６の第１端子とは、別々の配
線と接続されることが可能である。例えば、トランジスタ３３５の第１端子は、配線１１
５＿２と接続され、トランジスタ３３６の第１端子は、配線１１５＿１と接続されること
が可能である。ただし、これに限定されない。
ここで、実施の形態１〜３で述べる内容を適宜組み合わせる場合の半導体装置の一例を図
４１に示す。ただし、これに限定されず、他にも実施の形態１〜実施の形態３で述べる内
容を組み合わせて、半導体装置を様々な構成とすることが可能である。
図４１の半導体装置は、回路１００、及び回路１０を有し、回路１０は、回路２００及び
回路３００を有し、回路３００は、回路３３０を有する。図４１の半導体装置では、回路
１００として、図４（Ａ）に示す構成が用いられ、回路２００として、図１１（Ｅ）に示
す構成が用いられ、回路３００として、図１９（Ｃ）に示す構成が用いられ、回路３３０
として、図２５（Ｂ）に示す構成が用いられる。
さらに、図４１に示す半導体装置の動作検証を行った。検証結果について図４２に示す。
図４２は、本実施の形態の半導体装置の検証結果を示す図である。なお検証は、ＳＰＩＣ
Ｅシミュレータを用いて行った。また、比較例として図４１に示す半導体装置のトランジ
スタ１０１＿２、トランジスタ２０１＿２、トランジスタ２０３＿１、トランジスタ２０
３＿２、トランジスタ３０１＿２、トランジスタ３０３＿２、トランジスタ３３３、及び
トランジスタ３３６を設けない回路構成の半導体装置についても動作検証を行った。また
、検証は、Ｖｄｄ＝３０Ｖ、Ｖｓｓ＝０Ｖ、クロック周波数＝２５ｋＨｚ（１周期＝２０
μｓｅｃ）、各トランジスタの移動度＝１ｃｍ２／ＶＳ、各トランジスタの閾値電圧＝５
Ｖ、出力容量＝５０ｐＦとして行った。
図４２（Ａ）は、比較例の半導体装置における検証結果のタイミングチャートである。図
４２（Ａ）に示すように、比較例の半導体装置では、期間Ｔ１及び期間Ｔ２ともノードｎ
１の電位に従ってトランジスタ１０１＿１がオンになり、配線１１２と配線１１１とは、
トランジスタ１０１＿１を介して導通状態になり、信号ＣＫ１が配線１１２からトランジ
スタ１０１＿１を介して配線１１１に供給される。
図４２（Ｂ）は、図４１に示す半導体装置における検証結果のタイミングチャートである
。図４２（Ｂ）に示すように、図４１に示す半導体装置では、期間Ｔ１では、ノードｎ１
の電位に従ってトランジスタ１０１＿１がオンになり、配線１１２と配線１１１とは、ト
ランジスタ１０１＿１を介して導通状態になり、信号ＣＫ１が配線１１２からトランジス
タ１０１＿１を介して配線１１１に供給され、期間Ｔ２では、ノードｎ２の電位に従って
トランジスタ１０１＿１がオンになり、配線１１２と配線１１１とは、トランジスタ１０
１＿１を介して導通状態になり、信号ＣＫ１が配線１１２からトランジスタ１０１＿１を
介して配線１１１に供給される。よって図４２に示すように、本実施の形態の半導体装置
では、各期間で異なるトランジスタをオンにして動作することにより、各トランジスタが
オンになる回数及びオンになる時間を低減することができることがわかる。
（実施の形態４）
本実施の形態では、シフトレジスタの一例について説明する。本実施の形態のシフトレジ
スタは、実施の形態１〜実施の形態３の半導体装置を有することが可能である。なお、シ
フトレジスタを、半導体装置、又はゲートドライバを示すことが可能である。なお、実施
の形態１〜実施の形態３で述べる内容は、その説明を省略する。なお、実施の形態１〜実
施の形態３で述べる内容は、本実施の形態で述べる内容と適宜組み合わせることができる
。
まず、シフトレジスタの一例について、図２６を参照して説明する。シフトレジスタ５０
０は、フリップフロップ５０１＿１〜５０１＿Ｎという複数のフリップフロップを有する
。
なお、フリップフロップ５０１＿１〜５０１＿Ｎは、各々、実施の形態１〜実施の形態３
で述べる半導体装置に対応する。図２６の一例には、フリップフロップ５０１＿１〜５０
１＿Ｎとして、各々、図４（Ａ）の半導体装置が用いられる場合について示す。ただし、
これに限定されず、フリップフロップ５０１＿１〜５０１＿Ｎとしては、他にも例えば実
施の形態１〜実施の形態３で述べる半導体装置若しくは回路を用いることが可能である。
次に、シフトレジスタの接続関係について説明する。シフトレジスタ５００は、配線５１
１＿１〜５１１＿Ｎ、配線５１２、配線５１３、配線５１４、配線５１５＿１〜５１５＿
２、配線５１６、配線５１７、及び配線５１８と接続される。そして、フリップフロップ
５０１＿ｉ（ｉは２〜Ｎのいずれか一）において、配線１１１、配線１１２、配線１１３
、配線１１４、配線１１５＿１、配線１１５＿２、配線１１６、及び配線１１７は、各々
、配線５１１＿ｉ、配線５１２、配線５１４、配線５１１＿ｉ−１、配線５１５＿１、配
線５１５＿２、配線５１１＿ｉ＋１、配線５１６と接続される。なお、奇数段のフリップ
フロップと、偶数段のフリップフロップとでは、配線１１２の接続先が異なる場合が多い
。例えば、ｉ段目のフリップフロップにおいて、配線１１２が配線５１２と接続される場
合、ｉ＋１段目のフリップフロップ、又はｉ−１段目のフリップフロップにおいては、配
線１１２は配線５１３と接続される。
なお、フリップフロップ５０１＿１において、配線１１４は、配線５１７と接続される場
合が多い。そして、フリップフロップ５０１＿Ｎにおいて、配線１１６は、配線５１８と
接続される場合が多い。ただし、これに限定されない。
次に、各配線に入力又は出力される信号又は電圧の一例について説明する。配線５１１＿
１〜５１１＿Ｎからは、一例として、各々、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎが出力され
るものとする。信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎは、各々、フリップフロップ５０１＿１
〜５０１＿Ｎの出力信号である。そして、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎは、信号ＯＵ
Ｔに対応し、出力信号、選択信号、転送信号、スタート信号、リセット信号、ゲート信号
、又は走査信号として機能することが可能である。配線５１２には、信号ＧＣＫ１が入力
されるものとする。信号ＧＣＫ１は、信号ＣＫ１に対応し、クロック信号として機能する
ことが可能である。配線５１３には、一例として、信号ＧＣＫ２が入力されるものとする
。信号ＧＣＫ２は、信号ＣＫ２に対応し、反転クロック信号として機能することが可能で
ある。配線５１４には、一例として、電圧Ｖ２が供給されるものとする。配線５１５＿１
〜５１５＿２には、一例として、各々、信号ＳＥＬ１〜ＳＥＬ２が入力されるものとする
。配線５１６には、一例として、電圧Ｖ１が供給されるものとする。配線５１７には、一
例として、信号ＧＳＰが入力されるものとする。信号ＧＳＰは、信号ＳＰに対応し、スタ
ート信号、又は垂直同期信号として機能することが可能である。配線５１８には、一例と
して、信号ＧＲＥが入力されるものとする。信号ＧＲＥは、信号ＲＥに対応し、リセット
信号として機能することが可能である。ただし、これに限定されず、これらの配線には、
他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、配線５１１＿１〜５１１＿Ｎは、信号線、ゲート信号線、又は走査線として機能す
ることが可能である。配線５１２、及び配線５１３は、信号線、又はクロック信号線とし
て機能することが可能である。配線５１４は、電源線として機能することが可能である。
配線５１５＿１〜５１５＿２は、信号線として機能することが可能である。配線５１６は
、電源線、又はグランド線として機能することが可能である。配線５１７は、信号線とし
て機能することが可能である。配線５１８は、信号線として機能することが可能である。
ただし、これに限定されず、これらの配線は他にも様々な種類の配線として機能すること
が可能である。
なお、配線５１２、配線５１３、配線５１４、配線５１５＿１〜５１５＿２、配線５１６
、配線５１７、及び配線５１８は、回路５２０から信号又は電圧などが入力されるものと
する。回路５２０は、シフトレジスタに信号又は電圧などを供給することによって、シフ
トレジスタを制御する機能を有し、制御回路、又はコントローラなどとして機能すること
が可能である。
なお、回路５２０は、一例として、回路５２１、及び回路５２２を有するものとする。回
路５２１は、正電源電圧、負電源電圧、グランド電圧、基準電圧などの電源電圧を生成す
る機能を有し、電源回路、又はレギュレータとして機能することが可能である。回路５２
２は、クロック信号、反転クロック信号、スタート信号、リセット信号、及び／又は、ビ
デオ信号などの様々な信号を生成する機能を有し、タイミングジェネレータとして機能す
ることが可能である。ただし、これに限定されず、回路５２０は、回路５２１及び回路５
２２の他にも様々な回路、又は様々な素子を有することが可能である。例えば、回路５２
０は、オシレータ、レベルシフタ回路、インバータ回路、バッファ回路、ＤＡ変換回路、
ＡＤ変換回路、オペアンプ、シフトレジスタ、ルックアップテーブル、コイル、トランジ
スタ、容量素子、抵抗素子、及び／又は、分周器などを有することが可能である。
次に、図２６のシフトレジスタの動作について、図２７を参照して説明する。図２７は、
シフトレジスタの動作を説明するためのタイミングチャートの一例である。図２７には、
信号ＧＳＰ、信号ＧＲＥ、信号ＧＣＫ１、信号ＧＣＫ２、信号ＳＥＬ１、信号ＳＥＬ２、
信号ＧＯＵＴ＿１、信号ＧＯＵＴ＿ｉ−１、信号ＧＯＵＴ＿ｉ、信号ＧＯＵＴ＿ｉ＋１、
及び信号ＧＯＵＴ＿Ｎの一例を示す。なお、実施の形態１〜実施の形態３の半導体装置の
動作と共通するところは、その説明を省略する。
ｋ（ｋは自然数）フレーム目におけるフリップフロップ５０１＿ｉの動作について説明す
る。まず、信号ＧＯＵＴ＿ｉ−１がＨレベルになる。すると、フリップフロップ５０１＿
ｉは、期間Ａ１における動作を開始し、信号ＧＯＵＴ＿ｉはＬレベルになる。その後、信
号ＧＣＫ１及び信号ＧＣＫ２のそれぞれが反転する。すると、フリップフロップ５０１＿
ｉが期間Ｂ１における動作を開始し、信号ＧＯＵＴ＿ｉがＨレベルになる。信号ＧＯＵＴ
＿ｉは、フリップフロップ５０１＿ｉ−１にリセット信号として入力され、且つフリップ
フロップ５０１＿ｉ＋１にスタート信号として入力される。よって、フリップフロップ５
０１＿ｉ−１は、期間Ｃ１における動作を開始し、フリップフロップ５０１＿ｉ＋１は、
期間Ａ１における動作を開始する。その後、信号ＧＣＫ１、及び信号ＧＣＫ２が再び反転
する。すると、フリップフロップ５０１＿ｉ＋１が期間Ｂ１における動作を開始し、信号
ＧＯＵＴ＿ｉ＋１がＨレベルとなる。信号ＧＯＵＴ＿ｉ＋１は、フリップフロップ５０１
＿ｉにリセット信号として入力される。したがって、フリップフロップ５０１＿ｉが期間
Ｃ１における動作を開始するので、信号ＧＯＵＴ＿ｉはＬレベルとなる。その後、再び信
号ＧＯＵＴ＿ｉ−１がＨレベルになるまでは、フリップフロップ５０１＿ｉは、信号ＧＣ
Ｋ１及び信号ＧＣＫ２が反転するたびに、期間Ｄ１における動作と期間Ｅ１における動作
とを繰り返す。
ｋ＋１フレーム目におけるフリップフロップ５０１＿ｉの動作について説明する。まず、
信号ＧＯＵＴ＿ｉ−１がＨレベルになる。すると、フリップフロップ５０１＿ｉは、期間
Ａ２における動作を開始し、信号ＧＯＵＴ＿ｉはＬレベルになる。その後、信号ＧＣＫ１
、及び信号ＧＣＫ２が反転する。すると、フリップフロップ５０１＿ｉが期間Ｂ２におけ
る動作を開始し、信号ＧＯＵＴ＿ｉがＨレベルになる。信号ＧＯＵＴ＿ｉは、フリップフ
ロップ５０１＿ｉ−１にリセット信号として入力され、且つフリップフロップ５０１＿ｉ
＋１にスタート信号として入力される。よって、フリップフロップ５０１＿ｉ−１は、期
間Ｃ２における動作を開始し、フリップフロップ５０１＿ｉ＋１は、期間Ａ２における動
作を開始する。その後、信号ＧＣＫ１、及び信号ＧＣＫ２が再び反転する。すると、フリ
ップフロップ５０１＿ｉ＋１が期間Ｂ１における動作を開始し、信号ＧＯＵＴ＿ｉ＋１が
Ｈレベルとなる。信号ＧＯＵＴ＿ｉ＋１は、フリップフロップ５０１＿ｉにリセット信号
として入力される。したがって、フリップフロップ５０１＿ｉが期間Ｃ２における動作を
開始するので、信号ＧＯＵＴ＿ｉはＬレベルとなる。その後、再び信号ＧＯＵＴ＿ｉ−１
がＨレベルになるまでは、フリップフロップ５０１＿ｉは、信号ＧＣＫ１及び信号ＧＣＫ
２が反転するたびに、期間Ｄ２における動作と期間Ｅ２における動作とを繰り返す。
なお、フリップフロップ５０１＿１では、前の段のフリップフロップの出力信号の代わり
に、信号ＧＳＰが回路５２０から配線５１７を介して入力される。よって、信号ＧＳＰが
Ｈレベルになると、フリップフロップ５０１＿１は、期間Ａ１又は期間Ａ２における動作
を開始する。
なお、フリップフロップ５０１＿Ｎでは、次の段のフリップフロップの出力信号の代わり
に、信号ＧＲＥが回路５２０から配線５１８を介して入力される。よって、信号ＧＲＥが
Ｈレベルになると、フリップフロップ５０１＿Ｎは、期間Ｃ１又は期間Ｃ２における動作
を開始する。
以上のように、本実施の形態のシフトレジスタは、実施の形態１〜実施の形態３の半導体
装置を用いることによって、当該半導体装置と同様のメリットを得ることが可能である。
なお、信号ＧＣＫ１と信号ＧＣＫ２との関係を非平衡にすることが可能である。例えば、
図２８（Ａ）のタイミングチャートに示すように、信号ＧＣＫ１及び信号ＧＣＫ２におい
て、Ｈレベルになる期間がＬレベルになる期間よりも短くすることが可能である。こうす
ることによって、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎに、遅延又はなまりなどが生じても、
これらの信号がＨレベルとなる期間を防止することができる。したがって、本実施の形態
のシフトレジスタが表示装置に用いられる場合、複数の行が同時に選択されることを防ぐ
ことができる。ただし、これに限定されず、信号ＧＣＫ１、及び／又は、信号ＧＣＫ２に
おいて、Ｈレベルになる期間がＬレベルになる期間よりも長いことが可能である。
なお、シフトレジスタに多相のクロック信号を入力することが可能である。例えば、図２
８（Ｂ）のタイミングチャートに示すように、Ｍ（Ｍは３以上の自然数）相のクロック信
号を用いることが可能である。この場合、信号ＧＯＵＴ＿１〜ＧＯＵＴ＿Ｎにおいて、あ
る段においてＨレベルとなる期間は、その前後の段においてＨレベルとなる期間と重なる
ことが可能となる。したがって、本実施の形態が表示装置に用いられる場合、複数の行が
同時に選択されることになる。これにより、他の行の画素へのビデオ信号をプリチャージ
電圧として用いることが可能になる。
なお、図２８（Ｂ）において、Ｍ≦８であることが好ましい。より好ましくは、Ｍ≦６で
あることが好ましい。さらに好ましくは、Ｍ≦４であることが好ましい。なぜなら、シフ
トレジスタが表示装置の走査線駆動回路に用いられる場合、Ｍが大きすぎると、画素に複
数の種類のビデオ信号が書き込まれるからである。そして、当該画素に不正なビデオ信号
が入力される期間が長くなるので、表示品位が低下する場合があるからである。
なお、図２８（Ｂ）と同様に、図２８（Ａ）のタイミングチャートにおいても、多相のク
ロック信号を用いることが可能である。
なお、配線５１８と、他の配線（例えば配線５１２、配線５１３、配線５１５＿１、配線
５１５＿２、配線５１６、又は配線５１７）とを一つの共通の配線で構成し、配線５１８
を省略することができる。この場合、フリップフロップ５０１＿Ｎにおいて、配線１１６
が配線５１２、配線５１３、配線５１５＿１、配線５１５＿２、配線５１６、又は配線５
１７と接続されることが好ましい。また、他の構成により配線５１８を省略することも可
能である。この場合、フリップフロップ５０１＿Ｎにおいて、トランジスタ３０３＿１〜
３０３＿２、及びトランジスタ３０４を省略することも可能である。
なお、図２９に示すように、出力信号を分割することが可能である。図２９の一例では、
フリップフロップ５０１＿１〜５０１＿Ｎとして、各々、図１０（Ｅ）の半導体装置が用
いられる。そして、フリップフロップ５０１＿ｉ（ｉは２〜Ｎのいずれか一）において、
配線１１１、配線１１２、配線１１３、配線１１４、配線１１５＿１、配線１１５＿２、
配線１１６、及び配線１１７は、各々、配線５１１＿ｉ、配線５１２、配線５１４、配線
５１８＿ｉ−１、配線５１５＿１、配線５１５＿２、配線５１１＿ｉ＋１、配線５１６と
接続される。こうすることによって、配線５１１＿１〜５１１＿Ｎに、画素又はゲート信
号線などの負荷が接続される場合でも、次の段のフリップフロップを駆動するための転送
信号になまり又は遅延などが生じることがない。よって、シフトレジスタの遅延の影響を
低減することができる。ただし、これに限定されず、配線１１４は、配線５１１＿ｉ−１
と接続されることが可能である。又は、配線１１６は、配線５１７＿ｉ＋１と接続される
ことが可能である。
（実施の形態５）
本実施の形態では、表示装置の一例について説明する。
まず、図３０（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明す
る。液晶表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿
２、画素を有する画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素
部５３６４には、複数の配線５３７１が回路５３６２から延伸して配置され、複数の配線
５３７２が回路５３６３＿１、及び回路５３６３＿２から延伸して配置されている。そし
て、複数の配線５３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの
表示素子を有する画素５３６７がマトリクス状に配置されている。
回路５３６１は、ビデオ信号５３６０に応じて、回路５３６２、回路５３６３＿１、回路
５３６３＿２、及び回路５３６５に、信号、電圧、又は電流などを供給する機能を有し、
コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどと
して機能することが可能である。本実施の形態では、一例として、回路５３６１は、回路
５３６２に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号
（ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（Ｄ
ＡＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。又は、回路５３６１は、一例と
して、回路５３６３＿１、及び回路５３６３＿２に、走査線駆動回路用スタート信号（Ｇ
ＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、及び反転走査線駆動回路用クロック
信号（ＧＣＫＢ）を供給するものとする。又は、回路５３６１は、回路５３６５に、バッ
クライト制御信号（ＢＬＣ）を供給するものとする。ただし、これに限定されず、回路５
３６１は、他にも様々な信号、様々な電圧、又は様々な電流などを、回路５３６２、回路
５３６３＿１、回路５３６３＿２、及び回路５３６５に供給することが可能である。
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ
、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有し
、信号線駆動回路として機能することが可能である。回路５３６３＿１、及び回路５３６
３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、走
査信号を複数の配線５３７２に出力する機能を有し、走査線駆動回路として機能すること
が可能である。回路５３６５は、回路５３６１から供給される信号（ＢＬＣ）に応じて、
照明装置５３６６に供給する電力の量、又は時間などを制御することによって、照明装置
５３６６の輝度（又は平均輝度）を制御する機能を有し、電源回路として機能することが
可能である。
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号
線、ビデオ信号線、又はソース信号線などとして機能することが可能である。複数の配線
５３７２に走査信号が入力される場合、複数の配線５３７２は、信号線、走査線、又はゲ
ート信号線などとして機能することが可能である。ただし、これに限定されない。
なお、回路５３６３＿１、及び回路５３６３＿２のそれぞれに、同じ信号が回路５３６１
から入力される場合、回路５３６３＿１が複数の配線５３７２に出力する走査信号と、回
路５３６３＿２が複数の配線５３７２に出力する走査信号とは、おおむね等しいタイミン
グとなる場合が多い。したがって、回路５３６３＿１、及び回路５３６３＿２が駆動する
負荷を小さくすることができる。よって、表示装置を大型化することができる。又は、表
示装置を高精細にすることができる。又は、回路５３６３＿１、及び回路５３６３＿２が
有するトランジスタのチャネル幅を小さくすることができるので、額縁が狭い表示装置を
得ることができる。ただし、これに限定されず、回路５３６１は、回路５３６３＿１と回
路５３６３＿２とに別々の信号を供給することが可能である。
なお、回路５３６３＿１と回路５３６３＿２とのいずれか一方を省略することが可能であ
る。
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが
可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力すること
が可能である。又は、回路５３６３＿１又は回路５３６３＿２と同様の回路を新たに追加
することができ、この新たに追加した回路は、新たに追加した配線に走査信号などの信号
を出力することが可能である。
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である
。この場合、図３０（Ｂ）に示すように、表示素子は発光することが可能なので、回路５
３６５、及び照明装置５３６６は省略されることが可能である。そして、表示素子に電力
を供給するために、電源線として機能することが可能な複数の配線５３７３を画素部５３
６４に配置することが可能である。回路５３６１は、電源電圧（電圧ＡＮＯともいう）を
配線５３７３に供給することが可能である。この配線５３７３は、画素の色要素別に接続
されることが可能であるし、全ての画素に共通して接続されることが可能である。
なお、図３０（Ｂ）では、一例として、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用
スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び反転走査
線駆動回路用クロック信号（ＧＣＫＢ１）などの信号を回路５３６３＿１に供給する。そ
して、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用
クロック信号（ＧＣＫ２）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ２）など
の信号を回路５３６３＿２に供給する。この場合、回路５３６３＿１は、複数の配線５３
７２のうち奇数行目の配線のみを走査し、回路５３６３＿２は、複数の配線５３７２のう
ち偶数行目の配線のみを走査することが可能になる。よって、回路５３６３＿１、及び回
路５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。
又は、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすることが
できる。よって、表示装置を高精細にすることができる。又は、表示装置を大型にするこ
とができる。ただし、これに限定されず、図３０（Ａ）と同様に、回路５３６１は、回路
５３６３＿１と回路５３６３＿２とに同じ信号を出力することが可能である。
なお、図３０（Ｂ）と同様に、図３０（Ａ）においても、回路５３６１は、回路５３６３
＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
以上、表示装置のシステムブロックの一例についての説明である。
次に、表示装置の構成の一例について、図３１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、及び（
Ｅ）を参照して説明する。
図３１（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）は、画素部５３６４と同じ基板
５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成さ
れる。こうして、外部部品の数が減るので、コストの低減を図ることができる。又は、基
板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との接
続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることがで
きる。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。又は、当該基板は、
ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８０
に実装することが可能である。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導
体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成され
る回路は、広範囲で駆動周波数を設定することができる。例えば駆動周波数を高くするこ
とにより、画素部５３６４に配置する画素を増やすことができる（解像度を高くすること
ができる）。駆動電圧を小さくすることにより、消費電力を低減することができる。また
、当該基板に形成される回路は、駆動電圧を大きくすることができるので、表示素子とし
て駆動電圧が大きい表示素子を用いることができる。また、当該基板に形成される回路は
、出力信号のばらつきを低減することができる。
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力され
る場合が多い。
図３１（Ｂ）では、回路５３６３＿１及び回路５３６３＿２の駆動周波数は、回路５３６
１又は回路５３６２の駆動周波数よりも低い場合が多く、画素部に形成されるトランジス
タと同じ工程で形成されるトランジスタを回路５３６３＿１、及び回路５３６３＿２に用
いることができるので、回路５３６３＿１、及び回路５３６３＿２は、画素部５３６４と
同じ基板５３８０に形成される。そして、回路５３６１、及び回路５３６２は、画素部５
３６４とは別の基板に形成される。こうして、移動度が小さいトランジスタによって、基
板５３８０に形成される回路を構成することが可能になる。よって、トランジスタの半導
体層として、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる
ことが可能になる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は
歩留まりの向上などを図ることができる。
なお、図３１（Ｃ）に示すように、回路５３６２の一部（回路５３６２ａ）が画素部５３
６４と同じ基板５３８０に形成され、回路５３６２の残りの部分（回路５３６２ｂ）が画
素部５３６４とは別の基板に形成されることが可能である。回路５３６２ａは、移動度が
低いトランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレク
タ、スイッチなど）を有する場合が多い。そして、回路５３６２ｂは、移動度が高く、且
つ特性ばらつきが小さいトランジスタによって構成することが好ましい回路（例えば、シ
フトレジスタ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する
場合が多い。こうすることによって、図３１（Ｂ）と同様に、トランジスタの半導体層と
して、例えば非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる
ことが可能となり、さらに外部部品の削減を図ることができる。
図３１（Ｄ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）、及びこれらの回路を制御する
機能を有する回路（例えば、回路５３６１）は、画素部５３６４とは別の基板に形成され
る。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので
、歩留まりの向上を図ることができる。
なお、図３１（Ｄ）と同様に、図３１（Ａ）〜（Ｃ）においても、回路５３６３＿１、及
び回路５３６３＿２を画素部５３６４とは別の基板に形成することが可能である。
図３１（Ｅ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板
５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の
基板に形成される。回路５３６１ａは、移動度が小さいトランジスタによって構成するこ
とが可能な回路（例えば、スイッチ、セレクタ、レベルシフタなど）を有する場合が多い
。そして、回路５３６１ｂは、移動度が高く、ばらつきが小さいトランジスタを用いて構
成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オシレ
ータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
なお、図３１（Ａ）〜（Ｄ）においても、回路５３６１ａを画素部５３６４と同じ基板に
形成し、回路５３６１ｂを画素部５３６４とは別の基板に形成することが可能である。
ここで、回路５３６３＿１、及び回路５３６３＿２として、実施の形態１〜実施の形態４
の半導体装置又はシフトレジスタを用いることが可能である。この場合、回路５３６３＿
１、及び回路５３６３＿２と画素部とが同じ基板に形成されることによって、当該基板に
形成される全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能
である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減
を図ることができる。特に、全てのトランジスタの極性がＮチャネル型である場合には、
トランジスタの半導体層として、非晶質半導体、微結晶半導体、有機半導体、又は酸化物
半導体などを用いることが可能になる。よって、表示装置の大型化、コストの低減、又は
歩留まりの向上などを図ることができる。
又は、実施の形態１〜実施の形態４の半導体装置、又はシフトレジスタは、トランジスタ
のチャネル幅を小さくすることができる。よって、レイアウト面積を小さくすることがで
きるので、額縁を小さくすることができる。又は、レイアウト面積を小さくすることがで
きるので、解像度を高くすることができる。
又は、実施の形態１〜実施の形態４の半導体装置、又はシフトレジスタは、寄生容量を小
さくすることができる。よって、消費電力を低減することができる。又は、外部回路の電
流能力を小さくすることができる。又は、外部回路のサイズ、又は当該外部回路を有する
表示装置のサイズを小さくすることができる。
なお、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを半導体層とし
て用いるトランジスタは、閾値電圧の増加、又は移動度の低下などの特性劣化を生じる場
合が多い。しかし、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタは、ト
ランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることがで
きる。
なお、回路５３６２の一部として、実施の形態１〜実施の形態４の半導体装置、又はシフ
トレジスタを用いることが可能である。例えば、回路５３６２ａは、実施の形態１〜実施
の形態４の半導体装置、又はシフトレジスタを有することが可能である。
（実施の形態６）
本実施の形態では、信号線駆動回路の一例について説明する。なお、信号線駆動回路を半
導体装置、又は信号生成回路と示すことが可能である。
信号線駆動回路の一例について、図３２（Ａ）を参照して説明する。信号線駆動回路は、
回路６０２＿１〜６０２＿Ｎという複数の回路と、回路６００と、回路６０１とを有する
。そして、回路６０２＿１〜６０２＿Ｎは、各々、トランジスタ６０３＿１〜６０３＿ｋ
（ｋは２以上の自然数）という複数のトランジスタを有する。トランジスタ６０３＿１〜
６０３＿ｋは、Ｎチャネル型であるものとする。ただし、これに限定されず、トランジス
タ６０３＿１〜６０３＿ｋは、Ｐチャネル型とすることが可能であるし、ＣＭＯＳ型のス
イッチとすることが可能である。
信号線駆動回路の接続関係について、回路６０２＿１を例にして説明する。トランジスタ
６０３＿１〜６０３＿ｋの第１端子は、配線６０５＿１と接続される。トランジスタ６０
３＿１〜６０３＿ｋの第２端子は、各々、配線Ｓ１〜Ｓｋと接続される。トランジスタ６
０３＿１〜６０３＿ｋのゲートは、各々、配線６０４＿１〜６０４＿ｋと接続される。例
えば、トランジスタ６０３＿１の第１端子は、配線６０５＿１と接続され、トランジスタ
６０３＿１の第２端子は、配線Ｓ１と接続され、トランジスタ６０３＿１のゲートは、配
線６０４＿１と接続される。
回路６００は、配線６０４＿１〜６０４＿ｋを介して、信号を回路６０２＿１〜６０２＿
Ｎに供給する機能を有し、シフトレジスタ、又はデコーダなどとして機能することが可能
である。当該信号は、デジタル信号である場合が多く、選択信号として機能することが可
能である。そして、配線６０４＿１〜６０４＿ｋは、信号線として機能することが可能で
ある。
回路６０１は、信号を回路６０２＿１〜６０２＿Ｎに出力する機能を有し、ビデオ信号生
成回路などとして機能することが可能である。例えば、回路６０１は、配線６０５＿１を
介して信号を回路６０２＿１に供給する。同時に、配線６０５＿２を介して信号を回路６
０２＿２に供給する。当該信号は、アナログ信号である場合が多く、ビデオ信号として機
能することが可能である。そして、配線６０５＿１〜６０５＿Ｎは、信号線として機能す
ることが可能である。
回路６０２＿１〜６０２＿Ｎは、回路６０１の出力信号を、どの配線に出力するのかを選
択する機能を有し、セレクタ回路として機能することが可能である。例えば、回路６０２
＿１は、回路６０１が配線６０５＿１に出力する信号を、配線Ｓ１〜Ｓｋのうちどの配線
に出力するのかを選択する機能を有する。
トランジスタ６０３＿１〜６０３＿Ｎは、各々、回路６００の出力信号に応じて、配線６
０５＿１と、配線Ｓ１〜Ｓｋとの導通状態を制御する機能を有し、スイッチとして機能す
る。
次に、図３２（Ａ）の信号線駆動回路の動作について、図３２（Ｂ）のタイミングチャー
トを参照して説明する。図３２（Ｂ）には、配線６０４＿１に入力される信号６１４＿１
、配線６０４＿２に入力される信号６１４＿２、配線６０４＿ｋに入力される信号６１４
＿ｋ、配線６０５＿１に入力される信号６１５＿１、及び配線６０５＿２に入力される信
号６１５＿２の一例を示す。
なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。
１ゲート選択期間とは、ある行に属する画素が選択され、当該画素にビデオ信号を書き込
むことが可能な期間のことをいう。
なお、１ゲート選択期間は、期間Ｔ０、及び期間Ｔ１〜期間Ｔｋに分割される。期間Ｔ０
は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であ
り、プリチャージ期間として機能することが可能である。期間Ｔ１〜Ｔｋは、各々、選択
された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間として機
能することが可能である。
なお、便宜上、回路６０２＿１の動作を例にして、信号線駆動回路の動作を説明する。
まず、期間Ｔ０において、回路６００は、配線６０４＿１〜６０４＿ｋにＨレベルの信号
を出力する。すると、トランジスタ６０３＿１〜６０３＿ｋがオンするので、配線６０５
＿１と、配線Ｓ１〜Ｓｋとが導通状態となる。このとき、回路６０１は、配線６０５＿１
にプリチャージ電圧Ｖｐを供給しているので、プリチャージ電圧Ｖｐは、トランジスタ６
０３＿１〜６０３＿ｋを介して、配線Ｓ１〜Ｓｋにそれぞれ出力される。そして、プリチ
ャージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属す
る画素がプリチャージされる。
次に、期間Ｔ１において、回路６００は、Ｈレベルの信号を配線６０４＿１に出力する。
すると、トランジスタ６０３＿１がオンするので、配線６０５＿１と配線Ｓ１とが導通状
態となる。そして、配線６０５＿１と配線Ｓ２〜Ｓｋとが非導通状態となる。このとき、
回路６０１は、信号Ｄａｔａ（Ｓ１）を配線６０５＿１に出力しているとすると、信号Ｄ
ａｔａ（Ｓ１）は、トランジスタ６０３＿１を介して、配線Ｓ１に出力される。こうして
、信号Ｄａｔａ（Ｓ１）は、配線Ｓ１と接続される画素のうち、選択された行に属する画
素に書き込まれる。
次に、期間Ｔ２において、回路６００は、Ｈレベルの信号を配線６０４＿２に出力する。
すると、トランジスタ６０３＿２がオンするので、配線６０５＿２と配線Ｓ２とが導通状
態となる。そして、配線６０５＿１と配線Ｓ１とが非導通状態となり、配線６０５＿１と
配線Ｓ３〜Ｓｋとが非導通状態のままとなる。このとき、回路６０１は、信号Ｄａｔａ（
Ｓ２）を配線６０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ２）は、トランジス
タ６０３＿２を介して、配線Ｓ２に出力される。こうして、信号Ｄａｔａ（Ｓ１）は、配
線Ｓ１と接続される画素のうち、選択された行に属する画素に書き込まれる。
その後、期間Ｔｋまで、回路６００は、配線６０４＿１〜６０４＿ｋにＨレベルの信号を
順に出力するので、期間Ｔ１及び期間Ｔ２と同様に、期間Ｔ３から期間Ｔｋまで、回路６
００は、配線６０４＿３〜６０４＿ｋにＨレベルの信号を順に出力する。よって、トラン
ジスタ６０３＿３〜６０３＿ｋが順にオンするので、回路６０１から出力される信号は、
配線Ｓ３〜Ｓｋに順に出力される。こうして、選択された行に属する画素に、信号を順に
書き込むことが可能になる。
以上、信号線駆動回路の一例について説明した。本実施の形態の信号線駆動回路は、セレ
クタとして機能する回路を有するので、信号の数、又は配線の数を減らすことができる。
又は、画素にビデオ信号を書き込む前（期間Ｔ０）に、プリチャージを行うための電圧を
画素に書き込むので、ビデオ信号の書き込み時間を短くすることができる。したがって、
表示装置の大型化、表示装置の高精細化を図ることができる。ただし、これに限定されず
、期間Ｔ０を省略し、画素にプリチャージしないことが可能である。
なお、ｋが大きすぎると、画素への書き込み時間が短くなるので、ビデオ信号の画素への
書き込みが時間内に終了しない場合がある。したがって、ｋ≦６であることが好ましい。
より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であることが好ま
しい。
特に、画素の色要素がｎ個に分割される場合、ｋ＝ｎとすることが可能である。例えば、
画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との三つに分割される場合、ｋ＝３である
ことが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、期間Ｔ２、期
間Ｔ３に分割される。そして、期間Ｔ１、期間Ｔ２、期間Ｔ３では、各々、赤（Ｒ）の画
素、緑（Ｇ）の画素、青（Ｂ）の画素にビデオ信号を書き込むことが可能である。ただし
、これに限定されず、期間Ｔ１、期間Ｔ２、期間Ｔ３の順番は任意に設定することが可能
である。
特に、画素がｎ（ｎは自然数）個のサブ画素（以下サブピクセル、又は副画素ともいう）
に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素が２個のサブ画素に分
割される場合、ｋ＝２であることが可能である。この場合、１ゲート選択期間は、期間Ｔ
０、期間Ｔ１、期間Ｔ２に分割される。そして、期間Ｔ１では、２個のサブ画素の一方に
ビデオ信号を書き込み、期間Ｔ２では、２個のサブ画素の他方にビデオ信号を書き込むこ
とが可能である。
なお、回路６００、及び回路６０２＿１〜６０２＿Ｎの駆動周波数は、回路６０１と比較
して低い場合が多いので、回路６００、及び回路６０２＿１〜６０２＿Ｎは、画素部と同
じ基板に形成することが可能である。こうして、画素部が形成される基板と、外部回路と
の接続数を減らすことができるので、歩留まりの向上、又は信頼性の向上などを図ること
ができる。さらに、図３１（Ａ）乃至（Ｅ）のように、走査線駆動回路も画素部と同じ基
板に形成されることによって、さらに外部回路との接続数を減らすことができる。
なお、回路６００として、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタ
を用いることが可能である。この場合、回路６００が有する全てのトランジスタの極性を
Ｎチャネル型、又はＰチャネル型とすることが可能である。したがって、工程数の削減、
歩留まりの向上、又はコストの削減を図ることができる。
なお、回路６００だけでなく、回路６０２＿１〜６０２＿Ｎが有する全てのトランジスタ
の極性もＮチャネル型、又はＰチャネル型とすることが可能である。したがって、回路６
００、及び回路６０２＿１〜６０２＿Ｎが、画素部と同じ基板に形成される場合、工程数
の削減、歩留まりの向上、又はコストの削減を図ることができる。特に、全てのトランジ
スタの極性をＮチャネル型とすることによって、トランジスタの半導体層として、例えば
非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることができる
。
（実施の形態７）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。
図３３（Ａ）は、画素の一例を示す。画素３０２０は、トランジスタ３０２１、液晶素子
３０２２、及び容量素子３０２３を有する。そして、トランジスタ３０２１の第１端子は
、配線３０３１と接続され、トランジスタ３０２１の第２端子は、液晶素子３０２２の一
方の電極及び容量素子３０２３の一方の電極と接続され、トランジスタ３０２１のゲート
は、配線３０３２と接続される。液晶素子３０２２の他方の電極は、電極３０３４と接続
され、容量素子３０２３の他方の電極は、配線３０３３と接続される。
配線３０３１には、一例として、ビデオ信号が入力されることが可能である。配線３０３
２には、一例として、走査信号、選択信号、又はゲート信号が入力されることが可能であ
る。配線３０３３には、一例として、一定の電圧が供給されることが可能である。電極３
０３４には、一例として、一定の電圧が供給されることが可能である。ただし、これに限
定されず、配線３０３１にはプリチャージ電圧が供給されることによって、ビデオ信号の
書き込み時間を短くすることが可能である。又は、配線３０３３には信号が入力されるこ
とによって、液晶素子３０２２に印加される電圧を制御することが可能である。又は、電
極３０３４に信号が入力されることによって、フレーム反転駆動を実現することが可能で
ある。
なお、配線３０３１は、信号線、ビデオ信号線、又はソース信号線として機能することが
可能である。配線３０３２は、信号線、走査線、又はゲート信号線として機能することが
可能である。配線３０３３は、電源線、又は容量線として機能することが可能である。電
極３０３４は、共通電極、又は対向電極として機能することが可能である。ただし、これ
に限定されず、配線３０３１、配線３０３２に、電圧が供給される場合、これらの配線は
、電源線として機能することが可能である。又は、配線３０３３に信号が入力される場合
、配線３０３３は信号線として機能することが可能である。
トランジスタ３０２１は、配線３０３１と液晶素子３０２２の一方の電極との導通状態を
制御することによって、画素にビデオ信号を書き込むタイミングを制御する機能を有し、
スイッチとして機能することが可能である。容量素子３０２３は、液晶素子３０２２の一
方の電極と、配線３０３３との間の電位差を保持し、液晶素子３０２２に印加される電圧
を一定に保持する機能を有し、保持容量として機能する。ただし、これに限定されない。
図３３（Ｂ）には、図３３（Ａ）の画素の動作を説明するためのタイミングチャートの一
例を示す。図３３（Ｂ）には、信号３０４２＿ｊ（ｊは自然数）、信号３０４２＿ｊ＋１
、信号３０４１＿ｉ、信号３０４１＿ｉ＋１、及び電圧３０４３を示す。そして、図３３
（Ｂ）には、第ｋ（ｋは自然数）フレームと、第ｋ＋１フレームを示す。なお、信号３０
４２＿ｊ、信号３０４２＿ｊ＋１、信号３０４１＿ｉ、信号３０４１＿ｉ＋１、及び電圧
３０４３は、各々、ｊ行目の配線３０３２に入力される信号、ｊ＋１行目の配線３０３２
に入力される信号、ｉ列目の配線３０３１に入力される信号、ｉ＋１列目の配線３０３１
に入力される信号、配線３０３３に供給される電圧の一例である。
ｊ行ｉ列目に属する画素３０２０の動作について説明する。信号３０４２＿ｊがＨレベル
になると、トランジスタ３０２１がオンする。よって、ｉ列目の配線３０３１と液晶素子
３０２２の一方の電極とが導通状態となるので、信号３０４１＿ｊがトランジスタ３０２
１を介して液晶素子３０２２の一方の電極に入力される。そして、容量素子３０２３は、
このときの液晶素子３０２２の一方の電極の電位と、配線３０３３の電位との電位差を保
持する。よって、その後、再び信号３０４２＿ｊがＨレベルになるまで、液晶素子３０２
２に印加される電圧は一定となる。そして、液晶素子３０２２は、印加される電圧に応じ
た階調を表現する。
なお、図３３（Ｂ）には、正極性の信号と負極性の信号とが、１行選択期間毎に交互に配
線３０３１に入力される場合の一例を示す。正極性の信号とは、電位が基準の値（例えば
電極３０３４の電位）よりも高い信号のことであり、負極性の信号とは、電位が基準の値
（例えば電極３０３４の電位）よりも低い信号のことである。ただし、これに限定されず
、配線３０３１に入力される信号は、１フレーム期間中、同じ極性であることが可能であ
る。
なお、図３３（Ｂ）には、信号３０４１＿ｉの極性と信号３０４１＿ｉ＋１の極性とがお
互いに異なる場合の一例を示す。ただし、これに限定されず、信号３０４１＿ｉの極性と
信号３０４１＿ｉ＋１の極性とは同じであることが可能である。
なお、図３３（Ｂ）には、信号３０４２＿ｊがＨレベルとなる期間と、信号３０４２＿ｊ
＋１がＨレベルになる期間とは、重ならない場合の一例を示した。ただし、これに限定さ
れず、図３３（Ｃ）に示すように、信号３０４２＿ｊがＨレベルとなる期間と、信号３０
４２＿ｊ＋１がＨレベルになる期間とは重なることが可能である。この場合、配線３０３
１には、１フレーム期間中、同じ極性の信号が供給されることが好ましい。こうすること
によって、ｊ行目の画素へ書き込まれる信号３０４１＿ｊを用いて、ｊ＋１行目の画素を
プリチャージすることができる。こうして、画素へのビデオ信号の書き込み時間を短くす
ることができる。よって、表示装置を高精細にすることができる。又は、表示装置の表示
部を大きくすることができる。又は、１フレーム期間において、配線３０３１に同じ極性
の信号が入力されるので、消費電力を削減することができる。
なお、図３４（Ａ）の画素構成と、図３３（Ｃ）のタイミングチャートとを組み合わせる
ことによって、ドット反転駆動を実現することができる。図３４（Ａ）の画素構成では、
画素３０２０（ｉ、ｊ）は、配線３０３１＿ｉと接続される。一方、画素３０２０（ｉ、
ｊ＋１）は、配線３０３１＿ｉ＋１と接続される。つまり、ｉ列目に属する画素は、１行
ずつ交互に、配線３０３１＿ｉと、配線３０３１＿ｉ＋１と接続される。こうして、ｉ列
目に属する画素は、１行ずつ交互に、正極性の信号と負極性の信号とが書き込まれるので
、ドット反転駆動を実現することができる。ただし、これに限定されず、ｉ列目に属する
画素は、複数行（例えば２行又は３行）ずつ交互に、配線３０３１＿ｉと、配線３０３１
＿ｉ＋１と接続されることが可能である。
なお、画素構成としては、サブピクセル構造を用いることが可能である。図３４（Ｂ）、
及び（Ｃ）には、画素を二つのサブ画素に分割する場合の構成を示す。そして、図３４（
Ｂ）には、１Ｓ＋２Ｇ（例えば１サブ画素あたり１つの信号線と、２つの走査線を用いる
もの）と呼ばれるサブピクセル構造を示し、図３４（Ｃ）には、２Ｓ＋１Ｇ（例えば１サ
ブ画素あたり２つの信号線と、１つの走査線を用いるもの）と呼ばれるサブピクセル構造
を示す。サブ画素３０２０Ａ及びサブ画素３０２０Ｂは、画素３０２０に対応する。トラ
ンジスタ３０２１Ａ及びトランジスタ３０２１Ｂは、トランジスタ３０２１に対応する。
液晶素子３０２２Ａ及び液晶素子３０２２Ｂは、液晶素子３０２２に対応する。容量素子
３０２３Ａ及び容量素子３０２３Ｂは、容量素子３０２３に対応する。配線３０３１Ａ及
び配線３０３１Ｂは、配線３０３１に対応する。配線３０３２Ａ及び配線３０３２Ｂは、
配線３０３２に対応する。
ここで、本実施の形態の画素と、実施の形態１〜実施の形態６の半導体装置、シフトレジ
スタ、表示装置、又は信号線駆動回路とを組み合わせることによって、様々なメリットを
得ることができる。例えば、画素として、サブピクセル構造を用いる場合、表示装置を駆
動するために必要な信号の数が増えてしまう。このため、ゲート信号線の数、又はソース
信号線の数が増えてしまう。この結果、画素部が形成される基板と、外部回路との接続数
が大幅に増えてしまう場合がある。しかし、ゲート信号線の数が増えても、実施の形態７
に示すように、走査線駆動回路を画素部と同じ基板に形成することが可能である。したっ
て、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピク
セル構造の画素を用いることができる。又は、ソース信号線の数が増えても、実施の形態
６の信号線駆動回路を用いることによって、ソース信号線の数を減らすことができる。し
たがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サ
ブピクセル構造の画素を用いることができる。
又は、容量線に信号を入力する場合、画素部が形成される基板と、外部回路との接続数が
大幅に増えてしまう場合がある。そこで、容量線に、実施の形態１〜実施の形態５の半導
体装置又はシフトレジスタを用いて信号を供給することが可能である。そして、実施の形
態１〜実施の形態５の半導体装置又はシフトレジスタは、画素部と同じ基板に形成するこ
とが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅に
増やすことなく、容量線に信号を入力することができる。
又は、交流駆動を用いる場合、画素へのビデオ信号の書き込み時間が短くなってしまう。
この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。同様
に、サブピクセル構造の画素を用いる場合、画素へのビデオ信号の書き込み時間が短くな
る。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。
そこで、実施の形態６の信号線駆動回路を用いて、画素にビデオ信号を書き込むことが可
能である。この場合、画素にビデオ信号を書き込む前に、画素にプリチャージ用の電圧を
書き込むので、短い時間で画素にビデオ信号を書き込むことができる。又は、図２８（Ｂ
）に示すように、ある行が選択される期間と、別の行が選択される期間とを重ねることに
よって、別の行のビデオ信号をプリチャージ用の電圧として用いることが可能である。
（実施の形態８）
本実施の形態では、表示装置の一例について、図３５（Ａ）、（Ｂ）、及び（Ｃ）を参照
して説明する。なお、ここでは一例として液晶表示装置について説明する。
図３５（Ａ）は、表示装置の上面図の一例である。基板５３９１に、駆動回路５３９２と
画素部５３９３とが形成されている。駆動回路５３９２の一例としては、走査線駆動回路
、又は信号線駆動回路などがある。例えば液晶表示装置の場合、画素部５３９３は画素を
有し、画素は、駆動回路５３９２の出力信号に応じて液晶素子に印加される電圧が設定さ
れる。
図３５（Ｂ）には、図３５（Ａ）のＡ−Ｂ断面の一例を示す。そして、図３５（Ｂ）には
、基板５４００と、基板５４００の上に形成される導電層５４０１と、導電層５４０１を
覆うように形成される絶縁層５４０２と、導電層５４０１及び絶縁層５４０２の上に形成
される半導体層５４０３ａと、半導体層５４０３ａの上に形成される半導体層５４０３ｂ
と、半導体層５４０３ｂの上及び絶縁層５４０２の上に形成される導電層５４０４と、絶
縁層５４０２の上及び導電層５４０４の上に形成され、開口部を有する絶縁層５４０５と
、絶縁層５４０５の上及び絶縁層５４０５の開口部に形成される導電層５４０６と、絶縁
層５４０５の上及び導電層５４０６の上に配置される絶縁層５４０８と、絶縁層５４０５
の上に形成される液晶層５４０７と、液晶層５４０７の上及び絶縁層５４０８の上に形成
される導電層５４０９と、導電層５４０９の上に形成される基板５４１０とを示す。
導電層５４０１は、ゲート電極として機能することが可能である。絶縁層５４０２は、ゲ
ート絶縁膜として機能することが可能である。導電層５４０４は、配線、トランジスタの
電極、又は容量素子の電極などとして機能することが可能である。絶縁層５４０５は、層
間膜、又は平坦化膜として機能することが可能である。導電層５４０６は、配線、画素電
極、又は反射電極として機能することが可能である。絶縁層５４０８は、シール材として
機能することが可能である。導電層５４０９は、対向電極、又は共通電極として機能する
ことが可能である。
ここで、駆動回路５３９２と、導電層５４０９との間には、寄生容量が生じることがある
。この結果、駆動回路５３９２の出力信号又は各ノードの電位に、なまり又は遅延などが
生じてしまう。又は、消費電力が大きくなってしまう。しかし、図３５（Ｂ）に示すよう
に、駆動回路５３９２の上に、シール材として機能することが可能な絶縁層５４０８を形
成することによって、駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低
減することができる。なぜなら、シール材の誘電率は、液晶層の誘電率よりも低い場合が
多いからである。したがって、駆動回路５３９２の出力信号又は各ノードの電位のなまり
又は遅延を低減することができる。又は、駆動回路５３９２の消費電力を低減することが
できる。
なお、図３５（Ｃ）に示すように、駆動回路５３９２の一部の上に、シール材として機能
することが可能な絶縁層５４０８が形成されることが可能である。このような場合でも、
駆動回路５３９２と、導電層５４０９との間に生じる寄生容量を低減することができるの
で、駆動回路５３９２の出力信号又は各ノードの電位のなまり又は遅延を低減することが
できる。ただし、これに限定されず、駆動回路５３９２の上に、シール材として機能する
ことが可能な絶縁層５４０８が形成されていないことが可能である。
なお、表示素子は、液晶素子に限定されず、ＥＬ素子、又は電気泳動素子などの様々な表
示素子を用いることが可能である。
以上、本実施の形態では、表示装置の断面構造の一例について説明した。このような構造
と、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタとを組み合わせること
が可能である。例えば、トランジスタの半導体層として、非晶質半導体、微結晶半導体、
有機半導体、又は酸化物半導体などを用いる場合、トランジスタのチャネル幅が大きくな
る場合が多い。しかし、本実施の形態のように、駆動回路の寄生容量を小さくできると、
トランジスタのチャネル幅を小さくすることができる。よって、レイアウト面積の縮小を
図ることができるので、表示装置の額縁を狭くすることができる。又は、表示装置を高精
細にすることができる。
（実施の形態９）
本実施の形態では、トランジスタの構造の一例について図３６（Ａ）、（Ｂ）、及び（Ｃ
）を参照して説明する。
図３６（Ａ）は、表示装置の構造の一例を示す図であり、また、トップゲート型のトラン
ジスタの構造の一例を示す図である。図３６（Ｂ）は、表示装置の構造の一例を示す図で
あり、また、ボトムゲート型のトランジスタの構造の一例、又は表示装置の構造の一例を
示す図である。図３６（Ｃ）は、半導体基板を用いて作製されるトランジスタの構造の一
例を示す図である。
図３６（Ａ）のトランジスタの一例は、絶縁層５２６１を挟んで基板５２６０の上に形成
され、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領域５２６２ｄ、及び５２６
２ｅを有する半導体層５２６２と、半導体層５２６２を覆うように形成される絶縁層５２
６３と、半導体層５２６２及び絶縁層５２６３の上に形成される導電層５２６４と、絶縁
層５２６３及び導電層５２６４の上に形成され、開口部を有する絶縁層５２６５と、絶縁
層５２６５の上及び絶縁層５２６５の開口部に形成される導電層５２６６と、を有する。
図３６（Ｂ）のトランジスタの一例は、基板５３００の上に形成される導電層５３０１と
、導電層５３０１を覆うように形成される絶縁層５３０２と、導電層５３０１及び絶縁層
５３０２の上に形成される半導体層５３０３ａと、半導体層５３０３ａの上に形成される
半導体層５３０３ｂと、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される導
電層５３０４と、絶縁層５３０２の上及び導電層５３０４の上に形成され、開口部を有す
る絶縁層５３０５と、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される導電
層５３０６と、を有する。
図３６（Ｃ）のトランジスタの一例は、領域５３５３及び領域５３５５を有する半導体基
板５３５２と、半導体基板５３５２の上に形成される絶縁層５３５６と、半導体基板５３
５２の上に形成される絶縁層５３５４と、絶縁層５３５６の上に形成される導電層５３５
７と、絶縁層５３５４、絶縁層５３５６、及び導電層５３５７の上に形成され、開口部を
有する絶縁層５３５８と、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される
導電層５３５９とを有する。こうして、領域５３５０と領域５３５１とに、各々、トラン
ジスタが作製される。
なお、本実施の形態におけるトランジスタを用いて表示装置を構成する場合、例えば図３
６（Ａ）に示すように、導電層５２６６の上及び絶縁層５２６５の上に形成され、開口部
を有する絶縁層５２６７と、絶縁層５２６７の上及び絶縁層５２６７の開口部に形成され
る導電層５２６８と、絶縁層５２６７の上及び導電層５２６８の上に形成され、開口部を
有する絶縁層５２６９と、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成される
発光層５２７０と、絶縁層５２６９の上及び発光層５２７０の上に形成される導電層５２
７１と、を形成することが可能である。
また、図３６（Ｂ）に示すように、絶縁層５３０５の上及び導電層５３０６の上に配置さ
れる液晶層５３０７と、液晶層５３０７の上に形成される導電層５３０８と、を形成する
ことが可能である。
絶縁層５２６１は、下地膜として機能することが可能である。絶縁層５３５４は、素子間
分離層（例えばフィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、
絶縁層５３５６は、ゲート絶縁膜として機能することが可能である。導電層５２６４、導
電層５３０１、導電層５３５７は、ゲート電極として機能することが可能である。絶縁層
５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜、又は平坦
化膜として機能することが可能である。導電層５２６６、導電層５３０４、及び導電層５
３５９は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可
能である。導電層５２６８、及び導電層５３０６は、画素電極、又は反射電極などとして
機能することが可能である。絶縁層５２６９は、隔壁として機能することが可能である。
導電層５２７１、及び導電層５３０８は、対向電極、又は共通電極などとして機能するこ
とが可能である。
基板５２６０、及び基板５３００の一例としては、ガラス基板、石英基板、半導体基板（
例えば単結晶基板（例えばシリコン基板）、又は単結晶基板）、ＳＯＩ基板、プラスチッ
ク基板、金属基板、ステンレス基板、ステンレス・スチル・ホイルを有する基板、タング
ステン基板、タングステン・ホイルを有する基板又は可撓性基板などがある。ガラス基板
の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどがある。可
撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタ
レート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又は
アクリル等の可撓性を有する合成樹脂などがある。他にも、貼り合わせフィルム（ポリプ
ロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなど）、繊維状な材料
を含む紙、基材フィルム（ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、
紙類等）などがある。
半導体基板５３５２としては、一例として、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基
板を用いることが可能である。領域５３５３は、一例として、半導体基板５３５２に不純
物が添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型
の導電型を有する場合、領域５３５３は、ｎ型の導電型を有し、ｎウェルとして機能する
。一方で、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導
電型を有し、ｐウェルとして機能する。領域５３５５は、一例として、不純物が半導体基
板５３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお
、半導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
絶縁層５２６１の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒
化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）
などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層５２６１
が２層構造で設けられる場合の一例としては、１層目の絶縁層として窒化珪素膜を設け、
２層目の絶縁層として酸化珪素膜を設けることが可能である。絶縁層５２６１が３層構造
で設けられる場合の一例としては、１層目の絶縁層として酸化珪素膜を設け、２層目の絶
縁層として窒化珪素膜を設け、３層目の絶縁層として酸化珪素膜を設けることが可能であ
る。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂの一例としては、非単
結晶半導体（例えば、非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコ
ンなど）、単結晶半導体、化合物半導体若しくは酸化物半導体（例えば、ＺｎＯ、ＩｎＧ
ａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＡＺＴＯ、有機半導体、又は
カーボンナノチューブなどがある。
なお、例えば、領域５２６２ａは、不純物が半導体層５２６２に添加されていない真性の
状態であり、チャネル領域として機能する。ただし、領域５２６２ａに不純物を添加する
ことが可能であり、領域５２６２ａに添加される不純物は、領域５２６２ｂ、領域５２６
２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物の濃度よりも低いことが
好ましい。領域５２６２ｂ、及び領域５２６２ｄは、領域５２６２ｃ又は領域５２６２ｅ
よりも低濃度の不純物が添加された領域であり、ＬＤＤ領域として機能する。ただし、領
域５２６２ｂ、及び領域５２６２ｄを省略することが可能である。領域５２６２ｃ、及び
領域５２６２ｅは、高濃度に不純物が半導体層５２６２に添加された領域であり、ソース
領域又はドレイン領域として機能する。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、
ｎ型の導電型を有する。
なお、半導体層５３０３ａとして、酸化物半導体、又は化合物半導体が用いられる場合、
半導体層５３０３ｂを省略することが可能である。
絶縁層５２６３、絶縁層５３０２、及び絶縁層５３５６の一例としては、酸化珪素（Ｓｉ
Ｏｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸
化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などの酸素若しくは窒素を有する膜、又はこれら
の積層構造などがある。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、
導電層５３０４、導電層５３０６、導電層５３０８、導電層５３５７、及び導電層５３５
９は、単層構造又は積層構造とすることができ、導電膜を用いて形成される。当該導電膜
の一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ
）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト
（Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素
（Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）
、錫（Ｓｎ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）によって構成される群から選ば
れた一つの元素の単体膜、又は、群から選ばれた一つ又は複数の元素を含む化合物などが
ある。なお、当該単体膜又は化合物は、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、及び
／又は、酸素（Ｏ）などを含むことが可能である。当該化合物の一例としては、前述した
複数の元素から選ばれた一つ若しくは複数の元素を含む合金（例えば、ＩＴＯ、ＩＺＯ、
酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ
）、酸化錫カドミウム（ＣＴＯ）、アルミニウムネオジム（Ａｌ−Ｎｄ）、アルミニウム
タングステン（Ａｌ−Ｗ）、アルミニウムジルコニウム（Ａｌ−Ｚｒ）、アルミニウムチ
タン（Ａｌ−Ｔｉ）、アルミニウムセリウム（Ａｌ−Ｃｅ）、マグネシウム銀（Ｍｇ−Ａ
ｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）、モリブデンタングステン（Ｍｏ−Ｗ）、モリブ
デンタンタル（Ｍｏ−Ｔａ）などの合金材料）、前述した複数の元素から選ばれた一つ若
しくは複数の元素と窒素との化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデ
ンなどの窒化膜）、又は、前述した複数の元素から選ばれた一つ若しくは複数の元素とシ
リコンとの化合物（例えば、タングステンシリサイド、チタンシリサイド、ニッケルシリ
サイド、アルミニウムシリコン、モリブデンシリコンなどのシリサイド膜）などがある。
他にも、例えば、カーボンナノチューブ、有機ナノチューブ、無機ナノチューブ、又は金
属ナノチューブなどのナノチューブ材料がある。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５
８の一例としては、単層構造の絶縁層、又はこれらの積層構造などがある。当該絶縁層の
一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、若しくは酸化窒化珪素（
ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素
若しくは窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、又は
、シロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾ
シクロブテン、若しくはアクリル等の有機材料などがある。
発光層５２７０の一例としては、有機ＥＬ素子、又は無機ＥＬ素子などがある。有機ＥＬ
素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送
層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる
電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層の単層構造、若し
くはこれらの積層構造などがある。
液晶層５３０７の一例、液晶層５３０７に適用可能な液晶材料の一例、又は液晶層５３０
７を含む液晶素子に適用可能な液晶モードの一例としては、ネマチック液晶、コレステリ
ック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピ
ックライオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、
強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（Ｐ
ＡＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓ
ｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗ
ｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モ
ード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モ
ード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＶ
（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍ
ｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａ
ｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃ
ｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬ
Ｃ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（
ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬ
Ｃ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲ
ストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどがある。
なお、絶縁層５３０５の上及び導電層５３０６の上には、配向膜として機能する絶縁層、
突起部として機能する絶縁層などを形成することが可能である。
なお、導電層５３０８の上には、カラーフィルタ、ブラックマトリクス、又は突起部とし
て機能する絶縁層などを形成することが可能である。導電層５３０８の下には、配向膜と
して機能する絶縁層を形成することが可能である。
本実施の形態のトランジスタは、実施の形態１〜実施の形態８に適用することが可能であ
る。特に、図３６（Ｂ）において、半導体層として、非晶質半導体、微結晶半導体、有機
半導体、又は酸化物半導体などを用いる場合、トランジスタが劣化してしまう場合がある
。よって、本実施の形態のトランジスタを半導体装置、シフトレジスタ、又は表示装置に
用いると、これらの寿命が短くなってしまう。しかし、実施の形態１〜実施の形態８の半
導体装置、シフトレジスタ、又は表示装置では、トランジスタの劣化を抑制することがで
きる。したがって、本実施の形態のトランジスタを実施の形態１〜実施の形態８の半導体
装置、シフトレジスタ、又は表示装置に適用することによって、これらの寿命を長くする
ことができる。
（実施の形態１０）
本実施の形態では、トランジスタ、及び容量素子の作製工程の一例を示す。特に、半導体
層として、酸化物半導体を用いる場合の作製工程について説明する。
図３７（Ａ）〜（Ｃ）を参照して、トランジスタ、及び容量素子の作製工程の一例につい
て説明する。図３７（Ａ）〜（Ｃ）には、トランジスタ５４４１、及び容量素子５４４２
の作製工程の一例である。トランジスタ５４４１は、逆スタガ型薄膜トランジスタの一例
であり、酸化物半導体層上にソース電極又はドレイン電極を介して配線が設けられている
トランジスタの例である。
まず、基板５４２０上に、スパッタリング法により第１導電層を全面に形成する。次に、
第１フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用い
て、選択的に第１導電層のエッチングを行い、導電層５４２１、及び導電層５４２２を形
成する。導電層５４２１は、ゲート電極として機能することが可能であり、導電層５４２
２は、容量素子の一方の電極として機能することが可能である。ただし、これに限定され
ず、導電層５４２１、及び導電層５４２２は、配線、ゲート電極、又は容量素子の電極と
して機能する部分を有することが可能である。この後、レジストマスクを除去する。
次に、絶縁層５４２３をプラズマＣＶＤ法又はスパッタリング法を用いて全面に形成する
。絶縁層５４２３は、ゲート絶縁層として機能することが可能であり、導電層５４２１、
及び導電層５４２２を覆うように形成される。なお、絶縁層５４２３の膜厚は、５０ｎｍ
〜２５０ｎｍである場合が多い。
次に、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク
を用いて、絶縁層５４２３を選択的にエッチングして導電層５４２１に達するコンタクト
ホール５４２４を形成する。この後、レジストマスクを除去する。ただし、これに限定さ
れず、コンタクトホール５４２４を省略することが可能である。又は、酸化物半導体層の
形成後に、コンタクトホール５４２４を形成することが可能である。ここまでの段階での
断面図が図３７（Ａ）に相当する。
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定さ
れず、酸化物半導体層をスパッタリング法により形成し、さらにその上にバッファ層（例
えばｎ＋層）を形成することが可能である。なお、酸化物半導体層の膜厚は、５ｎｍ〜２
００ｎｍである場合が多い。
次に、第３フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク
を用いて、選択的に酸化物半導体層のエッチングを行う。この後、レジストマスクを除去
する。
次に、スパッタリング法により第２導電層を全面に形成する。次に、第４フォトマスクを
用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電
層のエッチングを行い、導電層５４２９、導電層５４３０、及び導電層５４３１を形成す
る。導電層５４２９は、コンタクトホール５４２４を介して導電層５４２１と接続される
。導電層５４２９、及び導電層５４３０は、ソース電極又はドレイン電極として機能する
ことが可能であり、導電層５４３１は、容量素子の他方の電極として機能することが可能
である。ただし、これに限定されず、導電層５４２９、導電層５４３０、及び導電層５４
３１は、配線、ソース若しくはドレイン電極、又は容量素子の電極として機能する部分を
含むことが可能である。
なお、この後、熱処理（例えば２００℃〜６００℃の）を行う場合、この熱処理に耐えら
れる耐熱性を第２導電層に持たせることが好ましい。よって、第２導電層は、Ａｌと、耐
熱性の高い導電性材料（例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｚｒ、Ｃｅ
などの元素、これらの元素を組み合わせた合金、又は、これらの元素を成分とする窒化物
など）とを組み合わせた材料であることが好ましい。ただし、これに限定されず、第２導
電層を積層構造にすることによって、第２導電層に高い耐熱性を持たせることができる。
例えば、Ａｌの上下に、Ｔｉ、又はＭｏなどの耐熱性の高い導電性材料を設けることが可
能である。
なお、第２導電層のエッチングの際に、さらに、酸化物半導体層の一部をエッチングして
、酸化物半導体層５４２５を形成する。このエッチングによって、導電層５４２１と重な
る部分の酸化物半導体層５４２５、又は、上方に第２の導電層が形成されていない部分の
酸化物半導体層５４２５は、削れられるので、薄くなる場合が多い。ただし、これに限定
されず、酸化物半導体層５４２５は、エッチングされないことが可能である。ただし、酸
化物半導体層５４２５の上にｎ＋層が形成される場合は、酸化物半導体層５４２５はエッ
チングされる場合が多い。この後、レジストマスクを除去する。このエッチングが終了し
た段階でトランジスタ５４４１と容量素子５４４２とが完成する。ここまでの段階での断
面図が図３７（Ｂ）に相当する。
次に、大気雰囲気下又は窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。この熱処
理により酸化物半導体層５４２５の原子レベルの再配列が行われる。このように、熱処理
（光アニールも含む）によりキャリアの移動を阻害する歪が解放される。なお、この加熱
処理を行うタイミングは限定されず、酸化物半導体層の形成後であれば、様々なタイミン
グで行うことが可能である。
次に、絶縁層５４３２を全面に形成する。絶縁層５４３２は、単層構造であることが可能
であるし、積層構造であることが可能である。例えば、絶縁層５４３２として有機絶縁層
を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下又は窒素雰囲気下
で２００℃〜６００℃の加熱処理を行って、有機絶縁層を形成する。このように、酸化物
半導体層５４２５に接する有機絶縁層を形成することにより、信頼性の高い薄膜トランジ
スタを作製することができる。なお、絶縁層５４３２として有機絶縁層を用いる場合、有
機絶縁層の下に、窒化珪素膜、又は酸化珪素膜を設けることが可能である。
なお、図３７（Ｃ）においては、非感光性樹脂を用いて絶縁層５４３２を形成した形態を
示すため、コンタクトホールが形成される領域の断面において、絶縁層５４３２の端部が
角張っている。しかしながら、感光性樹脂を用いて絶縁層５４３２を形成すると、コンタ
クトホールが形成される領域の断面において、絶縁層５４３２の端部を湾曲させることが
可能になる。この結果、後に形成される第３導電層又は画素電極の被覆率が向上する。
なお、組成物を塗布する代わりに、その材料に応じて、ディップ法、スプレー塗布法、イ
ンクジェット法、印刷法、ドクターナイフ、ロールコーター、カーテンコーター、又はナ
イフコーター等を用いることが可能である。
なお、酸化物半導体層を形成した後の加熱処理をせず、有機絶縁層の材料である組成物の
加熱処理時に、酸化物半導体層５４２５の加熱処理を兼ねることが可能である。
なお、絶縁層５４３２の膜厚は、２００ｎｍ〜５μｍ、好ましくは３００ｎｍ〜１μｍと
することが可能である。
次に、第３導電層を全面に形成する。次に、第５フォトマスクを用いたフォトリソグラフ
ィ工程により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、導
電層５４３３、及び導電層５４３４を形成する。ここまでの段階での断面図が図３７（Ｃ
）に相当する。導電層５４３３、及び導電層５４３４は、配線、画素電極、反射電極、透
光性電極、又は容量素子の電極として機能することが可能である。特に、導電層５４３４
は、導電層５４２２と接続されるので、容量素子５４４２の電極として機能することが可
能である。ただし、これに限定されず、第１導電層を用いて形成された導電層と第２導電
層を用いて形成された導電層とを接続する機能を有することが可能である。例えば、導電
層５４３３と導電層５４３４とを接続することによって、導電層５４２２と導電層５４３
０とを第３導電層（導電層５４３３及び導電層５４３４）を介して接続されることが可能
になる。
なお、容量素子５４４２は、導電層５４２２と導電層５４３４とによって、導電層５４３
１が挟まれる構造になるので、容量素子５４４２の容量値を大きくすることができる。た
だし、これに限定されず、導電層５４２２と導電層５４３４との一方を省略することが可
能である。
なお、レジストマスクをウェットエッチングで除去した後、大気雰囲気下又は窒素雰囲気
下で２００℃〜６００℃の加熱処理を行うことが可能である。
以上の工程により、トランジスタ５４４１と容量素子５４４２とを作製することができる
。
なお、図３７（Ｄ）に示すように、酸化物半導体層５４２５の上に絶縁層５４３５を形成
することが可能である。絶縁層５４３５は、第２導電層がパターニングされる場合に、酸
化物半導体層５４２５が削られることを防止する機能を有し、ストップ膜として機能する
。よって、酸化物半導体層５４２５の膜厚を薄くすることができるので、トランジスタの
駆動電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はＳ値の改善な
どを図ることができる。なお、絶縁層５４３５は、酸化物半導体層と絶縁層とを連続して
全面に形成し、その後、フォトマスクを用いたフォトリソグラフィ工程により形成したレ
ジストマスクを用いて選択的に当該絶縁層をパターニングすることによって、形成される
ことができる。その後、第２導電層を全面に形成し、第２導電層と同時に酸化物半導体層
をパターニングする。つまり、同じマスク（レチクル）を用いて、酸化物半導体層と第２
導電層とをパターニングすることが可能になる。この場合、第２導電層の下には、必ず酸
化物半導体が形成されることになる。こうして、工程数を増やすことなく、絶縁層５４３
５を形成することができる。このような製造プロセスでは、第２導電層の下に酸化物半導
体層が形成される場合が多い。ただし、これに限定されず、酸化物半導体層をパターニン
グした後に、絶縁層を全面に形成し、当該絶縁層をパターニングすることによって、絶縁
層５４３５を形成することが可能である。
なお、図３７（Ｄ）において、容量素子５４４２は、導電層５４２２と導電層５４３１と
によって、絶縁層５４２３と酸化物半導体層５４３６とが挟まれる構造である。ただし、
酸化物半導体層５４３６を省略することが可能である。そして、導電層５４３０と導電層
５４３１とは、第３導電層をパターニングして形成される導電層５４３７を介して接続さ
れている。このような構造は、一例として、液晶表示装置の画素に用いられることが可能
である。例えば、トランジスタ５４４１はスイッチングトランジスタとして機能し、容量
素子５４４２は保持容量として機能することが可能である。そして、導電層５４２１、導
電層５４２２、導電層５４２９、導電層５４３７は、各々、ゲート線、容量線、ソース線
、画素電極として機能することが可能である。ただし、これに限定されない。なお、図３
７（Ｄ）と同様に、図３７（Ｃ）においても、導電層５４３０と導電層５４３１とを第３
導電層を介して接続することが可能である。
なお、図３７（Ｅ）に示すように、第２導電層をパターニングした後に、酸化物半導体層
５４２５を形成することが可能である。こうすることによって、第２導電層がパターニン
グされる場合、酸化物半導体層５４２５は形成されていないので、酸化物半導体層５４２
５が削られることがない。よって、酸化物半導体層５４２５の膜厚を薄くすることができ
るので、トランジスタの駆動電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の
向上、又はＳ値の改善などを図ることができる。なお、酸化物半導体層５４２５は、第２
導電層がパターニングされる後に、酸化物半導体層５４２５が全面に形成され、その後フ
ォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択
的に酸化物半導体層５４２５をパターニングすることによって形成されることができる。
なお、図３７（Ｅ）において、容量素子５４４２は、導電層５４２２と、第３導電層をパ
ターニングして形成される導電層５４３９とによって、絶縁層５４２３と絶縁層５４３２
とが挟まれる構造である。そして、導電層５４２２と導電層５４３０とは、第３導電層を
パターニングして形成される導電層５４３８を介して接続される。さらに、導電層５４３
９は、第２導電層をパターニングして形成される導電層５４４０と接続される。なお、図
３７（Ｅ）と同様に、図３７（Ｃ）及び（Ｄ）においても、導電層５４３０と導電層５４
２２とは、導電層５４３８を介して接続されることが可能である。
なお、酸化物半導体層（又はチャネル層）の膜厚を、トランジスタがオフの場合の空乏層
の厚さ以下にすることによって、完全空乏化状態を作り出すことが可能になる。こうして
、オフ電流を低減することができる。これを実現するために、酸化物半導体層５４２５の
膜厚は、２０ｎｍ以下であることが好ましい。より好ましくは１０ｎｍ以下である。さら
に好ましくは６ｎｍ以下であることが好ましい。
なお、トランジスタの動作電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向
上、Ｓ値の改善などを図るために、酸化物半導体層の膜厚は、トランジスタを構成する層
の中で、一番薄いことが好ましい。例えば、酸化物半導体層の膜厚は、絶縁層５４２３よ
りも薄いことが好ましい。より好ましくは、酸化物半導体層の膜厚は、絶縁層５４２３の
１／２以下であることが好ましい。より好ましくは、１／５以下であることが好ましい。
さらに好ましくは、１／１０以下であることが好ましい。ただし、これに限定されず、信
頼性を向上させるために、酸化物半導体層の膜厚は、絶縁層５４２３よりも厚いことが可
能である。特に、図３７（Ｃ）のように、酸化物半導体層が削られる場合には、酸化物半
導体層の膜厚は厚いほうが好ましいので、酸化物半導体層の膜厚は、絶縁層５４２３より
も厚いことが可能である。
なお、トランジスタの絶縁耐圧を高くするために、絶縁層５４２３の膜厚は、第１導電層
の膜厚よりも厚いことが好ましい。より好ましくは、絶縁層５４２３の膜厚は、第１導電
層の５／４以上であることが好ましい。さらに好ましくは、４／３以上であることが好ま
しい。ただし、これに限定されず、トランジスタの移動度を高くするために、絶縁層５４
２３の膜圧は、第１導電層よりも薄いことが可能である。
なお、本実施の形態の基板、絶縁層、導電層、及び半導体層としては、他の実施の形態に
述べる材料、又は本明細書において述べる材料と同様なものを用いることが可能である。
本実施の形態のトランジスタを実施の形態１〜実施の形態８の半導体装置、シフトレジス
タ、又は表示装置に用いることによって、表示部を大きくすることができる。又は、表示
部を高精細にすることができる。
（実施の形態１１）
本実施の形態では、シフトレジスタのレイアウト図（以下、上面図ともいう）について説
明する。本実施の形態では、一例として、実施の形態４に述べるシフトレジスタのレイア
ウト図について説明する。なお、本実施の形態において説明する内容は、実施の形態４に
述べるシフトレジスタの他にも、実施の形態１〜実施の形態７の半導体装置、シフトレジ
スタ、又は表示装置に適用することが可能である。なお、本実施の形態のレイアウト図は
一例であって、これに限定されるものではないことを付記する。
本実施の形態のレイアウト図について、図３８を参照して説明する。図３８には、一例と
して、図５（Ａ）のレイアウト図を示す。なお、図３８の右部に示すハッチングパターン
は、それぞれのハッチングパターンに付されている符号の構成要素のハッチングパターン
を示すものである。
図３８に示すトランジスタ、又は配線などは、導電層７０１、半導体層７０２、導電層７
０３、導電層７０４、及びコンタクトホール７０５によって構成される。ただし、これに
限定されず、別の導電層、絶縁膜、又は別のコンタクトホールを形成することが可能であ
る。例えば、導電層７０１と導電層７０３とを接続するためのコンタクトホールを追加す
ることが可能である。
導電層７０１は、ゲート電極、又は配線として機能する部分を含むことが可能である。半
導体層７０２は、トランジスタの半導体層として機能する部分を含むことが可能である。
導電層７０３は、配線、ソース電極、又はドレイン電極として機能する部分を含むことが
可能である。導電層７０４は、透光性を有する電極、画素電極、又は配線として機能する
部分を含むことが可能である。コンタクトホール７０５は、導電層７０１と導電層７０４
とを接続する機能、又は導電層７０３と導電層７０４とを接続する機能を有する。
本実施の形態では、トランジスタ１０１＿１、トランジスタ１０１＿２、トランジスタ２
０１＿１、及び／又は、トランジスタ２０２＿２において、第２端子としての機能を有す
る導電層７０３と、導電層７０１とが重なる面積は、第１端子としての機能を有する導電
層７０３と、導電層７０１とが重なる面積よりも小さいことが好ましい。こうすることに
よって、第２端子への電界の集中を抑制することができるので、トランジスタの劣化、又
はトランジスタの破壊を抑制することができる。ただし、これに限定されず第２端子とし
ての機能を有する導電層７０３と、導電層７０１とが重なる面積は、第１端子としての機
能を有する導電層７０３と、導電層７０１とが重なる面積よりも大きいことが可能である
。
なお、導電層７０１と導電層７０３とが重なる部分には、半導体層７０２を形成すること
が可能である。こうすることによって、導電層７０１と導電層７０３との間の寄生容量を
小さくすることができるので、ノイズの低減を図ることができる。同様の理由で、導電層
７０３と導電層７０４とが重なる部分には、半導体層７０２を形成することが可能である
。
なお、導電層７０１の一部の上に導電層７０４を形成し、当該導電層７０１は、コンタク
トホール７０５を介して導電層７０４と接続されることが可能である。こうすることによ
って、配線抵抗を下げることができる。又は、導電層７０１の一部の上に導電層７０３、
及び導電層７０４を形成し、当該導電層７０１は、コンタクトホール７０５を介して当該
導電層７０４と接続され、当該導電層７０３は、別のコンタクトホール７０５を介して当
該導電層７０４と接続されることが可能である。こうすることによって、配線抵抗を下げ
ることができる。
なお、導電層７０３の一部の上に導電層７０４を形成し、当該導電層７０３は、コンタク
トホール７０５を介して導電層７０４と接続されることが可能である。こうすることによ
って、配線抵抗を下げることができる。
なお、導電層７０４の一部の下に導電層７０１、又は導電層７０３を形成し、当該導電層
７０４は、コンタクトホール７０５を介して、当該導電層７０１、又は当該導電層７０３
と接続されることが可能である。こうすることによって、配線抵抗を下げることができる
。
なお、すでに述べたように、トランジスタ１０１＿１のゲートと第１端子との間の寄生容
量よりも、トランジスタ１０１＿１のゲートと第２端子との間の寄生容量を大きくするこ
とが可能である。図３８に示すように、トランジスタ１０１＿１の第１端子として機能す
ることが可能な導電層７０３の幅を幅７３１と示し、トランジスタ１０１＿１の第２端子
として機能することが可能な導電層７０３の幅を幅７３２と示す。そして、幅７３１は、
幅７３２よりも大きいことが可能である。こうすることによって、トランジスタ１０１＿
１のゲートと第１端子との間の寄生容量よりも、トランジスタ１０１＿１のゲートと第２
端子との間の寄生容量を大きくすることが可能である。ただし、これに限定されない。
なお、すでに述べたように、トランジスタ１０１＿２のゲートと第１端子との間の寄生容
量よりも、トランジスタ１０１＿２のゲートと第２端子との間の寄生容量を大きくするこ
とが可能である。図３８に示すように、トランジスタ１０１＿２の第１端子として機能す
ることが可能な導電層７０３の幅を幅７４１と示し、トランジスタ１０１＿２の第２端子
として機能することが可能な導電層７０３の幅を幅７４２と示す。そして、幅７４１は、
幅７４２よりも大きいことが可能である。こうすることによって、トランジスタ１０１＿
２のゲートと第１端子との間の寄生容量よりも、トランジスタ１０１＿２のゲートと第２
端子との間の寄生容量を大きくすることが可能である。ただし、これに限定されない。
（実施の形態１２）
本実施の形態においては、電子機器の例について説明する。
図３９（Ａ）乃至図３９（Ｈ）、図４０（Ａ）乃至図４０（Ｄ）は、電子機器を示す図で
ある。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤ
ランプ５００４、操作キー５００５（表示装置の動作を制御する操作スイッチ、又は電源
スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度
、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電
流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を
含むもの）、マイクロフォン５００８、等を有することができる。
図３９（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図３９（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図３９（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図３９（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部５０１１、等を有することができる。図３９（Ｅ）はプ
ロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有す
ることができる。図３９（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部
５００２、記録媒体読込部５０１１、等を有することができる。図３９（Ｇ）はテレビ受
像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図
３９（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能
な充電器５０１７、等を有することができる。図４０（Ａ）はディスプレイであり、上述
したものの他に、支持台５０１８、等を有することができる。図４０（Ｂ）はカメラであ
り、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部
５０１６、等を有することができる。図４０（Ｃ）はコンピュータであり、上述したもの
の他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５
０２１、等を有することができる。図４０（Ｄ）は携帯電話機であり、上述したものの他
に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チュ
ーナ、等を有することができる。
図３９（Ａ）乃至図３９（Ｈ）、図４０（Ａ）乃至図４０（Ｄ）に示す電子機器は、様々
な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、又は、複数の表示部に視差を考慮した画
像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受
像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影し
た画像を自動又は手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵
）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。な
お、図３９（Ａ）乃至図３９（Ｈ）、図４０（Ａ）乃至図４０（Ｄ）に示す電子機器が有
することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。本実施の形態の電子機器と、実施の形態１〜実施の形態９の半導体装
置、シフトレジスタ、又は表示装置とを組み合わせることによって、信頼性の向上、歩留
まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができる
。
次に、半導体装置の応用例を説明する。
図４０（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図４０（Ｅ
）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５
０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
図４０（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示
す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者
は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図４０（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル
５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
図４０（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図で
ある。図４０（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を
設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５０
３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮に
より乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作す
ることで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示した
がこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレ
ール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１０ 回路
１１＿１ スイッチ
１１＿２ スイッチ
１１ スイッチ
２１ 経路
１００ 回路
１０１ トランジスタ
１０１ｐ トランジスタ
１０１ａ ダイオード
１０２ トランジスタ
１０２ｐ トランジスタ
１１１ 配線
１１２ 配線
１１１Ａ 配線
１１２Ａ 配線
１１２Ｂ 配線
１１４Ａ 配線
１１４Ｂ 配線
１１７Ａ 配線
１１７Ｂ 配線
１１７Ｃ 配線
１１７Ｄ 配線
１１７Ｅ 配線
１１７Ｆ 配線
１１７Ｇ 配線
１１７Ｈ 配線
１１７Ｉ 配線
１１７Ｊ 配線
１１７Ｋ 配線
３０１ａ ダイオード
３０１ｐ トランジスタ
３０２０ 画素
３０２１ トランジスタ
３０２２ 液晶素子
３０２３ 容量素子
３０２ａ ダイオード
３０２ｐ トランジスタ
１１１ 配線
１１２ 配線
１１３ 配線
１１４ 配線
１１５ 配線
１１６ 配線
１１７ 配線
１１８ 配線
１２０ 回路
１２１ 容量素子
１２２ トランジスタ
２００ 回路
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２１１ 配線
３００ 回路
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０３ａ ダイオード
３０３ｐ トランジスタ
３０４ トランジスタ
３０４ａ ダイオード
３０４ｐ トランジスタ
３１０ 回路
３１１ トランジスタ
３１２ トランジスタ
３１３ トランジスタ
３１４ トランジスタ
３１５ 容量素子
３１６ トランジスタ
３２０ 回路
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３２４ トランジスタ
３２５ 容量素子
３２６ トランジスタ
３３０ 回路
３３１ トランジスタ
３３２ トランジスタ
３３３ トランジスタ
３３４ トランジスタ
３３５ トランジスタ
３３６ トランジスタ
３４２ トランジスタ
３４４ トランジスタ
５００ シフトレジスタ
５０１ フリップフロップ
５１１ 配線
５１２ 配線
５１３ 配線
５１４ 配線
５１５ 配線
５１６ 配線
５１７ 配線
５１８ 配線
５２０ 回路
５２１ 回路
５２２ 回路
６００ 回路
６０１ 回路
６０２ 回路
６０３ トランジスタ
６０４ 配線
６０５ 配線
６１４ 信号
６１５ 信号
７０１ 導電層
７０２ 半導体層
７０３ 導電層
７０４ 導電層
７０５ コンタクトホール
７３１ 幅
７３２ 幅
７４１ 幅
７４２ 幅
３０３１ 配線
３０３２ 配線
３０３３ 配線
３０３４ 電極
３０４１ 信号
３０４２ 信号
３０４３ 電圧
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２７０ 発光層
５２７１ 導電層
５２７３ 絶縁層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３６０ ビデオ信号
５３６１ 回路
５３６２ 回路
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５３９１ 基板
５３９２ 駆動回路
５３９３ 画素部
５４００ 基板
５４０１ 導電層
５４０２ 絶縁層
５４０４ 導電層
５４０５ 絶縁層
５４０６ 導電層
５４０７ 液晶層
５４０８ 絶縁層
５４０９ 導電層
５４１０ 基板
５４２０ 基板
５４２１ 導電層
５４２２ 導電層
５４２３ 絶縁層
５４２４ コンタクトホール
５４２５ 酸化物半導体層
５４２９ 導電層
５４３０ 導電層
５４３１ 導電層
５４３２ 絶縁層
５４３３ 導電層
５４３４ 導電層
５４３５ 絶縁層
５４３６ 酸化物半導体層
５４３７ 導電層
５４３８ 導電層
５４３９ 導電層
５４４０ 導電層
５４４１ トランジスタ
５４４２ 容量素子
３０２０Ａ サブ画素
３０２０Ｂ サブ画素
３０２１Ａ トランジスタ
３０２１Ｂ トランジスタ
３０２２Ａ 液晶素子
３０２２Ｂ 液晶素子
３０２３Ａ 容量素子
３０２３Ｂ 容量素子
３０３１Ａ 配線
３０３１Ｂ 配線
３０３２Ａ 配線
３０３２Ｂ 配線
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路
５４０３ａ 半導体層
５４０３ｂ 半導体層

Claims (4)

  1. ゲートドライバを有し、
    前記ゲートドライバは、第１のトランジスタを有し、
    前記第１のトランジスタは、第１のゲート電極と、第１の半導体層と、第１のソース電極と、第１のドレイン電極と、を有し、
    前記第１の半導体層は、前記第１のゲート電極上方に設けられ、
    前記第１のソース電極は、前記第１の半導体層上方に設けられ、
    前記第１のドレイン電極は、前記第１の半導体層上方に設けられ、
    前記第１のソース電極又は前記第１のドレイン電極の一方は、第１の導電層を有し、
    前記第１のゲート電極は、第２の導電層を有し、
    前記第１の導電層は、開口部を有し、
    前記開口部は、前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域と、を有し、
    前記第１のソース電極又は前記第１のドレイン電極の他方は、ゲート信号線と電気的に接続される表示装置。
  2. ゲートドライバを有し、
    前記ゲートドライバは、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、第１のゲート電極と、第１の半導体層と、第１のソース電極と、第１のドレイン電極と、を有し、
    前記第１の半導体層は、前記第１のゲート電極上方に設けられ、
    前記第１のソース電極は、前記第１の半導体層上方に設けられ、
    前記第１のドレイン電極は、前記第１の半導体層上方に設けられ、
    前記第２のトランジスタは、第２のゲート電極と、第２の半導体層と、第２のソース電極と、第２のドレイン電極と、を有し、
    前記第２の半導体層は、前記第２のゲート電極上方に設けられ、
    前記第２のソース電極は、前記第２の半導体層上方に設けられ、
    前記第２のドレイン電極は、前記第２の半導体層上方に設けられ、
    前記第１のソース電極又は前記第１のドレイン電極の一方は、第１の導電層を有し、
    前記第１の導電層は、前記第２のソース電極又は前記第２のドレイン電極の一方を有し、
    前記第１のゲート電極は、第２の導電層を有し、
    前記第１の導電層は、開口部を有し、
    前記開口部は、前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域と、を有し、
    前記第１のソース電極又は前記第１のドレイン電極の他方は、ゲート信号線と電気的に接続される表示装置。
  3. 第１の画素と、第２の画素と、ゲートドライバと、を有し、
    前記第１の画素及び前記第２の画素は、同じ列に属しており、
    前記第１の画素は、第１のトランジスタと、第１の液晶素子と、を有し、
    前記第２の画素は、第２のトランジスタと、第２の液晶素子と、を有し、
    前記第１のトランジスタは、第１のゲート電極と、第１の半導体層と、第１のソース電極と、第１のドレイン電極と、を有し、
    前記第２のトランジスタは、第２のゲート電極と、第２の半導体層と、第２のソース電極と、第２のドレイン電極と、を有し、
    前記第１のゲート電極は、第１のゲート信号線と電気的に接続され、
    前記第２のゲート電極は、第２のゲート信号線と電気的に接続され、
    前記第１のソース電極又は前記第１のドレイン電極の一方は、第１のソース信号線と電気的に接続され、
    前記第２のソース電極又は前記第２のドレイン電極の一方は、第２のソース信号線と電気的に接続され、
    前記第１のソース電極又は前記第１のドレイン電極の他方は、前記第１の液晶素子と電気的に接続され、
    前記第２のソース電極又は前記第２のドレイン電極の他方は、前記第２の液晶素子と電気的に接続され、
    前記ゲートドライバは、第３のトランジスタを有し、
    前記第３のトランジスタは、第３のゲート電極と、第３の半導体層と、第３のソース電極と、第３のドレイン電極と、を有し、
    前記第３の半導体層は、前記第３のゲート電極上方に設けられ、
    前記第３のソース電極は、前記第３の半導体層上方に設けられ、
    前記第３のドレイン電極は、前記第３の半導体層上方に設けられ、
    前記第３のソース電極又は前記第３のドレイン電極の一方は、第１の導電層を有し、
    前記第３のゲート電極は、第２の導電層を有し、
    前記第１の導電層は、開口部を有し、
    前記開口部は、前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域と、を有し、
    前記第３のソース電極又は前記第３のドレイン電極の他方は、前記第１のゲート信号線又は前記第２のゲート信号線の一方と電気的に接続される表示装置。
  4. 第１の画素と、第２の画素と、ゲートドライバと、を有し、
    前記第１の画素及び前記第２の画素は、同じ列に属しており、
    前記第１の画素は、第１のトランジスタと、第１の液晶素子と、を有し、
    前記第２の画素は、第２のトランジスタと、第２の液晶素子と、を有し、
    前記第１のトランジスタは、第１のゲート電極と、第１の半導体層と、第１のソース電極と、第１のドレイン電極と、を有し、
    前記第２のトランジスタは、第２のゲート電極と、第２の半導体層と、第２のソース電極と、第２のドレイン電極と、を有し、
    前記第１のゲート電極は、第１のゲート信号線と電気的に接続され、
    前記第２のゲート電極は、第２のゲート信号線と電気的に接続され、
    前記第１のソース電極又は前記第１のドレイン電極の一方は、第１のソース信号線と電気的に接続され、
    前記第２のソース電極又は前記第２のドレイン電極の一方は、第２のソース信号線と電気的に接続され、
    前記第１のソース電極又は前記第１のドレイン電極の他方は、前記第１の液晶素子と電気的に接続され、
    前記第２のソース電極又は前記第２のドレイン電極の他方は、前記第２の液晶素子と電気的に接続され、
    前記ゲートドライバは、第３のトランジスタと、第４のトランジスタと、を有し、
    前記第３のトランジスタは、第３のゲート電極と、第３の半導体層と、第３のソース電極と、第３のドレイン電極と、を有し、
    前記第３の半導体層は、前記第３のゲート電極上方に設けられ、
    前記第３のソース電極は、前記第３の半導体層上方に設けられ、
    前記第３のドレイン電極は、前記第３の半導体層上方に設けられ、
    前記第４のトランジスタは、第４のゲート電極と、第４の半導体層と、第４のソース電極と、第４のドレイン電極と、を有し、
    前記第４の半導体層は、前記第４のゲート電極上方に設けられ、
    前記第４のソース電極は、前記第４の半導体層上方に設けられ、
    前記第４のドレイン電極は、前記第４の半導体層上方に設けられ、
    前記第３のソース電極又は前記第３のドレイン電極の一方は、第１の導電層を有し、
    前記第１の導電層は、前記第４のソース電極又は前記第４のドレイン電極の一方を有し、
    前記第３のゲート電極は、第２の導電層を有し、
    前記第１の導電層は、開口部を有し、
    前記開口部は、前記第２の導電層と重なる領域と、前記第２の導電層と重ならない領域と、を有し、
    前記第３のソース電極又は前記第３のドレイン電極の他方は、前記第１のゲート信号線又は前記第２のゲート信号線の一方と電気的に接続される表示装置。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330702B2 (en) * 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US8319528B2 (en) * 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
US8872751B2 (en) 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9335870B2 (en) * 2010-06-07 2016-05-10 Apple Inc. Touch-display crosstalk
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
KR20120046539A (ko) 2010-11-02 2012-05-10 삼성메디슨 주식회사 바디 마크를 제공하는 초음파 시스템 및 방법
KR101818567B1 (ko) * 2011-05-18 2018-02-22 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
US8804344B2 (en) * 2011-06-10 2014-08-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film
CN102708818B (zh) * 2012-04-24 2014-07-09 京东方科技集团股份有限公司 一种移位寄存器和显示器
TWI469119B (zh) 2012-08-06 2015-01-11 Au Optronics Corp 顯示器及其閘極驅動器
TWI459368B (zh) 2012-09-14 2014-11-01 Au Optronics Corp 顯示裝置及其閘極信號產生方法
CN103198866B (zh) * 2013-03-06 2015-08-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、阵列基板以及显示装置
TWI478132B (zh) 2013-06-14 2015-03-21 Au Optronics Corp 閘極驅動電路
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
US9680030B1 (en) * 2015-12-02 2017-06-13 Advanced Device Research Inc. Enhancement-mode field effect transistor having metal oxide channel layer
JP2018093483A (ja) * 2016-11-29 2018-06-14 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
CN109698204B (zh) * 2017-10-24 2021-09-07 元太科技工业股份有限公司 驱动基板及显示装置
TWI659254B (zh) * 2017-10-24 2019-05-11 元太科技工業股份有限公司 驅動基板及顯示裝置
JP7554673B2 (ja) 2018-12-20 2024-09-20 株式会社半導体エネルギー研究所 半導体装置
US11394372B2 (en) * 2019-11-14 2022-07-19 Korea Electronics Technology Institute Wide band gap power semiconductor system and driving method thereof
CN111833803A (zh) * 2020-06-24 2020-10-27 杭州视芯科技有限公司 Led显示系统及其控制方法
CN117396943A (zh) * 2022-03-21 2024-01-12 京东方科技集团股份有限公司 显示基板和显示装置
US12086339B2 (en) 2022-07-10 2024-09-10 Novatek Microelectronics Corp. Driving circuit for providing control signals to touch display panel
CN116886087B (zh) * 2023-07-31 2024-02-02 北京中科格励微科技有限公司 一种降低负载辐射的开关电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326365A (ja) * 2001-03-27 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2001343666A (ja) * 2000-03-30 2001-12-14 Sharp Corp アクティブマトリクス型液晶表示装置
JP2004274050A (ja) * 2003-03-04 2004-09-30 Samsung Electronics Co Ltd 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。
JP2006080472A (ja) * 2004-09-09 2006-03-23 Samsung Electronics Co Ltd トランジスタ及びこれを有する表示装置
JP2006191026A (ja) * 2005-01-06 2006-07-20 Samsung Electronics Co Ltd アレイ基板及びそれを有する表示装置
JP2007288080A (ja) * 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06102536A (ja) * 1992-09-22 1994-04-15 Hitachi Ltd 薄膜トランジスタアレイ
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
US5517542A (en) 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
FR2743662B1 (fr) * 1996-01-11 1998-02-13 Thomson Lcd Perfectionnement aux registres a decalage utilisant des transistors mis de meme polarite
JP3607016B2 (ja) * 1996-10-02 2005-01-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター
KR100235590B1 (ko) * 1997-01-08 1999-12-15 구본준 박막트랜지스터 액정표시장치의 구동방법
KR100242244B1 (ko) * 1997-08-09 2000-02-01 구본준 스캐닝 회로
KR100281336B1 (ko) * 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
KR100438525B1 (ko) * 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
JP2000150895A (ja) 1998-11-16 2000-05-30 Alps Electric Co Ltd 薄膜トランジスタ及び画像表示装置の駆動装置
JP2002133890A (ja) * 2000-10-24 2002-05-10 Alps Electric Co Ltd シフトレジスタ
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
JP4439761B2 (ja) * 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4397555B2 (ja) * 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
US7020675B2 (en) * 2002-03-26 2006-03-28 Intel Corporation Multiplier using MOS channel widths for code weighting
KR100846464B1 (ko) 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
JP2004094058A (ja) * 2002-09-02 2004-03-25 Semiconductor Energy Lab Co Ltd 液晶表示装置および液晶表示装置の駆動方法
KR100898785B1 (ko) * 2002-10-24 2009-05-20 엘지디스플레이 주식회사 액정표시장치
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR100487439B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 평판표시장치의 양방향 구동 회로 및 구동 방법
US7319452B2 (en) * 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
KR100965176B1 (ko) * 2003-04-07 2010-06-24 삼성전자주식회사 디지털 엑스레이 디텍터용 어레이 패널 및 이의 제조 방법
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
WO2005055178A1 (en) * 2003-12-02 2005-06-16 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and television apparatus
KR100973822B1 (ko) 2003-12-19 2010-08-03 삼성전자주식회사 액정 표시 장치의 구동 장치
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
KR20050079718A (ko) 2004-02-06 2005-08-11 삼성전자주식회사 시프트 레지스터와 이를 갖는 표시 장치
JP2005285168A (ja) * 2004-03-29 2005-10-13 Alps Electric Co Ltd シフトレジスタ及びそれを用いた液晶駆動回路
KR101023726B1 (ko) 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR101030528B1 (ko) * 2004-05-27 2011-04-26 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 사용한 액정표시장치
US8605027B2 (en) * 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
KR101016291B1 (ko) * 2004-06-30 2011-02-22 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
TWI271682B (en) * 2004-08-03 2007-01-21 Au Optronics Corp Liquid crystal display and method for driving the same
US7358789B2 (en) 2004-12-03 2008-04-15 Semiconductor Energy Laboratory Co., Ltd. Level shifter for display device
JP2006164477A (ja) * 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
KR101110133B1 (ko) * 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
KR101078454B1 (ko) * 2004-12-31 2011-10-31 엘지디스플레이 주식회사 잡음이 제거된 쉬프트레지스터구조 및 이를 구비한액정표시소자
JP2006228312A (ja) * 2005-02-16 2006-08-31 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
JP5190722B2 (ja) 2005-05-20 2013-04-24 Ｎｌｔテクノロジー株式会社 ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置
JP2006344306A (ja) * 2005-06-09 2006-12-21 Mitsubishi Electric Corp シフトレジスタ
KR101143004B1 (ko) * 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
TWI259471B (en) * 2005-06-21 2006-08-01 Chi Mei Optoelectronics Corp Shift-register circuit
US9318053B2 (en) * 2005-07-04 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI321774B (en) 2005-08-08 2010-03-11 Innolux Display Corp Driving circuit of liquid crystal display device
CN100495576C (zh) * 2005-09-07 2009-06-03 友达光电股份有限公司 移位寄存器电路
KR101160836B1 (ko) * 2005-09-27 2012-06-29 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
CN102331639A (zh) * 2005-12-05 2012-01-25 株式会社半导体能源研究所 液晶显示器
KR101256663B1 (ko) * 2005-12-28 2013-04-19 엘지디스플레이 주식회사 액정표시장치와 그의 제조 및 구동방법
KR101183411B1 (ko) * 2005-12-30 2012-09-14 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR101261450B1 (ko) * 2006-02-06 2013-05-10 삼성디스플레이 주식회사 액정 표시 장치와 그 제조 방법
KR20070081016A (ko) * 2006-02-09 2007-08-14 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5128102B2 (ja) * 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912000B2 (ja) * 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101240651B1 (ko) * 2006-04-12 2013-03-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP4912023B2 (ja) 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
KR101232153B1 (ko) 2006-05-11 2013-02-13 엘지디스플레이 주식회사 게이트 구동회로
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5386069B2 (ja) * 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US8154493B2 (en) * 2006-06-02 2012-04-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic device using the same
KR101300038B1 (ko) * 2006-08-08 2013-08-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
JP4919738B2 (ja) * 2006-08-31 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI349906B (en) * 2006-09-01 2011-10-01 Au Optronics Corp Shift register, shift register array circuit, and display apparatus
KR20080026391A (ko) 2006-09-20 2008-03-25 삼성전자주식회사 쉬프트 레지스트용 박막 트랜지스터 및 이를 포함하는쉬프트 레지스터
US7732351B2 (en) * 2006-09-21 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and laser processing apparatus
KR20080028042A (ko) * 2006-09-26 2008-03-31 삼성전자주식회사 박막트랜지스터 기판 및 그 제조 방법
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
TWI834568B (zh) 2006-09-29 2024-03-01 日商半導體能源研究所股份有限公司 半導體裝置
TWI332645B (en) * 2006-10-17 2010-11-01 Au Optronics Corp Driving circuit of liquid crystal display device
JP4970004B2 (ja) * 2006-11-20 2012-07-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置、並びに信号生成回路
JP5177999B2 (ja) * 2006-12-05 2013-04-10 株式会社半導体エネルギー研究所 液晶表示装置
TWI328880B (en) * 2007-01-31 2010-08-11 Au Optronics Corp Method for fabricating a pixel structure of a liquid crystal display device
JP5090008B2 (ja) * 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路
KR100894358B1 (ko) 2007-03-02 2009-04-22 삼성중공업 주식회사 단말기의 시각 동기화 방법
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101296645B1 (ko) 2007-03-12 2013-08-14 엘지디스플레이 주식회사 쉬프트 레지스터
TWI385624B (zh) 2007-04-11 2013-02-11 Wintek Corp 移位暫存器及其位準控制器
TWI360094B (en) * 2007-04-25 2012-03-11 Wintek Corp Shift register and liquid crystal display
CN100592425C (zh) * 2007-04-27 2010-02-24 群康科技(深圳)有限公司 移位寄存器及液晶显示器
US8610655B2 (en) * 2007-05-10 2013-12-17 Samsung Display Co., Ltd. Method for removing noise, switching circuit for performing the same and display device having the switching circuit
TWI362027B (en) * 2007-06-20 2012-04-11 Au Optronics Corp Liquid crystal display, gate driving circuit and driving circuit unit thereof
US8363175B2 (en) * 2007-06-28 2013-01-29 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display unit, liquid crystal display device, television receiver, and method of manufacturing liquid crystal panel
TWI343654B (en) 2007-07-25 2011-06-11 Au Optronics Corp Method for fabricating pixel structures
JP4410276B2 (ja) * 2007-07-31 2010-02-03 統▲宝▼光電股▲分▼有限公司 液晶表示装置
TWI338900B (en) 2007-08-07 2011-03-11 Au Optronics Corp Shift register array
JP2009077200A (ja) 2007-09-21 2009-04-09 Yamaha Corp 音声通信装置
US7831010B2 (en) * 2007-11-12 2010-11-09 Mitsubishi Electric Corporation Shift register circuit
TWI374510B (en) 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
TWI382539B (zh) * 2008-07-18 2013-01-11 Chimei Innolux Corp 薄膜電晶體基板及其製程
JP5434007B2 (ja) * 2008-08-01 2014-03-05 カシオ計算機株式会社 フリップフロップ回路、シフトレジスタ及び電子機器
US9741309B2 (en) * 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
US8068577B2 (en) * 2009-09-23 2011-11-29 Au Optronics Corporation Pull-down control circuit and shift register of using same
JP5457826B2 (ja) * 2009-12-28 2014-04-02 株式会社ジャパンディスプレイ レベルシフト回路、信号駆動回路、表示装置および電子機器
CN103081360B (zh) * 2010-09-02 2016-04-27 夏普株式会社 驱动电路
WO2022029871A1 (ja) 2020-08-04 2022-02-10 日本電信電話株式会社 光ファイバ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001343666A (ja) * 2000-03-30 2001-12-14 Sharp Corp アクティブマトリクス型液晶表示装置
JP2001326365A (ja) * 2001-03-27 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2004274050A (ja) * 2003-03-04 2004-09-30 Samsung Electronics Co Ltd 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。
JP2006080472A (ja) * 2004-09-09 2006-03-23 Samsung Electronics Co Ltd トランジスタ及びこれを有する表示装置
JP2006191026A (ja) * 2005-01-06 2006-07-20 Samsung Electronics Co Ltd アレイ基板及びそれを有する表示装置
JP2007288080A (ja) * 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス

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