JP2010250305A - 液晶表示装置、液晶表示装置の駆動方法、および液晶表示装置を具備した電子機器 - Google Patents

液晶表示装置、液晶表示装置の駆動方法、および液晶表示装置を具備した電子機器 Download PDF

Info

Publication number
JP2010250305A
JP2010250305A JP2010069223A JP2010069223A JP2010250305A JP 2010250305 A JP2010250305 A JP 2010250305A JP 2010069223 A JP2010069223 A JP 2010069223A JP 2010069223 A JP2010069223 A JP 2010069223A JP 2010250305 A JP2010250305 A JP 2010250305A
Authority
JP
Japan
Prior art keywords
transistor
wiring
signal
circuit
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010069223A
Other languages
English (en)
Other versions
JP2010250305A5 (ja
JP5639775B2 (ja
Inventor
Hajime Kimura
肇 木村
Atsushi Umezaki
敦司 梅崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010069223A priority Critical patent/JP5639775B2/ja
Publication of JP2010250305A publication Critical patent/JP2010250305A/ja
Publication of JP2010250305A5 publication Critical patent/JP2010250305A5/ja
Application granted granted Critical
Publication of JP5639775B2 publication Critical patent/JP5639775B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3674Details of drivers for scan electrodes
    • G09G3/3677Details of drivers for scan electrodes suitable for active matrices only
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266Details of drivers for scan electrodes
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3685Details of drivers for data electrodes
    • G09G3/3688Details of drivers for data electrodes suitable for active matrices only
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C19/00Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0404Matrix technologies
    • G09G2300/0417Special arrangements specific to the use of low carrier mobility technology
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0267Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00Command of the display device
    • G09G2310/02Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264Details of driving circuits
    • G09G2310/0286Details of a shift registers arranged for use in a driving circuit
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/04Maintaining the quality of display appearance
    • G09G2320/043Preventing or counteracting the effects of ageing
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/021Power management, e.g. power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Shift Register Type Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】駆動回路におけるトランジスタの特性劣化を抑制することを課題の一つとする。
【解決手段】第1の入力信号に応じてオン又はオフになることにより出力信号の電位状態を設定するか否かを制御する第1のスイッチと、第2の入力信号に応じてオン又はオフになることにより出力信号の電位状態を設定するか否かを制御する第2のスイッチと、を有し、第1のスイッチまたは第2のスイッチがオン又はオフになることにより第1の配線と第2の配線とが導通状態または非導通状態となる。
【選択図】図1

Description

半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、液晶表示装置、又はそれらの駆動方法に関する。又は、当該半導体装置、当該表示装置、又は当該液晶表示装置を有する電子機器に関する。
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められている。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に開発が進められている。
非単結晶半導体によって構成されるトランジスタは、閾値電圧の変動、又は移動度の低下などの劣化を生じる。このトランジスタの劣化が進むと、駆動回路が動作しづらくなり、画像を表示できなくなるといった問題がある。そこで、特許文献1、特許文献2、及び非特許文献1には、フリップフロップの出力信号をLレベル(ローレベルともいう)に下げる機能を有するトランジスタ(以下、プルダウントランジスタともいう)の劣化を抑制することができるシフトレジスタが開示されている。これらの文献では、二つのプルダウントランジスタが用いられる。この二つのプルダウントランジスタは、フリップフロップの出力端子と、VSS(以下負電源)が供給される配線との間に接続される。そして、一方のプルダウントランジスタと、他方のプルダウントランジスタとが交互にオン(オン状態ともいう)になる。こうすることによって、それぞれのプルダウントランジスタがオンになる時間が短くなるので、プルダウントランジスタの特性劣化を抑制することができる。
特開2005−50502号公報 特開2006−24350号公報
Yong Ho Jang, et al., "Integrated Gate Driver Circuit Using a−Si TFT with Dual Pull−down Structure", Proceedings of The 11th International Display Workshops 2004, pp.333−336
従来の技術の構成において、出力信号をハイレベルに制御するためのトランジスタ(以下、プルアップトランジスタともいう)のゲートの電位は、正電源電圧、又はクロック信号のハイレベルの電位よりも高くなる場合がある。このために、プルアップトランジスタには、大きな電圧が印加される場合がある。又は、プルアップトランジスタのゲートと接続されるトランジスタには、大きな電圧が印加される場合がある。又は、トランジスタが劣化しても、シフトレジスタが動作するように、シフトレジスタを構成するトランジスタのチャネル幅が大きい場合がある。又は、トランジスタのチャネル幅が大きいと、トランジスタのゲートと、ソース又はドレインとの間でショートしやすくなる場合がある。又は、トランジスタのチャネル幅が大きくなると、シフトレジスタを構成する各トランジスタでの寄生容量が増加してしまう場合がある。
本発明の一態様は、トランジスタの特性劣化を抑制することを課題とする。又は、本発明の一態様は、トランジスタのチャネル幅を小さくすることを課題とする。又は、本発明の一態様は、プルアップトランジスタの特性劣化の抑制、又はチャネル幅を小さくすることを課題とする。又は、本発明の一態様は、出力信号の振幅を大きくすることを課題とする。又は、本発明の一態様は、画素が有するトランジスタのオン時間を長くすることを課題とする。又は、本発明の一態様は、画素への書き込み不足を改善することを課題とする。又は、本発明の一態様は、出力信号の立ち下がり時間を短くすることを課題とする。又は、本発明の一態様は、出力信号の立ち上がり時間を短くすることを課題とする。又は、本発明の一態様は、ある行に属する画素に、別の行に属する画素へのビデオ信号が書き込まれることを防止することを課題とする。又は、駆動回路の出力信号の立ち下がり時間のばらつきを低減することを課題とする。又は、各画素へのフィードスルーの影響を一定にすることを課題とする。又は、クロストークを低減することを課題とする。又は、本発明の一態様は、レイアウト面積を小さくすることを課題とする。又は、本発明の一態様は、表示装置の額縁を狭くすることを課題とする。又は、本発明の一態様は、表示装置を高精細にすることを課題とする。又は、本発明の一態様は、歩留まりを高くすることを課題とする。又は、本発明の一態様は、製造コストを低減することを課題とする。又は、本発明の一態様は、出力信号のなまりを低減することを課題とする。又は、本発明の一態様は、出力信号の遅延を低減することを課題とする。又は、本発明の一態様は、消費電力を低減することを課題とする。又は、本発明の一態様は、外部回路の電流供給能力を小さくすることを課題とする。又は、本発明の一態様は、外部回路のサイズ、又は当該外部回路を有する表示装置のサイズを小さくすることを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これら課題の全てを解決する必要はないものとする。
本発明の一態様は、第1の入力信号、第2の入力信号、及び第3の入力信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第3の入力信号に応じてオンまたはオフになる第1のスイッチ及び第2のスイッチと、第1のスイッチがオン又はオフになることにより第1の入力信号が入力されるか否かが制御され、第1の入力信号に応じてオンまたはオフになることにより出力信号の電位状態を設定するか否かを制御する第3のスイッチと、第2のスイッチがオン又はオフになることにより第2の入力信号が入力されるか否かが制御され、第2の入力信号に応じてオンまたはオフになることにより出力信号の電位状態を設定するか否かを制御する第4のスイッチと、を有する液晶表示装置である。
本発明の一態様は、第1の入力信号、第2の入力信号、及び第3の入力信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、ゲート、ソース、及びドレインを有し、ゲートに第3の入力信号が入力され、ソース及びドレインの一方に第1の入力信号が入力される第1のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートに第3の入力信号が入力され、ソース及びドレインの一方に第2の入力信号が入力される第2のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第1のトランジスタのソース及びドレインの他方に電気的に接続され、オンまたはオフになることにより出力信号の電位状態を設定するか否かを制御する第3のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第2のトランジスタのソース及びドレインの他方に電気的に接続され、オンまたはオフになることにより出力信号の電位状態を設定するか否かを制御する第4のトランジスタと、を有する液晶表示装置である。
本発明の一態様は、第1の入力信号、第2の入力信号、第3の入力信号、及び第4の入力信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に応じて液晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第1の入力信号が入力される第1の配線と、第2の入力信号が入力される第2の配線と、第3の入力信号が入力される第3の配線と、第4の入力信号が入力される第4の配線と、ゲート、ソース、及びドレインを有し、ゲートが第3の配線に電気的に接続され、ソース及びドレインの一方が第1の配線に電気的に接続された第1のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第3の配線に電気的に接続され、ソース及びドレインの一方が第2の配線に電気的に接続された第2のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第1のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が第4の配線に電気的に接続された第3のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が第4の配線に電気的に接続された第4のトランジスタと、第3のトランジスタのソース及びドレインの他方並びに第4のトランジスタのソース及びドレインの他方に電気的に接続され、与えられる電位が出力信号の電位となる第5の配線と、を有する液晶表示装置である。
本発明の一態様は、第1の入力信号、第2の入力信号、第3の入力信号、及び第4の入力信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に従って液晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第1の入力信号が入力される第1の配線と、第2の入力信号が入力される第2の配線と、第3の入力信号が入力される第3の配線と、第4の入力信号が入力される第4の配線と、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第1の配線に電気的に接続された第1のトランジスタと、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第2の配線に電気的に接続された第2のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第1のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が第3の配線に電気的に接続された第3のトランジスタと、ゲート、ソース、及びドレインを有し、ゲートが第2のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が第4の配線に電気的に接続された第4のトランジスタと、第3のトランジスタのソース及びドレインの他方並びに第4のトランジスタのソース及びドレインの他方に電気的に接続され、与えられる電位が出力信号の電位となる第5の配線と、を有する液晶表示装置である。
本発明の一態様は、第1の入力信号及び第2の入力信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に従って液晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第1の入力信号が入力される第1の配線と、第2の入力信号が入力される第2の配線と、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第1の配線に電気的に接続された第1のトランジスタと、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第2の配線に電気的に接続された第2のトランジスタと、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第1のトランジスタのソース及びドレインの他方に電気的に接続された第3のトランジスタと、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第2のトランジスタのソース及びドレインの他方に電気的に接続された第4のトランジスタと、第3のトランジスタのソース及びドレインの他方並びに第4のトランジスタのソース及びドレインの他方に電気的に接続され、与えられる電位が出力信号の電位となる第3の配線と、を有する液晶表示装置である。
なお、本発明の一態様において、第3のトランジスタのチャネル幅を第4のトランジスタのチャネル幅と等しくすることもできる。
また、本発明の一態様において、第1のトランジスタのチャネル幅を第3のトランジスタのチャネル幅よりも小さくし、第2のトランジスタのチャネル幅を第4のトランジスタのチャネル幅よりも小さくすることもできる。
本発明の一態様は、第1の入力信号及び第2の入力信号が入力され、出力信号を出力する駆動回路と、液晶素子を有し、出力信号に従って液晶素子に印加される電圧が設定される画素と、を有し、駆動回路は、第1の入力信号が入力される第1の配線と、第2の入力信号が入力される第2の配線と、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第1の配線に電気的に接続された第1のトランジスタと、ゲート、ソース、及びドレインを有し、ゲート並びにソース及びドレインの一方が第2の配線に電気的に接続された第2のトランジスタと、を有し、正極及び負極を有し、正極が第1のトランジスタのソース及びドレインの他方に電気的に接続された第1のダイオードと、正極及び負極を有し、正極が第2のトランジスタのソース及びドレインの他方に電気的に接続された第2のダイオードと、第1のダイオードの負極並びに第2のダイオードの負極に電気的に接続され、与えられる電位が出力信号の電位となる第3の配線と、を有する液晶表示装置である。
なお、本発明の一態様において、第1のトランジスタのチャネル幅を第2のトランジスタのチャネル幅と等しくすることもできる。
本発明の一態様は、上記いずれかに記載の液晶表示装置と、液晶表示装置の動作を制御する操作スイッチと、を少なくとも有する電子機器である。
なお、スイッチとしては、様々な形態のものを用いることができる。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
スイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロエレクトロメカニカルシステム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
なお、スイッチとして、Nチャネル型トランジスタとPチャネル型トランジスタとの両方を用いて、CMOS型のスイッチを用いてもよい。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することができる。表示素子、表示装置、発光素子又は発光装置の一例としては、EL(エレクトロルミネッセンス)素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、デジタルマイクロミラーデバイス(DMD)、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。また、表示装置をプラズマディスプレイ又は圧電セラミックディスプレイとすることもできる。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)又はSED(Surface−conduction Electron−emitter Display)方式平面型ディスプレイなどがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
液晶素子の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子がある。その素子は一対の電極と液晶層により構成されることが可能である。なお、液晶の光学的変調作用は、液晶にかかる電界(横方向の電界、縦方向の電界又は斜め方向の電界を含む)によって制御される。なお、具体的には、液晶素子の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶(PDLC)、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶(PALC)、バナナ型液晶、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)、ASV(Advanced Super View)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、ゲストホストモード、ブルー相(Blue Phase)モードなどを用いたものがある。ただし、これに限定されず、液晶素子として様々なものを用いることができる。
なお、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、トランジスタの種類に限定はない。トランジスタの一例としては、非晶質シリコン、多結晶シリコン、微結晶(マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う)シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ(TFT)などを用いることができる。
また、トランジスタの一例としては、ZnO、a−InGaZnO、SiGe、GaAs、IZO(インジウム亜鉛酸化物)、ITO(インジウム錫酸化物)、SnO、TiO、AlZnSnO(AZTO)などの化合物半導体又は酸化物半導体を有するトランジスタ、又はこれらの化合物半導体又は酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。
また、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。
また、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。
また、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。
また、トランジスタの一例としては、ゲート電極が2個以上のマルチゲート構造のトランジスタを用いることができる。
また、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。
また、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続させた構造、又はチャネル領域を直列に接続させた構造などのトランジスタを用いることができる。
また、トランジスタの一例としては、チャネル領域(もしくはその一部)にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。
また、トランジスタの一例としては、LDD(Lightly Doped Drain)領域を設けた構造のトランジスタを適用できる。
また、トランジスタを形成する基板の種類は、特定のものに限定されることはなく、様々な基板を用いて、トランジスタを形成することができる。その基板の一例としては、半導体基板、単結晶基板(例えばシリコン基板)、SOI基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はSOI基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、トランジスタの電気特性の向上又はトランジスタの消費電力の低減を図ることができ、さらにはトランジスタを利用した装置の信頼性の向上、耐熱性の向上、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板(例えば、ガラス基板、プラスチック基板、単結晶基板、又はSOI基板など)に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板の上に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板(又はSOI基板)に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成された単結晶基板を、COG(Chip On Glass)によって、ガラス基板に接続して、ガラス基板にその基板に回路が設けられたもの(ICチップともいう)を配置することが可能である。又は、ICチップを、TAB(Tape Automated Bonding)、COF(Chip On Film)、SMT(Surface Mount Technology)、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板(例えば単結晶基板)に形成して、ICチップを構成する。このICチップを用いることによって、消費電力の増加を防ぐことができる。
なお、トランジスタとして例えばゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子を用いることができる。該素子は、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する領域、及びドレインとして機能する領域を、ソース又はドレインと呼ばない場合がある。その場合、一例として、ソースとドレインとのいずれか一方を、第1端子、第1電極、又は第1領域と表記し、他方を、第2端子、第2電極、又は第2領域と表記する場合がある。また、ゲートを第3端子又は第3電極と表記する場合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一方を、第1端子、第1電極、又は第1領域と表記し、エミッタとコレクタとの他方を、第2端子、第2電極、又は第2領域と表記する場合がある。なお、トランジスタとしてバイポーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可能である。
なお、AとBとが接続されている、と明示的に記載する場合は、AとBとが電気的に接続されている場合と、AとBとが機能的に接続されている場合と、AとBとが直接接続されている場合とを含むものとする。ここで、A、Bは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
AとBとが電気的に接続されている場合の一例としては、AとBとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど)が、AとBとの間に1個以上接続されることが可能である。
AとBとが機能的に接続されている場合の一例としては、AとBとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタなど)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、AとBとの間に1個以上接続されることが可能である。なお、一例として、AとBとの間に別の回路を挟んでいても、Aから出力された信号がBへ伝達される場合は、AとBとは機能的に接続されているものとする。
なお、AとBとが電気的に接続されている、と明示的に記載する場合は、AとBとが電気的に接続されている場合(つまり、AとBとの間に別の素子又は別の回路を挟んで接続されている場合)と、AとBとが機能的に接続されている場合(つまり、AとBとの間に別の回路を挟んで機能的に接続されている場合)と、AとBとが直接接続されている場合(つまり、AとBとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、Aの上にBが形成されている、あるいは、A上にBが形成されている、と明示的に記載する場合は、Aの上にBが直接接して形成されていることに限定されない。直接接していない場合、つまり、AとBと間に別の対象物が介在する場合も含むものとする。ここで、A、Bは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
従って例えば、層Aの上に(もしくは層A上に)、層Bが形成されている、と明示的に記載されている場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に直接接して層Bが形成されている場合とを含むものとする。なお、別の層(例えば層Cや層Dなど)は、単層でもよいし、複層でもよい。
さらに、Aの上方にBが形成されている、と明示的に記載されている場合についても同様であり、Aの上にBが直接接していることに限定されず、AとBとの間に別の対象物が介在する場合も含むものとする。従って例えば、層Aの上方に、層Bが形成されている、という場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に直接接して層Bが形成されている場合とを含むものとする。なお、別の層(例えば層Cや層Dなど)は、単層でもよいし、複層でもよい。
なお、Aの上にBが形成されている、A上にBが形成されている、又はAの上方にBが形成されている、と明示的に記載する場合、斜め上にBが形成される場合も含むこととする。また、Aの下にBが形成されている、あるいは、Aの下方にBが形成されている、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定されない。例えば、図は、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が多い。ただし、発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言(専門用語又は学術用語などの科学技術文言を含む)は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
なお、第1、第2、第3などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第1、第2、第3などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第1の」を「第2の」又は「第3の」などと置き換えることが可能である。
なお、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Aの上にB、と明示的に示される場合は、BがAの上にあることに限定されない。図中のデバイスは反転、又は180°回転することが可能なので、BがAの下にあることを含むことが可能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切に解釈することが可能である。
本発明の一態様は、第1の配線と第2の配線との間に接続される第1のスイッチと、第1の配線と第2の配線との間に接続される第2のスイッチと、を有し、第1の期間において、第1のスイッチはオンになり、第2のスイッチはオフになり、第2の期間において、第1のスイッチはオフになり、第2のスイッチはオフになり、第3の期間において、第1のスイッチはオフになり、第2のスイッチはオンになり、第4の期間において、第1のスイッチはオフになり、第2のスイッチはオフになるものである。
本発明の一態様は、第1の配線と第2の配線との間に、第1の経路と第2の経路とを有し、第1の期間において、第1の配線と第2の配線とは第1の経路を介して導通状態になり、第2の期間において、第1の配線と第2の配線とは非導通状態になり、第3の期間において、第1の配線と第2の配線とは第2の経路を介して導通状態になり、第4の期間において、第1の配線と第2の配線とは非導通状態になるものである。
本発明の一態様は、第1のトランジスタと第2のトランジスタとを有し、第1のトランジスタの第1の端子は第1の配線と接続され、第1のトランジスタの第2の端子は第2の配線と接続され、第1のトランジスタのゲートは第3の配線と接続され、第2のトランジスタの第1の端子は第1の配線と接続され、第2のトランジスタの第2の端子は第2の配線と接続され、第2のトランジスタのゲートは第4の配線と接続されるものである。
本発明の一態様は、第1のトランジスタと第2のトランジスタとを有し、第1の期間において、第1のトランジスタはオンになり、且つ第2のトランジスタはオフになり、第2の期間において、第1のトランジスタはオフになり、且つ第2のトランジスタはオンになり、第3の期間において、第1のトランジスタはオフになり、且つ第2のトランジスタはオンになり、第4の期間において、第1のトランジスタはオフになり、且つ第2のトランジスタはオンになるものである。
本発明の一態様は、第1のトランジスタと第2のトランジスタと第3のトランジスタとを有し、第1のトランジスタの第1の端子は第1の配線と接続され、第1のトランジスタの第2の端子は第2の配線と接続され、第1のトランジスタのゲートは第3の配線と接続され、第2のトランジスタの第1の端子は第1の配線と接続され、第2のトランジスタの第2の端子は第2の配線と接続され、第2のトランジスタのゲートは第4の配線と接続され、第3のトランジスタの第1の端子は、第5の配線と接続され、第3のトランジスタの第2の端子は、第2の配線と接続され、第3のトランジスタのゲートは、第6の配線と接続されるものである。
本発明の一態様は、トランジスタの特性劣化を抑制することができる。又は、本発明の一態様は、トランジスタのチャネル幅を小さくすることができる。特に、プルアップトランジスタの特性劣化の抑制、又はチャネル幅の縮小を図ることができる。又は、本発明の一態様は、レイアウト面積を小さくすることができる。又は、本発明の一態様は、表示装置の額縁を狭くすることができる。又は、本発明の一態様は、表示装置を高精細にすることができる。又は、本発明の一態様は、歩留まりを高くすることができる。又は、本発明の一態様は、製造コストを低減することができる。又は、本発明の一態様は、消費電力を低減することができる。又は、本発明の一態様は、外部回路の電流供給能力を小さくすることができる。又は、本発明の一態様は、外部回路のサイズ、又は当該外部回路を有する表示装置のサイズを小さくすることができる。
実施の形態1における半導体装置の回路図の一例と、動作を説明するための模式図の一例。 実施の形態1における半導体装置の回路図の一例と、実施の形態1における半導体装置の動作を説明するための模式図の一例と、実施の形態1における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態1における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態2における半導体装置の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態2における半導体装置の動作を説明するための模式図の一例と、実施の形態2における半導体装置の回路図の一例。 実施の形態2における半導体装置の動作を説明するための模式図の一例。 実施の形態2における半導体装置の動作を説明するためのタイミングチャートの一例。 実施の形態2における半導体装置の回路図の一例。 実施の形態2における半導体装置の回路図の一例。 実施の形態2における半導体装置の動作を説明するための模式図の一例。 実施の形態2における半導体装置の回路図の一例。 実施の形態2における半導体装置の回路図の一例。 実施の形態2における半導体装置の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の動作を説明するための模式図の一例。 実施の形態3における半導体装置の動作を説明するための模式図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態4におけるシフトレジスタの回路図の一例。 実施の形態4におけるシフトレジスタの動作を説明するためのタイミングチャートの一例。 実施の形態4におけるシフトレジスタの動作を説明するためのタイミングチャートの一例。 実施の形態4におけるシフトレジスタの回路図の一例。 実施の形態5における表示装置のブロック図の一例。 実施の形態5における表示装置のブロック図の一例。 実施の形態6における信号線駆動回路の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態7における画素の回路図の一例と、その動作を説明するためのタイミングチャートの一例。 実施の形態7における画素の回路図の一例。 実施の形態8における表示装置の上面図及び断面図の一例。 実施の形態9におけるトランジスタの断面図の一例。 実施の形態10におけるトランジスタの作製工程を説明する断面図の一例。 実施の形態11における半導体装置のレイアウト図の一例。 実施の形態12における電子機器を説明する図の一例。 実施の形態12における電子機器を説明する図の一例。 実施の形態3における半導体装置の回路図の一例。 実施の形態3における半導体装置の検証結果を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることができる。
なお、ある一つの実施の形態において述べる図又は文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図又は文章が記載されている場合、その一部分の図又は文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そのため、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、基板、モジュール、装置、固体、液体、気体、動作方法、製造方法などが単数又は複数記載された図面(断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図、立面図、配置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクトル図、状態図、波形図、写真、化学式など)又は文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。
(実施の形態1)
本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、一例として、シフトレジスタ、ゲートドライバ、又はソースドライバなどの様々な駆動回路に用いることが可能である。なお、本実施の形態の半導体装置を駆動回路、又は回路と示すことが可能である。
まず、本実施の形態の半導体装置について、図1(A)を参照して説明する。図1(A)の半導体装置は、スイッチ11_1〜11_2という複数のスイッチを有する。スイッチ11_1〜11_2は、配線111と配線112との間に接続される。ただし、これに限定されず、半導体装置は、三つ以上のスイッチを有することが可能である。
次に、各配線に入力又は出力される信号又は電圧などについて説明する。
配線111からは、一例として、信号OUTが出力されるものとする。信号OUTは、例えば第1の電位状態及び第2の電位状態を有する信号とすることができる。例えば信号OUTは、Hレベル(ハイレベルともいう)とLレベルとの二つの状態を有するデジタル信号である場合が多く、出力信号として機能することが可能である。よって、配線111は、信号線として機能することが可能である。特に、配線111は、画素部に延伸して配置されることが可能である。そして、配線111は、画素と接続されることが可能である。例えば液晶表示装置の場合は、配線111を液晶素子を有する画素に接続し、配線111の電位に応じて液晶素子に印加される電圧を設定する構成とすることができる。又は、配線111は、画素が有するトランジスタ(例えば選択用トランジスタ、又はスイッチングトランジスタ)のゲートと接続されることが可能である。このような場合、信号OUTは、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。よって、配線111は、ゲート信号線(ゲート線)、又は走査線として機能することが可能である。
配線112には、一例として、信号CK1が入力されるものとする。信号CK1は、例えば第1の電位状態及び第2の電位状態を有する信号とすることができる。例えば信号CK1は、HレベルとLレベルとの二つの状態を繰り返すデジタル信号である場合が多く、クロック信号として機能することが可能である。よって、配線112は、信号線、又はクロック信号線として機能することが可能である。ただし、これに限定されず、配線111、又は配線112には、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。例えば、配線111、又は配線112に電圧が供給され、これらの配線は電源線として機能することが可能である。
なお、一例として、第1の電位状態、すなわちLレベルの信号の電位をV1とし、第2の電位状態、すなわちHレベルの信号の電位をV2とする。そして、V2>V1とする。ただし、これに限定されず、Lレベルの信号の電位は、V1よりも低くすることが可能であるし、V1よりも高くすることが可能である。又は、Hレベルの信号の電位は、V2よりも低いことが可能であるし、V2よりも高いことが可能である。例えば、回路構成によっては、Hレベルの信号と記載する場合でも、その電位はV2よりも低い場合があるし、V2よりも高い場合がある。又は、回路構成によっては、Lレベルの信号と記載する場合でも、その電位はV1よりも低い場合があるし、V1よりも高い場合がある。
なお、おおむねとは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工程のばらつきによる誤差、及び/又は、測定誤差などの様々な誤差を含むものとする。
なお、一般的に電圧とは、2点間における電位の差(電位差ともいう)のことをいい、電位とは、ある一点における静電場の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のことをいう。しかし、電子回路では、一点のみであっても、例えば該一点の電位と基準となる電位(基準電位ともいう)との電位差を値として用いることがあり、また、電圧と電位の値は、回路図などにおいていずれもボルト(V)で表されることができるため、区別が困難である。そこで、本願の書類(明細書及び特許請求の範囲)では、特に指定する場合を除き、一点のみであっても電圧を値として用いる場合がある。
なお、信号CK1は、平衡であることが可能であるし、非平衡(不平衡ともいう)であることが可能である。平衡とは、1周期のうち、Hレベルになる期間とLレベルになる期間とがおおむね等しいことをいう。非平衡とは、Hレベルになる期間とLレベルになる期間とが異なることをいう。なお、ここでの「異なる」とは、おおむね等しい場合の範囲は含まれないものとする。
次に、スイッチ11_1〜11_2の機能について説明する。スイッチ11_1〜11_2は、配線111と配線112との導通状態を制御する機能を有する。よって、図1(B)に示すように、配線111と配線112との間には、経路21_1〜21_2という複数の経路が存在する。又は、スイッチ11_1及びスイッチ11_2は、信号OUTの電位状態を設定するか否かを制御する機能を有する。ただし、これに限定されず、スイッチ11_1〜11_2は、他にも様々な機能を有することが可能である。
なお、配線A(例えば配線111)と配線B(例えば配線112)との間の経路と記載する場合、配線Aと配線Bとの間には、スイッチが接続されることが可能である。ただし、これに限定されず、配線Aと配線Bとの間には、スイッチの他にも、様々な素子(例えばトランジスタ、ダイオード、抵抗素子、又は容量素子など)、又は様々な回路(例えばバッファ回路、インバータ回路、又はシフトレジスタ回路など)などが接続されることが可能である。よって、例えば、スイッチ11_1と直列に、又は並列に、抵抗素子、又はトランジスタなどの素子が接続されることが可能である。
次に、図1(A)の半導体装置の動作について、図2(A)のタイミングチャートの一例を参照して説明する。ただし、これに限定されず、図1(A)の半導体装置は、様々なタイミングによって制御されることが可能である。
図2(A)のタイミングチャートには、信号CK1、スイッチ11_1の状態(オン又はオフ)、スイッチ11_2の状態(オン又はオフ)、及び信号OUTの波形をそれぞれ示す。図2(A)のタイミングチャートは、複数の期間を有し、各期間は、複数のサブ期間を有する。例えば、図2(A)のタイミングチャートは、期間T1、及び期間T2という複数の期間(以下、期間のことをフレーム期間ともいう)を有する。期間T1は、期間A1、期間B1、期間C1、期間D1、期間E1という複数のサブ期間(以下、サブ期間のことを1ゲート選択期間ともいう)を有し、期間T2は、期間A2、期間B2、期間C2、期間D2、期間E2という複数のサブ期間を有する。ただし、これに限定されず、図2(A)のタイミングチャートは、期間T1、及び期間T2とは別の期間を有することが可能であるし、期間T1と期間T2との一方を省略することが可能である。又は、期間T1は、期間A1〜E1の他にも様々な期間を有することが可能であるし、期間A1〜E1のいずれかを省略することが可能である。又は、期間T2は、期間A2〜E2の他にも様々な期間を有することが可能であるし、期間A2〜E2のいずれかを省略することが可能である。
なお、図1(A)の半導体装置は、一例として、期間T1と期間T2における動作を交互に行うものとする。ただし、これに限定されず、図1(A)の半導体装置は、様々な順番で期間T1、及び期間T2における動作を行うことが可能である。
なお、一例として、期間T1において、図1(A)の半導体装置は、スイッチ11_1がオンになるまで期間D1における動作と期間E1における動作とを繰り返すものとする。そして、図1(A)の半導体装置は、スイッチ11_1がオンになると、期間A1における動作、期間B1における動作、及び期間C1における動作を順番に行うものとする。その後、図1(A)の半導体装置は、再びスイッチ11_1がオンになるまで、期間D1における動作と期間E1における動作とを繰り返すものとする。ただし、これに限定されず、図1(A)の半導体装置は、期間A1〜E1における動作を様々な順番で行うことが可能である。
なお、期間T2において、一例として、図1(A)の半導体装置は、スイッチ11_2がオンになるまで、期間D2における動作と期間E2における動作とを繰り返すものとする。そして、図1(A)の半導体装置は、スイッチ11_2がオンになると、期間A2における動作、期間B2における動作、及び期間C2における動作を順番に行うものとする。その後、図1(A)の半導体装置は、再びスイッチ11_2がオンになるまで、期間D2における動作と期間E2における動作とを繰り返すものとする。ただし、これに限定されず、図1(A)の半導体装置は、期間A2〜E2における動作を様々な順番で行うことが可能である。
期間T1の動作について説明する。期間T1では、スイッチ11_1はオン又はオフになり、スイッチ11_2はオフになる。
期間T1の期間A1において、図2(D)に示すように、スイッチ11_1はオンになり、スイッチ11_2はオフになる。よって、図2(E)に示すように、経路21_1は導通状態になり、経路21_2は非導通状態になる。すると、配線112に入力される信号(例えばLレベルの信号CK1)は、スイッチ11_1を介して配線111に供給される。よって、信号OUTはLレベルになる。
期間T1の期間B1において、図2(D)に示すように、スイッチ11_1はオンのままになり、スイッチ11_2はオフのままになる。よって、図2(E)に示すように、経路21_1は導通状態のままになり、経路21_2は非導通状態のままになる。すると、配線112に入力される信号(例えばHレベルの信号CK1)は、スイッチ11_1を介して配線111に供給される。よって、信号OUTはHレベルになる。
期間T1の期間C1において、図2(B)に示すように、スイッチ11_1はオフになり、スイッチ11_2はオフのままになる。よって、図2(C)に示すように、経路21_1は非導通状態になり、経路21_2は非導通状態のままになる。すると、配線111と配線112とは、非導通状態になるので、配線112に入力される信号(例えばLレベルの信号CK1)は、配線111に供給されなくなる。
なお、期間T1の期間C1において、スイッチ11_1がオフになるタイミングは、信号CK1がLレベルになるタイミングよりも遅い場合が多い。よって、スイッチ11_1がオフになる前に、配線112に入力される信号(例えばLレベルの信号CK1)は、スイッチ11_1を介して、配線111に供給される場合が多い。よって、信号OUTはLレベルになる。ただし、これに限定されず、配線111にLレベルの信号又は電圧V1が供給されることが可能である。
期間T1の期間D1及び期間E1において、図2(B)に示すように、スイッチ11_1及びスイッチ11_2は、オフのままになる。よって、図2(C)に示すように、経路21_1、及び経路21_2は、非導通状態のままになる。よって、配線111と配線112とは非導通状態になるので、配線112に入力される信号は、配線111に供給されないままになる。よって、信号OUTはLレベルのままになる。
次に、期間T2の動作について説明する。期間T2では、スイッチ11_1はオフになり、スイッチ11_2はオン又はオフになる。
期間T2の期間A2において、図2(F)に示すように、スイッチ11_1はオフになり、スイッチ11_2はオンになる。よって、図2(G)に示すように、経路21_1は非導通状態になり、経路21_2は導通状態になる。すると、配線112に入力される信号(例えばLレベルの信号CK1)は、スイッチ11_2を介して配線111に供給される。よって、信号OUTはLレベルになる。
期間T2の期間B2において、図2(F)に示すように、スイッチ11_1はオフのままになり、スイッチ11_2はオンのままになる。よって、図2(G)に示すように、経路21_1は非導通状態のままになり、経路21_2は導通状態のままになる。すると、配線112に入力される信号(例えばHレベルの信号CK1)は、スイッチ11_2を介して配線111に供給される。よって、信号OUTはHレベルになる。
期間T2の期間C2において、図2(B)に示すように、スイッチ11_1はオフのままになり、スイッチ11_2はオフになる。よって、図2(C)に示すように、経路21_1は非導通状態のままになり、経路21_2は非導通状態になる。すると、配線111と配線112とは、非導通状態になるので、配線112に入力される信号(例えばLレベルの信号CK1)は、配線111に供給されなくなる。
なお、期間T2の期間C2において、スイッチ11_2がオフになるタイミングは、信号CK1がLレベルになるタイミングよりも遅い場合が多い。よって、スイッチ11_2がオフになる前に、配線112に入力される信号(例えばLレベルの信号CK1)は、スイッチ11_2を介して配線111に供給される場合が多い。よって、信号OUTはLレベルになる。ただし、これに限定されず、配線111にLレベルの信号又は電圧V1が供給されることが可能である。
期間T2の期間D2及び期間E2において、図2(B)に示すように、スイッチ11_1及びスイッチ11_2は、オフのままになる。よって、図2(C)に示すように、経路21_1、及び経路21_2は、非導通状態のままになる。よって、配線111と配線112とは非導通状態になるので、配線112に入力される信号は、配線111に供給されないままになる。よって、信号OUTはLレベルのままになる。
以上のように、各スイッチがオンになる期間を切り替えることによって、スイッチがオンになる回数を少なくする、又はスイッチがオンになる時間を短くすることができる。よって、スイッチとして用いられる素子、又は回路などの特性劣化を抑制することができる。
又は、スイッチとして用いられる素子又は回路などの特性劣化を抑制することができることによって、様々なメリットを得ることができる。例えば、配線111がゲート信号線又は走査線としての機能を有する場合、又は配線111が画素と接続される場合、画素が保持するビデオ信号は、信号OUTの波形に影響を受けることがある。例えば、信号OUTの電位がV2まで上昇しない場合、画素が有するトランジスタ(例えば選択トランジスタ、又はスイッチングトランジスタ)がオンになる時間は短くなる。この結果、画素へのビデオ信号の書き込み不足を生じ、表示品位が低下してしまうことがある。又は、信号OUTの立ち下がり時間、及び立ち上がり時間が長くなる場合、選択された行に属する画素に、別の行に属する画素へのビデオ信号が書き込まれてしまうことがある。この結果、表示品位が低下してしまう。又は、信号OUTの立ち下がり時間がばらつく場合、画素が保持するビデオ信号へのフィードスルーの影響がばらついてしまうことがある。この結果、表示ムラが生じてしまう。
しかしながら、本実施の形態の半導体装置は、スイッチとして用いられる素子又は回路などの特性劣化を抑制することができる。よって、信号OUTの電位をV2まで上昇させることができるので、画素が有するトランジスタのオンになる時間を長くすることができる。この結果、画素に十分な時間でビデオ信号を書き込むことができるので、表示品位の向上を図ることができる。又は、信号OUTの立ち下がり時間、及び立ち上がり時間を短くすることができるので、選択された行に属する画素に、別の行に属する画素へのビデオ信号が書き込まれてしまうことを防止することができる。この結果、表示品位の向上を図ることができる。又は、信号OUTの立ち下がり時間のばらつきを抑制することができるので、画素が保持するビデオ信号へのフィードスルーの影響のばらつきを抑制することできる。よって、表示ムラを抑制することができる。
なお、期間T1において、期間B1を選択期間と呼び、期間A1、期間C1、期間D1、及び期間E1を非選択期間と呼ぶことが可能である。同様に、期間T2において、期間B2を選択期間と呼び、期間A2、期間C2、期間D2、及び期間E2を非選択期間と呼ぶことが可能である。
なお、期間T1において、スイッチ11_1がオンになる期間(期間A1及び期間A2)を第1の期間と呼び、スイッチ11_1がオフになる期間(期間C1、期間D1、及び期間E1)を第2の期間と呼ぶことが可能である。同様に、期間T2において、期間A2及び期間B2を第3の期間と呼び、期間C2、期間D2、及び期間E2を第4の期間と呼ぶことが可能である。
なお、期間T1、及び期間T2をフレーム期間と呼び、期間A1〜E1、及び期間A2〜E2をサブ期間、又は1ゲート選択期間と呼ぶことが可能である。
なお、期間又はサブ期間は、ステップ、処理、又は動作などを置き換えられることが可能である。
なお、期間T1において、期間A1の前に、期間D1と期間E1とが順に繰り返して配置されることが可能である。同様に、期間T2において、期間A2の前に、期間D2と期間E2とが順に繰り返して配置されることが可能である。このような場合、期間T1の開始時刻から、期間A1の開始時刻までの時間と、期間T2の開始時刻から期間A2の開始時刻までの時間とは、おおむね等しいことが好ましい。ただし、これに限定されない。
なお、図1(C)に示すように、スイッチ11_1、及びスイッチ11_2は、同じ期間にオンになることが可能である。この場合、図1(D)に示すように、経路21_1、及び経路21_2は、同じ期間に導通状態になる。よって、配線112に入力される信号は、スイッチ11_1、及びスイッチ11_2を介して配線111に供給される。ただし、これに限定されない。
なお、図1(E)に示すように、半導体装置は、スイッチ11_1〜11_N(Nは2以上の自然数)という複数のスイッチを有することが可能である。スイッチ11_1〜11_Nは、配線111と配線112との間に接続される。スイッチ11_1〜11_Nは、スイッチ11_1又はスイッチ11_2と同様の機能を有する。よって、図1(F)に示すように、配線111と配線112との間には、経路21_1〜21_Nという経路が存在する。
なお、半導体装置がN個のスイッチを有する場合、図3に示すように、期間T1〜TNという複数の期間を有することが可能である。例えば、図3のタイミングチャートでは、期間T1〜TNが順に配置されている。ただし、これに限定されず、本実施の形態では、期間T1〜TNを様々な順番に配置することが可能である。又は、期間T1〜TNのいずれかを省略することが可能である。期間T1〜TNは、各々、複数のサブ期間を有することが可能である。例えば、期間Ti(iは1〜Nのいずれか一)は、期間Ai〜Eiという複数のサブ期間を有することが可能である。期間Ai〜Eiは、各々、期間A1〜E1又は期間A2〜E2と同様に、スイッチ11_i以外のスイッチ11_1〜11_N(例えば、スイッチ11_1〜11_i−1、及びスイッチ11_i+1〜11_N)はオフになる。そして、期間Tiの期間Ai、及びBiにおいて、スイッチ11_iはオンになり、期間Tiの期間Ci、期間Di、期間Eiにおいて、スイッチ11_iはオフになる。
なお、Nが大きいことによって、それぞれのスイッチがオンになる回数、又はそれぞれのスイッチがオンになる時間を減らすことができる。ただし、Nが大きすぎると、スイッチの数が増えすぎてしまい、回路規模が大きくなってしまう。よって、Nは、6以下であることが好ましい。より好ましくは4以下であることが好ましい。さらに好ましくは、3又は2であることが好ましい。ただし、これに限定されない。
なお、図1(G)に示すように、配線112を配線112A〜112Bという複数の配線に分割することが可能である。そして、スイッチ11_1は、配線111と配線112Aとの間に接続され、スイッチ11_2は、配線111と配線112Bとの間に接続されることが可能である。配線112A〜112Bは、他の様々な配線、又は様々な素子と接続されることが可能である。
なお、図1(G)と同様に、図1(E)においても、配線112を複数の配線に分割することが可能である。
(実施の形態2)
本実施の形態では、半導体装置の一例を示す。本実施の形態の半導体装置は、実施の形態1で述べる半導体装置を有することが可能である。特に、実施の形態1で述べる半導体装置が有するスイッチとして、例えばトランジスタが用いられる場合の構成について説明する。ただし、これに限定されず、スイッチとしては様々な素子、又は様々な回路などを用いることが可能である。なお、実施の形態1で述べる内容は、その説明を省略する。なお、本実施の形態の内容は、実施の形態1で述べる内容と適宜組み合わせることが可能である。
まず、本実施の形態の半導体装置について、図4(A)を参照して説明する。図4(A)の半導体装置は、回路100を有する。回路100は、実施の形態1で述べる構成において、スイッチとしてトランジスタを用いる場合の構成と同様である。図4(A)では、図1(A)のスイッチ11_1としてトランジスタ101_1が用いられ、スイッチ11_2としてトランジスタ101_2が用いられる場合の構成を示す。よって、トランジスタ101_1は、スイッチ11_1と同様の機能を有し、トランジスタ101_2は、スイッチ11_2と同様の機能を有する。ただし、これに限定されず、実施の形態1で述べる構成において、スイッチとしてトランジスタを用いることが可能である。又は、スイッチとして、CMOSのスイッチなどを用いることが可能である。
なお、トランジスタ101_1、及びトランジスタ101_2は、Nチャネル型であるものとする。Nチャネル型のトランジスタは、ゲートとソースとの間の電位差(Vgs)が閾値電圧(Vth)を上回った場合にオンするものとする。ただし、これに限定されず、トランジスタ101_1、及び/又は、トランジスタ101_2は、Pチャネル型であることが可能である。Pチャネル型トランジスタは、ゲートとソースとの間の電位差(Vgs)が閾値電圧(Vth)を下回った場合にオンするものとする。
次に、図4(A)の半導体装置の接続関係について説明する。トランジスタ101_1の第1端子は、配線112と接続され、トランジスタ101_1の第2端子は、配線111と接続される。トランジスタ101_2の第1端子は、配線112と接続され、トランジスタ101_2の第2端子は、配線111と接続される。
なお、トランジスタ101_1のゲートと回路10との接続箇所をノードn1と示し、トランジスタ101_2のゲートと回路10との接続箇所をノードn2と示す。なお、ノードn1、及びノードn2を配線と呼ぶことが可能である。
次に、トランジスタ101_1、及びトランジスタ101_2が有する機能について説明する。
トランジスタ101_1は、ノードn1の電位に応じて、配線112の電位を配線111に供給するタイミングを制御する機能を有する。例えば、配線112に電圧(例えば電圧V1又は電圧V2)が供給される場合、トランジスタ101_1は、ノードn1の電位に応じて、配線112に供給される電圧を配線111に供給するタイミングを制御する機能を有する。別の例として、配線112に信号(例えば信号CK1)が入力される場合、トランジスタ101_1は、ノードn1の電位に応じて、配線112に入力される信号を配線111に供給するタイミングを制御する機能を有する。このような場合、信号CK1がLレベルとすると、トランジスタ101_1は、Lレベルの信号CK1を配線111に供給するタイミングを制御する機能を有する。又は、トランジスタ101_1は、信号OUTがLレベルになるタイミングを制御する機能を有する。又は、信号CK1がHレベルとすると、トランジスタ101_1は、Hレベルの信号CK1を配線111に供給するタイミングを制御する機能を有する。又は、トランジスタ101_1は、信号OUTがHレベルになるタイミングを制御する機能を有する。このとき、ノードn1は、浮遊状態になっていることが可能である。この場合、トランジスタ101_1は、配線111の電位の上昇に応じて、ノードn1の電位を上昇させる機能を有する。又は、トランジスタ101_1は、ブートストラップ動作を行う機能を有する。又は、トランジスタ101_1は、ゲートに入力される信号に応じてオン又はオフになることにより信号OUTの電位状態を設定するか否かを制御する機能を有する。
トランジスタ101_2は、ノードn2の電位に応じて、配線112の電位を配線111に供給するタイミングを制御する機能を有する。例えば、配線112に電圧(例えば電圧V1又は電圧V2)が供給される場合、トランジスタ101_2は、ノードn2の電位に応じて、配線112に供給される電圧を配線111に供給するタイミングを制御する機能を有する。別の例として、配線112に信号(例えば信号CK1)が入力される場合、トランジスタ101_2は、ノードn2の電位に応じて、配線112に入力される信号を配線111に供給するタイミングを制御する機能を有する。このような場合、信号CK1がLレベルとすると、トランジスタ101_2は、Lレベルの信号CK1を配線111に供給するタイミングを制御する機能を有する。又は、トランジスタ101_2は、信号OUTがLレベルになるタイミングを制御する機能を有する。又は、信号CK1がHレベルとすると、トランジスタ101_2は、Hレベルの信号CK1を配線111に供給するタイミングを制御する機能を有する。又は、トランジスタ101_2は、信号OUTがHレベルになるタイミングを制御する機能を有する。このとき、ノードn2は、浮遊状態になっていることが可能である。この場合、トランジスタ101_2は、配線111の電位の上昇に応じて、ノードn2の電位を上昇させる機能を有する。又は、トランジスタ101_2は、ブートストラップ動作を行う機能を有する。又は、トランジスタ101_1は、ゲートに入力される信号に応じてオン又はオフになることにより信号OUTの電位状態を設定するか否かを制御する機能を有する。
なお、図4(B)に示すように、本実施の形態の半導体装置は、回路10を有することが可能である。例えば、回路10は、配線113、配線114、配線115_1、配線115_2、配線116、配線117、トランジスタ101_1のゲート、トランジスタ101_2のゲート、及び/又は配線111と接続される。ただし、これに限定されない。回路10の構成に応じて、回路10は、他の配線、又は他のノードと接続されることが可能である。又は、回路10は、配線113、配線114、配線115_1、配線115_2、配線116、配線117、トランジスタ101_1のゲート、トランジスタ101_2のゲート、及び/又は配線111と接続されてないことが可能である。
回路10は、一つ又は二つ以上のトランジスタを有する場合が多い。これらのトランジスタの極性は、トランジスタ101_1〜101_2の極性と同じ場合が多く、Nチャネル型である場合が多い。ただし、これに限定されず、回路10は、Pチャネル型のトランジスタを有することが可能である。又は、回路10は、Nチャネル型のトランジスタとPチャネル型のトランジスタとを有することが可能である。つまり、回路10は、CMOS回路であることが可能である。
配線111からは、実施の形態1と同様に、信号OUTが出力されるものとする。配線112には、実施の形態1と同様に、信号CK1が入力されるものとする。なお、信号CK2と記載する場合、信号CK2は、信号CK1の反転信号、又は位相が信号CK1から180°ずれた信号である場合が多い。配線113には、電圧V2が供給されるものとする。電圧V2は、電源電圧、基準電圧、又は正電源電圧として機能することが可能である。よって、配線113は、電源線として機能することが可能である。配線114には、信号SPが入力されるものとする。信号SPは、スタート信号として機能することが可能である。よって、配線114は、信号線として機能することが可能である。例えば複数の半導体装置を有する構成とし、配線114が別の段(例えば前の段)の半導体装置の配線111と接続される場合、信号SPは、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。この場合、配線114は、ゲート信号線、又は走査線として機能することが可能である。配線115_1には、信号SEL1が入力されるものとする。信号SEL1は、ある期間毎(例えばフレーム期間毎)に、HレベルとLレベルとを繰り返し、クロック信号、選択信号、又は制御信号として機能することが可能である。よって、配線115_1は、信号線として機能することが可能である。配線115_2には、信号SEL2が入力されるものとする。信号SEL2は、信号SEL1の反転信号、又は位相が信号SEL1から180°ずれた信号である場合が多い。よって、配線115_2は、信号線として機能することが可能である。配線116には、信号REが入力されるものとする。信号REは、リセット信号として機能することが可能である。よって、配線116は、信号線として機能することが可能である。特に、複数の半導体装置が接続されるとする。この場合、配線116が別の段(例えば次の段)の半導体装置の配線111と接続されるとすると、信号REは、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。この場合、配線116は、ゲート信号線、又は走査線として機能することが可能である。配線117には、電圧V1が供給されるものとする。電圧V1は、電源電圧、基準電圧、グランド電圧、又は負電源電圧として機能することが可能である。よって、配線117は、電源線として機能することが可能である。ただし、これに限定されず、配線111、配線112、配線113、配線114、配線115_1、配線115_2、配線116、及び配線117には、様々な信号、様々な電圧、又は様々な電流を供給することが可能である。
なお、信号CK1、又は信号CK2は、平衡であることが可能であるし、非平衡(不平衡ともいう)であることが可能である。同様に、信号SEL1、又は信号SEL2は、平衡であることが可能であるし、非平衡(不平衡ともいう)であることが可能である。
回路10は、電圧V1、信号CK2、信号SP、信号SEL1、信号SEL2、信号RE、ノードn1の電位、ノードn2の電位、及び/又は、信号OUTに応じて、ノードn1、ノードn2、及び/又は、配線111に信号又は電圧などを供給するタイミングを制御する機能を有する。又は、回路10は、電圧V1、信号CK2、信号SP、信号SEL1、信号SEL2、信号RE、電圧V1、ノードn1の電位、ノードn2の電位、及び/又は、信号OUTに応じて、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位を制御する機能を有する。例えば、回路10は、Hレベルの信号又は電圧V2をノードn1、及び/又は、ノードn2に供給する機能を有する。又は、回路10は、Lレベルの信号又は電圧V1をノードn1、ノードn2、及び/又は、配線111に供給する機能を有する。又は、回路10は、信号又は電圧などをノードn1、及び/又は、ノードn2に供給しない機能を有する。又は、回路10は、ノードn1の電位、及び/又は、ノードn2の電位を上昇させる機能を有する。又は、回路10は、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位を減少又は維持する機能を有する。又は、回路10は、ノードn1、及び/又は、ノードn2を浮遊状態にする機能を有する。ただし、これに限定されず、回路10は、他にも様々な機能を有することが可能である。又は、回路10は、上記の機能のすべてを有する必要はない。
次に、本実施の形態の動作の一例について説明する。ここでは、一例として、図4(B)の半導体装置の動作について、図4(C)のタイミングチャート、図5(A)乃至図5(E)、及び図6(A)乃至図6(E)を参照して説明する。図4(C)のタイミングチャートには、信号CK1、信号CK2、信号SP、信号RE、ノードn1の電位(Va1)、ノードn2の電位(Va2)、及び信号OUTを示す。なお、図2(A)のタイミングチャートと共通するところは、その説明を省略する。なお、図4(B)の半導体装置の動作は、本実施の形態で述べる内容、又は他の実施の形態で述べる内容に適用することが可能である。
まず、期間A1において、図5(A)に示すように、信号SPがHレベルになり、信号SEL1がHレベルになり、信号SEL2がLレベルになる。よって、回路10は、Hレベルの信号SP又は電圧V2をノードn1に供給する。そして、回路10は、ノードn1の電位を上昇させる。その後、ノードn1の電位は、V1+Vth101_1(Vth101_1:トランジスタ101_1の閾値電圧)+Vxになったところで、トランジスタ101_1がオンになる。このときVxは0より大きい値である。よって、配線112と配線111とは、トランジスタ101_1を介して導通状態になるので、Lレベルの信号CK1は、配線112からトランジスタ101_1を介して配線111に供給される。この結果、信号OUTは、Lレベルになる。その後、ノードn1の電位はさらに上昇する。やがて、回路10からノードn1への電圧又は信号の供給が止まるので、回路10とノードn1とは非導通状態になる。この結果、ノードn1は、浮遊状態になり、ノードn1の電位は、V1+Vth101_1+Vxに維持される。
なお、期間A1において、回路10は、ノードn2に、Lレベルの信号又は電圧V2を供給することが可能である。
なお、期間A1において、回路10は、配線111に、Lレベルの信号又は電圧V2を供給することが可能である。
次に、期間B1において、図5(B)に示すように、信号SPはLレベルになり、信号SEL1がHレベルのままになり、信号SEL2がLレベルのままになる。よって、回路10は、電圧又は信号などをノードn1に供給しないままである。よって、ノードn1は、浮遊状態のままであり、ノードn1の電位は、V1+Vth101_1+Vxのままになる。つまり、トランジスタ101_1はオンのままになるので、配線112と配線111とはトランジスタ101_1を介して導通状態のままになる。このとき、信号CK1はLレベルからHレベルに上昇するので、配線111の電位が上昇し始める。すると、ノードn1は浮遊状態のままなので、ノードn1の電位は、トランジスタ101_1のゲートと第2端子との間の寄生容量によって上昇する。いわゆる、ブートストラップ動作である。こうして、ノードn1の電位がV2+Vth101_1+Vxまで上昇することによって、配線111の電位をV2まで上昇させることが可能になる。このようにして、信号OUTは、Hレベルになる。
なお、期間B1において、回路10は、ノードn2に、Lレベルの信号又は電圧V2を供給することが可能である。
また、期間B1において、回路10は、配線111に、信号又は電圧などを供給しないことが可能である。
次に、期間C1において、図5(C)に示すように、信号REがHレベルになる。よって、回路10は、Lレベルの信号又は電圧V1をノードn1、ノードn2、及び/又は、配線111に供給する。すると、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位は、V1になる。よって、トランジスタ101_1、及びトランジスタ101_2はオフになるので、配線112と配線111とは非導通状態になる。そして、信号OUTは、Lレベルになる。
なお、期間C1において、ノードn1の電位がLレベルに減少するタイミングよりも、信号CK1がLレベルに減少するタイミングの方が早くなるように設定することが可能である。すると、図5(E)に示すように、Lレベルの信号CK1は、配線112からトランジスタ101_1を介して配線111に供給されることが可能である。トランジスタ101_1のチャネル幅は、例えばトランジスタ101_1以外の他のトランジスタを有する場合に他のトランジスタのチャネル幅より大きいことが多いので、配線111の電位を早く減少させることができる。つまり、信号OUTの立ち下がり時間を短くすることができる。よって、配線111の電位を減少させるためには、回路10がLレベルの信号又は電圧V1を配線111に供給する場合と、Lレベルの信号CK1が配線112からトランジスタ101_1を介して配線111に供給される場合と、回路10がLレベルの信号又は電圧V1を配線111に供給し、且つLレベルの信号CK1が配線112からトランジスタ101_1を介して配線111に供給される場合との三つのパターンがある。
次に、期間D1、及び期間E1において、図5(D)に示すように、回路10は、電圧V1又はLレベルの信号をノードn1、ノードn2、及び/又は、配線111に供給する。すると、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位は、V1のままになる。よって、トランジスタ101_1、及びトランジスタ101_2はオフのままになるので、配線112と配線111とは非導通状態のままになる。そして、信号OUTは、Lレベルのままになる。
次に、期間A2において、図6(A)に示すように、信号SPがHレベルになり、信号SEL1がLレベルになり、信号SEL2がHレベルになる。よって、回路10は、Hレベルの信号SP又は電圧V2をノードn2に供給する。そして、回路10は、ノードn2の電位を上昇させる。その後、ノードn2の電位は、V1+Vth101_2(Vth101_2:トランジスタ101_2の閾値電圧)+Vxになったところで、トランジスタ101_2がオンになる。このときVxは0より大きい値である。よって、配線112と配線111とは、トランジスタ101_2を介して導通状態になるので、Lレベルの信号CK1は、配線112からトランジスタ101_2を介して配線111に供給される。この結果、信号OUTは、Lレベルになる。その後、ノードn2の電位はさらに上昇する。やがて、回路10からノードn2への電圧又は信号の供給が止まるので、回路10とノードn2とは非導通状態になる。この結果、ノードn2は、浮遊状態になり、ノードn2の電位は、V1+Vth101_2+Vxに維持される。
なお、期間A2において、回路10は、ノードn1に、Lレベルの信号又は電圧V2を供給することが可能である。
なお、期間A2において、回路10は、配線111に、Lレベルの信号又は電圧V2を供給することが可能である。
次に、期間B2において、図6(B)に示すように、信号SPはLレベルになり、信号SEL1がLレベルのままになり、信号SEL2がHレベルのままになる。よって、回路10は、電圧又は信号などをノードn2に供給しないままである。よって、ノードn2は、浮遊状態のままであり、ノードn2の電位は、V1+Vth101_2+Vxのままになる。つまり、トランジスタ101_2はオンのままになるので、配線112と配線111とはトランジスタ101_2を介して導通状態のままになる。このとき、信号CK1はLレベルからHレベルに上昇するので、配線111の電位が上昇し始める。すると、ノードn2は浮遊状態のままなので、ノードn2の電位は、トランジスタ101_2のゲートと第2端子との間の寄生容量によって上昇する。いわゆる、ブートストラップ動作である。こうして、ノードn2の電位は、V2+Vth101_2+Vxまで上昇することによって、配線111の電位がV2まで上昇することが可能になる。このようにして、信号OUTは、Hレベルになる。
なお、期間B2において、回路10は、ノードn1に、Lレベルの信号又は電圧V2を供給することが可能である。
なお、期間B2において、回路10は、配線111に、信号又は電圧などを供給しないことが可能である。
次に、期間C2において、図6(C)に示すように、信号REがHレベルになる。よって、回路10は、Lレベルの信号又は電圧V2をノードn1、ノードn2、及び/又は、配線111に供給する。すると、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位は、V1になる。よって、トランジスタ101_1、及びトランジスタ101_2はオフになるので、配線112と配線111とは非導通状態になる。そして、信号OUTは、Lレベルになる。
なお、期間C2において、ノードn2の電位が減少するタイミングよりも、信号CK1がLレベルに減少するタイミングの方が早くなるように設定することが可能である。すると、図6(E)に示すように、Lレベルの信号CK1は、配線112からトランジスタ101_2を介して配線111に供給されることが可能である。トランジスタ101_2のチャネル幅は、例えば他のトランジスタを有する場合に他のトランジスタのチャネル幅より大きいことが多いので、配線111の電位を早く減少させることができる。つまり、信号OUTの立ち下がり時間を短くすることができる。よって、配線111の電位を減少させるためには、例えば回路10がLレベルの信号又は電圧V1を配線111に供給する場合、Lレベルの信号CK1が配線112からトランジスタ101_2を介して配線111に供給される場合、または回路10がLレベルの信号又は電圧V1を配線111に供給し、且つLレベルの信号CK1が配線112からトランジスタ101_2を介して配線111に供給される場合などがある。
次に、期間D2、及び期間E2において、図6(D)に示すように、回路10は、電圧V1又はLレベルの信号をノードn1、ノードn2、及び/又は、配線111に供給する。すると、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位は、V1のままになる。よって、トランジスタ101_1、及びトランジスタ101_2はオフのままになるので、配線112と配線111とは非導通状態のままになる。そして、信号OUTは、Lレベルのままになる。
以上のように、期間T1において、トランジスタ101_2はオフになり、期間T2において、トランジスタ101_1はオフになるので、トランジスタ101_1、及びトランジスタ101_2のそれぞれがオンになる回数、又はトランジスタ101_1、及びトランジスタ101_2のそれぞれがオンになる時間が少なくなる。よって、トランジスタ101_1、及びトランジスタ101_2の特性劣化を抑制することができる。
以上のように、本実施の形態の半導体装置は、トランジスタの特性劣化を抑制することができる。また、信号OUTのHレベルの電位をV2まで上昇させることができるので、画素が有するトランジスタのオンになる時間を長くすることができる。この結果、画素に十分な時間の中でビデオ信号を書き込むことができるので、表示品位の向上を図ることができる。又は、信号OUTの立ち下がり時間、及び立ち上がり時間を短くすることができるので、選択された行に属する画素に、別の行に属する画素へのビデオ信号が書き込まれてしまうことを防止することができる。この結果、表示品位の向上を図ることができる。又は、信号OUTの立ち下がり時間のばらつきを抑制することができるので、画素が保持するビデオ信号へのフィードスルーの影響のばらつきを抑制することできる。よって、表示ムラを抑制することができる。
又は、本実施の形態の半導体装置では、全てのトランジスタの極性をNチャネル型又はPチャネル型とすることが可能である。したがって、CMOS回路と比較して、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、画素部などを含めて、全てのトランジスタがNチャネル型の場合、トランジスタの半導体層として例えば非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。ただし、これらの半導体を用いたトランジスタは、劣化しやすい場合が多い。しかし本実施の形態の半導体装置は、トランジスタの劣化を抑制することができる。
又は、トランジスタの特性が劣化した場合でも、半導体装置が動作するように、トランジスタのチャネル幅を大きくする必要がない。よって、トランジスタのチャネル幅を小さくすることができる。なぜなら、本実施の形態の半導体装置では、トランジスタの劣化を抑制することができるからである。
なお、回路10は、期間C1、期間D1、期間E1、期間A2、期間B2、期間C2、期間D2、及び/又は、期間E2において、Lレベルの信号又は電圧V1をノードn1に供給することが可能であるし、電圧又は信号などをノードn1に供給しないことが可能である。ただし、これに限定されない。
なお、回路10は、期間A1、期間B1、期間C1、期間D1、期間E1、期間C2、期間D2、及び/又は、期間E2において、Lレベルの信号又は電圧V1をノードn2に供給することが可能であるし、電圧又は信号などをノードn2に供給しないことが可能である。ただし、これに限定されない。
なお、回路10は、期間A1、期間C1、期間D1、期間E1、期間A2、期間C2、期間D2、及び/又は、期間E2において、Lレベルの信号又は電圧V1を配線111に供給することが可能であるし、電圧又は信号などを配線111に供給しないことが可能である。ただし、これに限定されない。
なお、信号CK1、及び信号CK2は、非平衡であることが可能である。図7(A)には、一例として、1周期のうち、Hレベルになる期間がLレベルになる期間よりも短い場合のタイミングチャートを示す。こうすることによって、期間C1、又は期間C2において、Lレベルの信号CK1を配線111に供給されるので、信号OUTの立ち下がり時間を短くすることができる。又は、配線111が画素部に延伸して配置される場合、画素への不正なビデオ信号の書き込みを防止することができる。ただし、これに限定されず、1周期のうち、Hレベルになる期間がLレベルになる期間よりも長いことが可能である。
なお、本実施の形態の半導体装置には、多相のクロック信号を用いることが可能である。例えば、n(nは自然数)と示す場合、n+1相のクロック信号とは、周期がそれぞれ1/n+1周期ずつずれたn+1個のクロック信号のことである。又は、多相のクロック信号のいずれか二つが、各々、配線112、配線113に入力されることが可能である。図7(B)には、一例として、半導体装置に3相のクロック信号を用いる場合のタイミングチャートを示す。ただし、これに限定されない。
なお、nが大きいほど、クロック周波数が小さくなるので、消費電力の低減を図ることができる。ただし、nが大きすぎると、信号の数が増えるので、レイアウト面積が大きくなったり、外部回路の規模が大きくなったりする場合がある。よって、n<8であることが好ましい。より好ましくは、n<6であることが好ましい。さらに好ましくは、n=4、又はn=3であることが好ましい。ただし、これに限定されない。
なお、トランジスタ101_1とトランジスタ101_2とは同様の機能を有するので、トランジスタ101_1のチャネル幅と、トランジスタ101_2のチャネル幅とは、おおむね等しいことが好ましい。このように、トランジスタサイズをおおむね等しくすることによって、トランジスタの電流供給能力をおおむね等しくすることができる。又は、トランジスタの劣化の程度をおおむね等しくすることができる。よって、複数のトランジスタを切り替えて用いても、信号OUTの波形をおおむね等しくすることができる。ただし、これに限定されず、トランジスタ101_1のチャネル幅と、トランジスタ101_2のチャネル幅とは、異なることが可能である。
なお、トランジスタのチャネル幅と記載する場合、これをトランジスタのW/L(W:チャネル幅、L:チャネル長)比と言い換えることが可能である。
なお、トランジスタ101_1とトランジスタ101_2とは、同じ期間においてオンになることが可能である。例えば、期間B1又は期間B2において、トランジスタ101_1とトランジスタ101_2とがオンになることによって、一方のトランジスタのみがオンになる場合よりも配線111の電位を早く上昇させることができる。よって、信号OUTの立ち上がり時間を短くすることができる。
なお、図8(A)に示すように、配線112を配線112A〜112Bという複数の配線に分割することが可能である。そして、トランジスタ101_1の第1端子を配線112Aと接続させ、トランジスタ101_2の第1端子を配線112Bと接続させることが可能である。また、配線112A〜112Bは、他の配線、又はノードなどと接続させることが可能である。
なお、図8(A)と同様に、図4(A)〜(B)においても、配線112を複数の配線(例えば配線112A〜112B)に分割することが可能である。
なお、図8(B)に示すように、トランジスタ101_1のゲートと第2端子との間に容量素子121_1を接続し、トランジスタ101_2のゲートとの第2端子との間に容量素子121_2を接続することが可能である。こうすることによって、ブートストラップ動作時に、ノードn1の電位、又はノードn2の電位が上昇しやすくなる。よって、トランジスタ101_1、及びトランジスタ101_2のVgsを大きくすることができるので、これらのトランジスタのチャネル幅を小さくすることができる。又は、信号OUTの立ち下がり時間、又は立ち上がり時間を短くすることができる。ただし、これに限定されず、容量素子121_1と容量素子121_2との一方を省略することが可能である。又は、容量素子をトランジスタのゲート(ノードn1、ノードn2)と、第2端子(配線112)との間に接続することが可能である。又は、容量素子として、例えばMIS容量を用いることが可能である。
なお、容量素子121_1、及び容量素子121_2の一方の電極の材料は、例えばトランジスタ101_1、及びトランジスタ101_2のゲートと同様な材料であることが好ましい。容量素子121_1、及び容量素子121_2の他方の電極の材料は、トランジスタ101_1、及びトランジスタ101_2のソース又はドレインと同様な材料であることが好ましい。こうすることによって、レイアウト面積を小さくすることができる。又は、容量値を大きくすることができる。ただし、これに限定されず、容量素子121_1、及び容量素子121_2の一方の電極の材料、及び他方の電極の材料としては、様々な材料を用いることが可能である。
なお、容量素子121_1の容量値と、容量素子121_2の容量値とはおおむね等しいことが好ましい。又は、容量素子121_1の一方の電極と他方の電極とが重なる面積と、容量素子121_2の一方の電極と他方の電極とが重なる面積とは、おおむね等しいことが好ましい。こうすることによって、トランジスタを切り替えて用いても、トランジスタ101_1のVgsとトランジスタ101_2のVgsとをおおむね等しくすることが可能なので、信号OUTの波形をおおむね等しくすることができる。ただし、これに限定されず、容量素子121_1の容量値と、容量素子121_2の容量値とは、異なることが可能である。又は、容量素子121_1の一方の電極と他方の電極とが重なる面積と、容量素子121_2の一方の電極と他方の電極とが重なる面積とは、異なることが可能である。
なお、図8(B)と同様に、図4(A)〜(B)、及び図8(A)においても、トランジスタ101_1のゲートと第2端子との間に容量素子121_1を接続することが可能である。又は、トランジスタ101_2のゲートと第2端子との間に容量素子121_2を接続することが可能である。
なお、図8(C)に示すように、回路100は、トランジスタ101_1〜101_Nという複数のトランジスタを有することが可能である。トランジスタ101_1〜101_Nの第1端子は、配線112と接続され、トランジスタ101_1〜101_Nの第2端子は、配線111と接続される。そして、トランジスタ101_1〜101_Nのゲートを、各々、ノードn1〜nNとする。この図8(C)の構成は、実施の形態1において、スイッチとしてトランジスタを用いる場合の構成に対応する。よって、トランジスタ101_1〜101_Nは、スイッチ11_1〜11_Nと同様な機能をする。
なお、Nが大きいほど、それぞれのトランジスタがオンになる回数、又はそれぞれのトランジスタがオンになる時間が短くなるので、トランジスタの特性劣化を抑制することができる。ただし、Nが大きすぎると、トランジスタの数が増えるので、回路規模が大きくなる。よって、N<6であることが好ましい。より好ましくは、N<4であることが好ましい。さらに好ましくはN=3、又はN=2であることが好ましい。
なお、図8(C)と同様に、図4(A)〜(B)、及び図8(A)〜(B)においても、回路100は、トランジスタ101_1〜101_Nという複数のトランジスタを有することが可能である。特に、図8(A)において、回路100がトランジスタ101_1〜101_Nという複数のトランジスタを有する場合、配線112をN本の配線に分割することが可能である。特に、図8(B)において、回路100がトランジスタ101_1〜101_Nという複数のトランジスタを有する場合、トランジスタ101_1〜101_Nのゲートとトランジスタ101_1〜101_Nの第2端子との間に、各々、容量素子を接続することが可能である。
なお、図8(D)に示すように、トランジスタ101_1を、一方の端子(以下、正極ともいう)がノードn1と接続され、他方の端子(以下、負極ともいう)が配線111と接続されるダイオード101a_1と置き換えることが可能である。同様に、トランジスタ101_2を、一方の端子(以下、正極ともいう)がノードn2と接続され、他方の端子(以下、負極ともいう)が配線111と接続されるダイオード101a_2と置き換えることが可能である。ただし、これに限定されず、図8(E)に示すように、トランジスタ101_1の第1端子をノードn1に接続することによって、トランジスタ101_1をダイオード接続された構成にすることが可能である。同様に、トランジスタ101_2の第1端子をノードn2に接続することによって、トランジスタ101_2をダイオード接続された構成にすることが可能である。
なお、図8(D)〜(E)と同様に、図4(A)〜(B)、及び図8(A)〜(C)においても、トランジスタをダイオードに置き換えることが可能である。又は、トランジスタをダイオード接続された構成にすることが可能である。
なお、図8(F)に示すように、出力信号を二つに分割することが可能である。そのために、半導体装置は、回路120を有することが可能である。回路120は、トランジスタ122_1〜122_2という複数のトランジスタを有する。回路120は、回路100と同様の機能を有する。トランジスタ122_1〜122_2は、各々、トランジスタ101_1〜101_2と同様の機能を有する。トランジスタ122_1の第1端子は、配線112と接続され、トランジスタ122_1の第2端子は、配線211と接続され、トランジスタ122_1のゲートは、ノードn1と接続される。トランジスタ122_2の第1端子は、配線112と接続され、トランジスタ122_2の第2端子は、配線211と接続され、トランジスタ122_2のゲートは、ノードn2と接続される。こうして、トランジスタ101_1とトランジスタ122_1とは、同じタイミングで制御され、トランジスタ101_2とトランジスタ122_2とは、同じタイミングで制御されることになる。したがって、配線211から出力される信号は、信号OUTとおおむね等しいタイミングでHレベル又はLレベルとなる。
なお、配線111から出力される信号がゲート信号、又は選択信号として機能する場合、配線211から出力される信号は、転送用の信号、リセット信号、又はゲート信号などとして機能することが可能である。このような場合、配線111の負荷は、配線211の負荷よりも大きくなる場合が多いので、トランジスタ101_1のチャネル幅は、トランジスタ122_1のチャネル幅よりも大きいことが好ましい。同様に、トランジスタ102_2のチャネル幅は、トランジスタ122_2のチャネル幅よりも大きいことが好ましい。ただし、これに限定されない。
なお、図8(F)と同様に、図4(A)〜(B)、及び図8(A)〜(E)においても、半導体装置は、回路120を有することによって、出力信号を二つに分割することが可能である。そして、回路120は、トランジスタ122_1〜122_2という複数のトランジスタを有することが可能である。特に、図8(C)において、回路100がトランジスタ101_1〜101_Nという複数のトランジスタを有する場合、回路120は、N個のトランジスタを有することが可能である。
次に、回路10の具体例について説明する。まず、図9(A)を参照して、回路10が回路200を有する場合の構成について説明する。回路200は、回路10の一部を示す。回路200は、配線114、配線115_1、配線115_2、ノードn1、及び/又は、ノードn2と接続される。ただし、これに限定されず、回路200は、他の配線、又は他のノードと接続されることが可能である。
回路200は、一つ又は二つ以上のトランジスタを有する場合が多い。これらのトランジスタの極性は、トランジスタ101_1〜101_2の極性と同じ場合が多く、Nチャネル型である場合が多い。ただし、これに限定されず、回路200は、Pチャネル型のトランジスタを有することが可能である。又は、回路200は、Nチャネル型のトランジスタとPチャネル型のトランジスタとを有することが可能である。つまり、回路200は、CMOS回路であることが可能である。
回路200は、信号SP、信号SEL1、信号SEL2、ノードn1の電位、及び/又は、ノードn2の電位に応じて、ノードn1、及び/又は、ノードn2に信号又は電圧を供給するタイミングを制御する機能を有する。こうして、回路200は、ノードn1の電位、及び/又は、ノードn2の電位を制御する機能を有する。例えば、回路200は、Hレベルの信号又は電圧V2をノードn1、及び/又は、ノードn2に供給する機能を有する。又は、回路200は、Lレベルの信号又は電圧V1をノードn1、及び/又は、ノードn2に供給する機能を有する。又は、回路200は、信号又は電圧などをノードn1、及び/又は、ノードn2に供給しない機能を有する。又は、回路200は、ノードn1の電位、及び/又は、ノードn2の電位を上昇させる機能を有する。又は、回路200は、ノードn1の電位、及び/又は、ノードn2の電位を減少又は維持する機能を有する。又は、回路200は、ノードn1、及び/又は、ノードn2を浮遊状態にする機能を有する。
ここで、回路200の一例について、図9(B)を参照して説明する。回路200は、トランジスタ201_1〜201_2という複数のトランジスタを有する。トランジスタ201_1の第1端子は、配線115_1と接続され、トランジスタ201_1の第2端子は、トランジスタ101_1のゲートと接続され、トランジスタ201_1のゲートは、配線114と接続される。トランジスタ201_2の第1端子は、配線115_2と接続され、トランジスタ201_2の第2端子は、トランジスタ101_2のゲートと接続され、トランジスタ201_2のゲートは、配線114と接続される。ただし、これに限定されず、回路200としては、様々な構成を用いることが可能である。
トランジスタ201_1、及びトランジスタ201_2は、トランジスタ101_1、及びトランジスタ101_2と同じ極性であることが好ましく、Nチャネル型とする。ただし、これに限定されず、トランジスタ201_1、及び/又は、トランジスタ201_2は、Pチャネル型であることが可能である。
トランジスタ201_1は、配線114の電位に応じて、配線115_1とノードn1との導通状態を制御する機能を有する。又は、トランジスタ201_1は、配線114の電位に応じて、配線115_1の電位をノードn1に供給する機能を有する。又は、トランジスタ201_1は、信号SPに応じてオンまたはオフになる機能を有し、又は、トランジスタ201_1は、トランジスタ101_1に信号SEL1が入力されるか否かを制御する機能を有する。又はトランジスタ201_1は、オン又はオフになることにより信号OUTの電位状態を設定するか否かを制御する機能を有する。トランジスタ201_2は、配線114の電位に応じて、配線115_2とノードn2との導通状態を制御する機能を有する。又は、トランジスタ201_2は、配線114の電位に応じて、配線115_2の電位をノードn2に供給する機能を有する。又は、トランジスタ201_2は、信号SPに応じてオンまたはオフになる機能を有し、又は、トランジスタ201_2は、トランジスタ101_2に信号SEL2が入力されるか否かを制御する機能を有する。又はトランジスタ201_2は、オン又はオフになることにより信号OUTの電位状態を設定するか否かを制御する機能を有する。
図9(A)の半導体装置の動作について説明する。ここでは、一例として回路200の回路構成が図9(B)に示す回路構成である場合について説明する。期間A1において、図10(A)に示すように、信号SPがHレベルになるので、トランジスタ201_1、及びトランジスタ201_2はオンになる。よって、Hレベルの信号SEL1は、配線115_1からトランジスタ201_1を介してノードn1に供給され、Lレベルの信号SEL2は、配線115_2からトランジスタ201_2を介してノードn2に供給される。こうして、ノードn1の電位は上昇し始め、ノードn1の電位はV2となる。その後、ノードn1の電位が配線114の電位(V2)からトランジスタ201_1の閾値電圧(Vth201_1)を引いた値(V2−Vth201_1)まで上昇したところで、トランジスタ201_1はオフになる。よって、ノードn1は、電位をV2−Vth201_1に維持したまま、浮遊状態になる。
期間B1〜E1において、信号SPがLレベルになるので、トランジスタ201_1、及びトランジスタ201_2はオフになる。よって、配線115_1とノードn1とは非導通状態になり、配線115_2とノードn2とは非導通状態になる。なお、期間B1における半導体装置の模式図を図10(B)に示し、期間C1における半導体装置の模式図を図10(C)に示し、期間D1及び期間E1における半導体装置の模式図を図10(D)に示す。
次に、期間A2において、図10(E)に示すように、信号SPがHレベルになるので、トランジスタ201_1、及びトランジスタ201_2はオンになる。よって、Lレベルの信号SEL1は、配線115_1からトランジスタ201_1を介してノードn1に供給され、Hレベルの信号SEL2は、配線115_2からトランジスタ201_2を介してノードn2に供給される。こうして、ノードn1の電位はV1となり、ノードn2の電位は上昇し始める。その後、ノードn2の電位が配線114の電位(V2)からトランジスタ201_2の閾値電圧(Vth201_2)を引いた値(V2−Vth201_2)まで上昇したところで、トランジスタ201_2はオフになる。よって、ノードn2は、電位をV2−Vth201_2に維持したまま、浮遊状態になる。
期間B2〜E2において、信号SPがLレベルになるので、トランジスタ201_1、及びトランジスタ201_2はオフになる。よって、配線115_1とノードn1とは非導通状態になり、配線115_2とノードn2とは非導通状態になる。なお、期間B2における半導体装置の模式図を図10(F)に示し、期間C2における半導体装置の模式図を図10(G)に示し、期間D2及び期間E2における半導体装置の模式図を図10(H)に示す。
以上のように、回路10を構成することにより、回路100のいずれかのトランジスタを選択的にオンまたはオフさせることができる。また、回路100のトランジスタをオフさせる場合にも回路10からオフさせるトランジスタのゲートに電位が与えられるため、浮遊状態になることを抑制することができる
なお、トランジスタ201_1とトランジスタ201_2とは同様の機能を有するので、トランジスタ201_1のチャネル幅と、トランジスタ201_2のチャネル幅とは、おおむね等しいことが好ましい。このように、トランジスタサイズをおおむね等しくすることによって、電流供給能力をおおむね等しくすることができる。又は、トランジスタの劣化の程度をおおむね等しくすることができる。よって、トランジスタを切り替えて用いても、ノードn1の電位とノードn2の電位とをおおむね等しくすることができるので、信号OUTの波形をおおむね等しくすることができる。ただし、これに限定されず、トランジスタ201_1のチャネル幅と、トランジスタ201_2のチャネル幅とは、異なることが可能である。
なお、トランジスタ201_1の負荷(例えばノードn1)は、トランジスタ101_1の負荷(例えば配線111)よりも小さい場合が多いので、トランジスタ201_1のチャネル幅は、トランジスタ101_1のチャネル幅よりも小さいことが好ましい。同様に、トランジスタ201_2の負荷(例えばノードn2)は、トランジスタ101_2の負荷(例えば配線111)よりも小さい場合が多いので、トランジスタ201_2のチャネル幅は、トランジスタ101_2のチャネル幅よりも小さいことが好ましい。ただし、これに限定されず、トランジスタ201_1のチャネル幅は、トランジスタ101_1のチャネル幅よりも大きいことが可能である。又は、トランジスタ201_2のチャネル幅は、トランジスタ101_2のチャネル幅よりも大きいことが可能である。
なお、図9(C)に示すように、図8(C)のように回路100がトランジスタ101_1〜101_Nという複数のトランジスタを有する場合、回路200は、トランジスタ201_1〜201_Nという複数のトランジスタを有することが可能である。トランジスタ201_1〜201_Nの第1端子は、各々、配線115_1〜115_Nと接続される。トランジスタ201_1〜201_Nの第2端子は、ノードn1〜nNと接続される。トランジスタ201_1〜201_Nのゲートは、配線114と接続される。
なお、図9(D)に示すように、配線114を配線114A〜114Bという複数の配線に分割することが可能である。よって、配線114A〜114Bは、配線114と同様の機能を有することが可能である。トランジスタ201_1のゲートは、配線114Aと接続され、トランジスタ201_2のゲートは、配線114Bと接続される。この場合、配線114A、及び配線114Bには、各々、おおむね等しい波形の信号が入力されることが可能であるし、別々の信号が入力されることが可能である。
なお、図9(D)と同様に、図9(C)においても、配線114を複数の配線に分割することが可能である。
なお、図9(E)に示すように、トランジスタ201_1の第1端子と、トランジスタ201_2の第1端子とは、同じ配線と接続されることが可能である。図9(E)の一例では、トランジスタ201_1〜201_2の第1端子は、配線115_1と接続される。ただし、これに限定されず、トランジスタ201_1〜201_2の第1端子は、他にも様々な配線と接続されることが可能である。例えば、トランジスタ201_1〜201_2の第1端子は、配線113、又は信号CK2が入力される配線などと接続されることが可能である。
なお、図9(E)と同様に、図9(C)〜(D)においても、トランジスタ201_1〜201_2の第1端子は同じ配線と接続されることが可能である。特に、図9(C)の場合には、トランジスタ201_1〜201_Nの第1端子は、同じ配線に接続されることが可能である。
なお、図9(F)に示すように、トランジスタ201_1の第1端子が配線114と接続され、トランジスタ201_1の第2端子がノードn1と接続され、トランジスタ201_1のゲートが配線115_1と接続されることが可能である。トランジスタ201_2の第1端子が配線114と接続され、トランジスタ201_2の第2端子がノードn2と接続され、トランジスタ201_2のゲートが配線115_2と接続されることが可能である。この場合、期間T1において、信号SEL1はHレベルであり、信号SEL2はLレベルであるとすると、トランジスタ201_1はオンになり、トランジスタ201_2はオフになる。よって、期間A1において、Hレベルの信号SPは、配線114からトランジスタ201_1を介してノードn1に供給されるので、ノードn1の電位が上昇する。一方で、期間T2において、信号SEL1はLレベルであり、信号SEL2はHレベルであるとすると、トランジスタ201_1はオフになり、トランジスタ201_2はオンになる。よって、期間A2において、Hレベルの信号SPは、配線114からトランジスタ201_2を介してノードn2に供給されるので、ノードn2の電位が上昇する。
なお、図11(A)に示すように、トランジスタ201_1の第2端子とノードn1との間には、ダイオード接続された構成のトランジスタ202_1が接続されることが可能である。同様に、トランジスタ201_2の第2端子とノードn2との間には、ダイオード接続された構成のトランジスタ202_2が接続されることが可能である。トランジスタ202_1の第1端子は、トランジスタ201_1の第2端子と接続され、トランジスタ202_1の第2端子は、ノードn1と接続され、トランジスタ202_1のゲートは、トランジスタ201_1の第2端子と接続される。トランジスタ202_2の第1端子は、トランジスタ201_2の第2端子と接続され、トランジスタ202_2の第2端子は、ノードn2と接続され、トランジスタ202_2のゲートは、トランジスタ201_2の第2端子と接続される。トランジスタ201_1、及びトランジスタ201_2は、ダイオードとして機能することが可能である。トランジスタ201_1は、非導通状態になることによって、ノードn1の電位の減少を防ぐ機能を有する。同様に、トランジスタ201_2は、非導通状態になることによって、ノードn2の電位の減少を防ぐ機能を有する。ただし、これに限定されず、トランジスタ201_1の第2端子とノードn1との間、及び/又は、トランジスタ201_2の第2端子とノードn2との間には、様々な素子、又は回路を接続することが可能である。又は、トランジスタ201_1の第1端子と配線115_1との間、及び/又は、トランジスタ201_2の第1端子と配線115_2との間にも、様々な素子、又は回路を接続することが可能である。例えば、図11(B)に示すように、トランジスタ202_1は、トランジスタ201_1の第1端子と配線115_1との間に接続されることが可能である。又は、トランジスタ202_2は、トランジスタ201_2の第1端子と配線115_2との間に接続されることが可能である。
なお、図11(A)〜(B)と同様に、図9(C)〜(F)においても、トランジスタ201_1の第2端子とノードn1との間、トランジスタ201_2の第2端子とノードn2との間、トランジスタ201_1の第1端子と配線115_1との間、及び/又は、トランジスタ201_2の第1端子と配線115_2との間には、様々な素子、又は回路を接続することが可能である。図11(C)には、一例として、図9(F)において、トランジスタ201_1の第2端子とノードn1との間に、ダイオード接続された構成のトランジスタ202_1が接続され、トランジスタ201_2の第2端子とノードn2との間に、ダイオード接続された構成のトランジスタ202_2が接続される場合の構成を示す。図11(D)には、一例として、図9(F)において、トランジスタ201_1の第1端子と配線114との間に、ダイオード接続された構成のトランジスタ202_1が接続され、トランジスタ201_2の第1端子と配線114との間に、ダイオード接続された構成のトランジスタ202_1が接続される場合の構成を示す。
なお、図11(E)に示すように、回路200は、トランジスタ203_1〜203_2という複数のトランジスタを有することが可能である。トランジスタ203_1〜203_2は、トランジスタ201_1〜201_2と同じ極性であることが好ましく、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ203_1〜203_2は、Pチャネル型であることが可能である。トランジスタ203_1の第1端子は、配線117と接続され、トランジスタ203_1の第2端子は、ノードn1と接続され、トランジスタ203_1のゲートは、配線115_2と接続される。トランジスタ203_2の第1端子は、配線117と接続され、トランジスタ203_2の第2端子は、ノードn2と接続され、トランジスタ203_2のゲートは、配線115_1と接続される。ただし、これに限定されない。例えば、トランジスタ203_1の第2端子は、ノードn2と接続されることが可能である。又は、トランジスタ203_2の第2端子は、ノードn1と接続されることが可能である。
なお、トランジスタ203_1は、信号SEL2に応じて、配線117とノードn1との導通状態を制御することによって、電圧V1がノードn1に供給されるタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ203_2は、信号SEL1に応じて、配線117とノードn2との導通状態を制御することによって、電圧V1がノードn2に供給されるタイミングを制御する機能を有し、スイッチとして機能することが可能である。こうして、期間T1において、トランジスタ203_2によって、ノードn2に電圧V1が供給される。よって、トランジスタ201_2がオフであっても、ノードn2の電位を固定することができる。同様に、期間T2において、トランジスタ203_1によって、ノードn1に電圧V1が供給される。よって、トランジスタ201_1がオフであっても、ノードn1の電位を固定することができる。この結果、ノイズに強い半導体装置を得ることができる。
なお、図11(F)に示すように、配線117を配線117A〜117Bという複数の配線に分割することが可能である。トランジスタ203_1の第1端子、及びトランジスタ203_2の第1端子は、各々、配線117A、配線117Bと接続されることが可能である。配線117A〜117Bは、様々な配線、様々な素子、又は様々なノードと接続されることが可能である。
なお、図12(A)に示すように、トランジスタ203_1の第2端子は、配線115_1と接続され、トランジスタ203_2の第2端子は、配線115_2と接続されることが可能である。こうすることによって、トランジスタ203_1がオフになる期間(例えば期間T1)において、トランジスタ203_1の第1端子にはHレベルの信号が入力される。よって、トランジスタ203_1には逆バイアスが印加されるので、劣化を抑制することができる。同様に、トランジスタ203_2がオフになる期間(例えば期間T2)において、トランジスタ203_2第1端子にはHレベルの信号が入力される。よって、トランジスタ203_2には逆バイアスが印加されるので、劣化を抑制することができる。
なお、図12(B)に示すように、トランジスタ203_1、及びトランジスタ203_2は、ダイオード接続された構成であることが可能である。例えば、トランジスタ203_1の第1端子は、配線115_1と接続され、トランジスタ203_1の第2端子は、ノードn1と接続され、トランジスタ203_1のゲートは、ノードn1と接続される。同様に、トランジスタ203_2の第1端子は、配線115_2と接続され、トランジスタ203_2の第2端子は、ノードn2と接続され、トランジスタ203_2のゲートは、ノードn2と接続される。この場合、期間T1において、信号SEL2がLレベルになると、Lレベルの信号SEL2は、配線115_2からトランジスタ203_2を介してノードn2に供給される。よって、ノードn2の電位をおおむねV1になるように固定することができる。一方で、期間T2において、信号SEL1がLレベルになると、Lレベルの信号SEL1は、配線115_1からトランジスタ203_1を介してノードn1に供給される。よって、ノードn1の電位をおおむねV1になるように固定することができる。ただし、これに限定されない。例えば、トランジスタ203_1のゲートは、配線115_1と接続されることが可能である。又は、トランジスタ203_2のゲートは、配線115_2と接続されることが可能である。
なお、図11(E)〜(F)、及び図12(A)〜(B)と同様に、図9(C)〜(F)、及び図11(A)〜(D)においても、回路200は、トランジスタ203_1〜203_2を有することが可能である。例えば、図12(C)には、図9(F)において、回路200がトランジスタ203_1〜203_2を有する場合の構成を示す。図12(D)〜(E)には、図11(A)において、回路200がトランジスタ203_1〜203_2を有する場合の構成を示す。図12(F)には、図11(D)において、回路200がトランジスタ203_1〜203_2を有する場合の構成を示す。
なお、トランジスタ203_1の第2端子、及びトランジスタ203_2の第2端子は、様々な配線又はノードと接続されることが可能である。例えば、図12(E)に示すように、トランジスタ203_1の第2端子は、トランジスタ201_1の第2端子と接続されることが可能である。同様に、トランジスタ203_2の第2端子は、トランジスタ201_2の第2端子と接続されることが可能である。又は、図12(F)に示すように、トランジスタ203_1の第2端子は、トランジスタ201_1の第1端子と接続されることが可能である。同様に、トランジスタ203_2の第2端子は、トランジスタ201_2の第1端子と接続されることが可能である。
なお、図5(F)に示すように、回路200は、トランジスタ201_1〜201_2に加え、トランジスタ203_1〜203_2という複数のトランジスタを有することが可能である。トランジスタ203_1〜203_2は、トランジスタ201_1〜201_2と同じ極性であることが好ましく、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ203_1〜203_2は、Pチャネル型であることが可能である。トランジスタ203_1の第1端子は、配線114と接続され、トランジスタ203_1の第2端子は、ノードn1と接続され、トランジスタ203_1のゲートは、配線118と接続される。トランジスタ203_2の第1端子は、配線114と接続され、トランジスタ203_2の第2端子は、ノードn2と接続され、トランジスタ203_2のゲートは、配線118と接続される。配線118には、信号CK2が入力されるものとする。よって、配線118は、信号線又はクロック信号線として機能することが可能である。ただし、これに限定されず、配線118には様々な信号、様々な電圧、又は様々な電流を入力することが可能である。トランジスタ203_1は、配線118の電位に応じて、配線114とノードn1との導通状態を制御する機能を有する。又は、トランジスタ203_1は、配線118の電位に応じて、配線114の電位をノードn1に供給する機能を有する。トランジスタ203_2は、配線118の電位に応じて、配線114とノードn2との導通状態を制御する機能を有する。又は、トランジスタ203_2は、配線118の電位に応じて、配線114の電位をノードn2に供給する機能を有する。ただし、これに限定されず、トランジスタ203_1〜203_2は、他にも様々な機能を有することが可能である。
なお、トランジスタ203_1の第1端子とトランジスタ203_2の第1端子とは、別々の配線と接続されることが可能である。なお、トランジスタ203_1のゲートとトランジスタ203_2のゲートとは、別々の配線と接続されることが可能である。
なお、図5(F)と同様に、図9(C)〜(F)、図11(A)〜(F)、及び図12(A)〜(F)においても、トランジスタ203_1〜203_2と同様の機能を有するトランジスタを新たに追加することが可能である。
なお、図13(A)に示すように、トランジスタ101_1〜101_2、トランジスタ201_1〜201_2として、Pチャネル型トランジスタを用いることが可能である。トランジスタ101p_1〜101p_2は、トランジスタ101_1〜101_2に対応し、Pチャネル型である。トランジスタ102p_1〜102p_2は、トランジスタ102_1〜102_2に対応し、Pチャネル型である。そして、図13(B)に示すように、トランジスタの極性がPチャネル型の場合、配線113に電圧V1が供給され、配線117には電圧V2が供給され、信号CK1、信号SP、信号RE、ノードn1の電位、ノードn2の電位、及び信号OUTは、図4(B)のタイミングチャートと比較して反転していることを付記する。
なお、図13(A)と同様に、図9(C)〜(F)、図11(A)〜(F)、及び図12(A)〜(F)においても、トランジスタとして、Pチャネル型トランジスタを用いることが可能である。
(実施の形態3)
本実施の形態では、実施の形態2で述べる回路10とは異なる構成の一例について説明する。なお、実施の形態1〜実施の形態2で述べる内容は、その説明を省略する。なお、本実施の形態で述べる内容は、実施の形態1〜実施の形態2で述べる内容と適宜組み合わせることができる。
まず、実施の形態2とは異なる回路10の具体例について、図14を参照して説明する。図14の回路10は、回路200に加え、回路300を有する。回路300は、回路10の一部である。なお、回路300の一部は、回路200と共有することができ、回路200の一部は、回路300と共有することが可能である。回路300は、配線113、配線116、配線117、ノードn1、ノードn2、及び/又は、配線111と接続される。ただし、これに限定されず、回路200は、他の配線、又は他のノードと接続されることが可能である。
回路300は、一つ又は二つ以上のトランジスタを有する場合が多い。これらのトランジスタの極性は、トランジスタ101_1〜101_2の極性と同じ場合が多く、Nチャネル型である場合が多い。ただし、これに限定されず、回路300は、Pチャネル型のトランジスタを有することが可能である。又は、回路300は、Nチャネル型のトランジスタとPチャネル型のトランジスタとを有することが可能である。つまり、回路300は、CMOS回路であることが可能である。
回路300は、信号RE、ノードn1の電位、ノードn2の電位、及び/又は、信号OUTの立ち下がり時間に応じて、ノードn1、ノードn2、及び/又は、配線111に信号又は電圧を供給するタイミングを制御する機能を有する。こうして、回路200は、ノードn1の電位、ノードn2の電位、及び/又は、配線111の電位を制御する機能を有する。例えば、回路200は、Lレベルの信号又は電圧V1をノードn1、ノードn2、及び/又は、配線111に供給する機能を有する。
次に、回路300の一例について、図15(A)を参照して説明する。図15(A)の一例では、回路300は、トランジスタ301_1〜301_2という複数のトランジスタ、トランジスタ302、トランジスタ303_1〜303_2という複数のトランジスタ、トランジスタ304、回路310_1〜310_2という複数の回路、及び回路320を有する。
なお、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及びトランジスタ304は、一例としてNチャネル型であるものとする。ただし、これに限定されず、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及び/又は、トランジスタ304は、Pチャネル型であることが可能である。
なお、一例として、図15(B)に示すように、回路310_1〜310_2、及び回路320としては、インバータ回路を用いることが可能である。ただし、これに限定されず、回路310_1〜310_2、及び回路320としては、他にも様々な回路を用いることが可能である。
次に、図15(A)の回路300の接続関係について説明する。トランジスタ301_1の第1端子は、配線117と接続され、トランジスタ301_1の第2端子は、ノードn1と接続される。トランジスタ301_2の第1端子は、配線117と接続され、トランジスタ301_2の第2端子は、ノードn2と接続される。トランジスタ302の第1端子は、配線117と接続され、トランジスタ302の第2端子は、配線111と接続される。トランジスタ303_1の第1端子は、配線117と接続され、トランジスタ303_1の第2端子は、ノードn1と接続され、トランジスタ303_1のゲートは、配線116と接続される。トランジスタ303_2の第1端子は、配線117と接続され、トランジスタ303_2の第2端子は、ノードn2と接続され、トランジスタ303_2のゲートは、配線116と接続される。トランジスタ304の第1端子は、配線117と接続され、トランジスタ304の第2端子は、配線111と接続され、トランジスタ304のゲートは、配線116と接続される。回路310_1は、配線113、ノードn1、配線117、及びトランジスタ301_1のゲートと接続される。回路310_2は、配線113、ノードn2、配線117、及びトランジスタ301_2のゲートと接続される。回路320は、配線113、配線111、配線117、及びトランジスタ302のゲートと接続される。
次に、回路310_1〜310_2、及び回路320が有する機能について説明する。回路310_1は、ノードn1の電位に応じて、トランジスタ301_1のゲートの電位を制御することによって、トランジスタ301_1の導通状態を制御する機能を有し、制御回路として機能することが可能である。回路310_2は、ノードn2の電位に応じて、トランジスタ301_2のゲートの電位を制御することによって、トランジスタ301_2の導通状態を制御する機能を有し、制御回路として機能することが可能である。回路320は、配線111の電位に応じて、トランジスタ302のゲートの電位を制御することによって、トランジスタ302の導通状態を制御する機能を有し、制御回路として機能することが可能である。ただし、これに限定されず、回路310_1〜310_2、及び回路320は、他にも様々な機能を有することが可能である。
次に、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及びトランジスタ304が有する機能について説明する。トランジスタ301_1は、回路310_1の出力信号に応じて、配線117とノードn1との導通状態を制御することによって、電圧V1をノードn1に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ301_2は、回路310_2の出力信号に応じて、配線117とノードn2との導通状態を制御することによって、電圧V1をノードn2に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ302は、回路320の出力信号に応じて、配線117と配線111との導通状態を制御することによって、電圧V1を配線111に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ303_1は、信号REに応じて、配線117とノードn1との導通状態を制御することによって、電圧V1をノードn1に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ303_2は、信号REに応じて、配線117とノードn2との導通状態を制御することによって、電圧V1をノードn2に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。トランジスタ304は、信号REに応じて、配線117と配線111との導通状態を制御することによって、電圧V1を配線111に供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。ただし、これに限定されず、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及びトランジスタ304は、他にも様々な機能を有することが可能である。
次に、図15(A)の回路300の動作の一例について説明する。なお、図15(A)の半導体装置の動作は、図4(A)の半導体装置の動作と共通する部分があるため、図4(C)のタイミングチャートを参照して説明する。なお、実施の形態1〜実施の形態2と共通するところは、その説明を省略する。
まず、期間A1において、図16(A)に示すように、信号REはLレベルになるので、トランジスタ303_1〜303_2、及びトランジスタ304はオフになる。回路310_1の出力信号は、ノードn1の電位が例えばV2+Vth101_1+Vxになるので、Lレベルになる。よって、トランジスタ301_1はオフになる。回路310_2の出力信号は、ノードn2の電位がおおむねV1になるので、Hレベルになる。よって、トランジスタ301_2はオンになる。回路320の出力信号は、配線111の電位がおおむねV1になるので、Hレベルになる。よって、トランジスタ302はオンになる。この結果、配線117とノードn1とは非導通状態になり、配線117とノードn2とはトランジスタ301_2を介して導通状態になり、配線117と配線111とはトランジスタ302を介して導通状態になる。よって、電圧V1は、配線117からトランジスタ301_2を介してノードn2に供給される。電圧V1は、配線117からトランジスタ302を介して配線111に供給される。
一方で、期間A2では、図16(B)に示すように、回路310_1の出力信号は、ノードn1の電位がおおむねV1になるので、Hレベルになり、回路310_2の出力信号は、ノードn2の電位が例えばV2+Vth101_2+Vxになるので、Lレベルになるところが、期間A1とは異なる。よって、トランジスタ301_1はオンになり、トランジスタ301_2はオフになる。この結果、配線117とノードn1とはトランジスタ301_1を介して導通状態になり、配線117とノードn2とは非導通状態になる。よって、電圧V1は、配線117を介してノードn1に供給される。
次に、期間B1において、図16(C)に示すように、信号REはLレベルのままなので、トランジスタ303_1〜303_2、及びトランジスタ304はオフのままである。回路310_1の出力信号は、ノードn1の電位が例えばV2+Vth101_1+Vxのままなので、Lレベルのままである。よって、トランジスタ301_1はオフのままになる。回路310_2の出力信号は、ノードn2の電位がおおむねV1のままなので、Hレベルのままになる。よって、トランジスタ301_2はオンのままになる。回路320の出力信号は、配線111の電位がおおむねV2になるので、Lレベルになる。よって、トランジスタ302はオフになる。この結果、配線117とノードn1とは非導通状態のままになり、配線117とノードn2とはトランジスタ301_2を介して導通状態のままになり、配線117と配線111とは非導通状態になる。よって、電圧V1は、配線117からトランジスタ301_2を介してノードn2に供給される。
一方で、期間B2では、図17(A)に示すように、回路310_1の出力信号は、ノードn1の電位がおおむねV1のままなので、Lレベルのままになり、回路310_2の出力信号は、ノードn2の電位が例えばおおむねV2+Vth101_2+Vxのままなので、Lレベルのままになるところが、期間B1とは異なる。よって、トランジスタ301_1はオンのままになり、トランジスタ301_2はオフのままになる。この結果、配線117とノードn1とはトランジスタ301_1を介して導通状態のままになり、配線117とノードn2とは非導通状態のままになる。よって、電圧V1は、配線117を介してノードn1に供給される。
次に、期間C1、及び期間C2において、図17(B)に示すように、信号REはHレベルになるので、トランジスタ303_1〜303_2、及びトランジスタ304はオンになる。回路310_1の出力信号は、ノードn1の電位がおおむねV1になるので、Hレベルになる。よって、トランジスタ301_1はオンになる。回路310_2の出力信号は、ノードn2の電位がおおむねV1になるので、Hレベルになる。よって、トランジスタ301_2はオンになる。回路320の出力信号は、配線111の電位がおおむねV1になるので、Hレベルになる。よって、トランジスタ302はオンになる。この結果、配線117とノードn1とはトランジスタ301_1及びトランジスタ303_1を介して導通状態になり、配線117とノードn2とはトランジスタ301_2及びトランジスタ303_2を介して導通状態になり、配線117と配線111とはトランジスタ302及びトランジスタ304を介して導通状態になる。よって、電圧V1は、配線117からトランジスタ301_1及びトランジスタ303_1を介してノードn1に供給される。電圧V1は、配線117からトランジスタ301_2及びトランジスタ303_2を介してノードn2に供給される。電圧V1は、配線117からトランジスタ302及びトランジスタ304を介して配線111に供給される。
次に、期間D1、期間D2、期間E1、期間E2において、図17(C)に示すように、信号REはLレベルになるので、トランジスタ303_1〜303_2、及びトランジスタ304はオフになる。回路310_1の出力信号は、ノードn1の電位がおおむねV1のままなので、Hレベルのままである。よって、トランジスタ301_1はオンのままになる。回路310_2の出力信号は、ノードn2の電位がおおむねV1のままなので、Hレベルのままになる。よって、トランジスタ301_2はオンのままになる。回路320の出力信号は、配線111の電位がおおむねV1のままなので、Hレベルのままになる。よって、トランジスタ302はオンのままになる。この結果、配線117とノードn1とはトランジスタ301_1を介して導通状態のままになり、配線117とノードn2とはトランジスタ301_2を介して導通状態のままになり、配線117と配線111とはトランジスタ302を介して導通状態のままになる。よって、電圧V1は、配線117からトランジスタ301_1を介してノードn1に供給される。電圧V1は、配線117からトランジスタ301_2を介してノードn2に供給される。電圧V1は、配線117からトランジスタ302を介して配線111に供給される。
なお、トランジスタ301_1〜301_2は、互いに同様の機能を有するので、これらのチャネル幅はおおむね等しいことが好ましい。同様に、トランジスタ303_1〜303_2は、同様の機能を有するので、これらのチャネル幅はおおむね等しいことが好ましい。ただし、これに限定されず、トランジスタ301_1〜301_2は、互いにチャネル幅が異なる構造とすることが可能である。又は、トランジスタ303_1〜303_2は、互いにチャネル幅が異なる構造とすることが可能である。
なお、トランジスタ301_1〜301_2は、ノードn1〜n2に電圧V1を供給するタイミングを制御する機能を有し、トランジスタ302は、配線111に電圧V1を供給するタイミングを制御する機能を有する。ノードn1〜n2の負荷は、配線111の負荷よりも小さい場合が多いので、トランジスタ301_1〜301_2のチャネル幅は、トランジスタ302のチャネル幅よりも小さいことが好ましい。同様の理由で、トランジスタ303_1〜303_2のチャネル幅は、トランジスタ304のチャネル幅よりも小さいことが好ましい。ただし、これに限定されず、トランジスタ301_1〜301_2のチャネル幅は、トランジスタ302のチャネル幅よりも大きい、又はおおむね等しいことが可能である。又は、トランジスタ303_1〜303_2のチャネル幅は、トランジスタ304のチャネル幅よりも大きい、又はおおむね等しいことが可能である。
なお、図18(A)に示すように、実施の形態1〜実施の形態2と同様に、配線117を配線117C〜117Kという複数の配線に分割することが可能である。配線117C、配線117D、配線117E、配線117F、配線117G、配線117H、配線117I、配線117J、及び配線117Kは、各々、トランジスタ303_1の第1端子、トランジスタ303_2の第1端子、トランジスタ304の第1端子、回路310_1、トランジスタ301_1の第1端子、回路310_2、トランジスタ301_2の第1端子、回路320、トランジスタ302の第1端子と接続されることが可能である。配線117C〜117Kは、配線111、配線112、配線113、配線114、配線115_1〜115_2、配線116、配線118、若しくは配線211などの様々な配線、又はノードn1〜n2などの様々なノードと接続されることが可能である。ただし、これに限定されず、配線113も同様に複数の配線に分割することが可能である。
なお、図18(B)に示すように、トランジスタ303_1の第1端子、トランジスタ303_2の第1端子、及びトランジスタ304の第1端子は、配線118と接続されることが可能である。
なお、図18(C)に示すように、トランジスタ304を省略することが可能である。ただし、これに限定されず、トランジスタ303_1、及び/又は、トランジスタ303_2を省略することが可能である。
なお、図18(C)と同様に、図18(A)〜(B)においても、トランジスタ303_1、トランジスタ303_2、及び/又は、トランジスタ304を省略することが可能である。
なお、図19(A)に示すように、回路320、及びトランジスタ302を省略することが可能である。ただし、これに限定されず、回路310_1、及びトランジスタ301_1を省略することが可能であるし、回路310_1、及びトランジスタ301_2を省略することが可能である。
なお、図19(A)と同様に、図18(A)〜(C)においても、回路310_1、及びトランジスタ301_1を省略することが可能であるし、回路310_1、及びトランジスタ301_2を省略することが可能であるし、回路320、及びトランジスタ302を省略することが可能である。
なお、図19(B)に示すように、トランジスタ301_1を、一方の端子(以下、正極ともいう)がノードn1と接続され、他方の端子(以下、負極ともいう)が回路310_1の出力端子と接続されるダイオード301a_1と置き換えることが可能である。又は、トランジスタ301_2を、一方の端子(以下、正極ともいう)がノードn2と接続され、他方の端子(以下、負極ともいう)が回路310_2の出力端子と接続されるダイオード301a_2と置き換えることが可能である。又は、トランジスタ302を、一方の端子(以下、正極ともいう)が配線111と接続され、他方の端子(以下、負極ともいう)が回路320の出力端子と接続されるダイオード302aと置き換えることが可能である。又は、トランジスタ303_1を、一方の端子(以下、正極ともいう)がノードn1と接続され、他方の端子(以下、負極ともいう)が配線116と接続されるダイオード303a_1と置き換えることが可能である。又は、トランジスタ303_2を、一方の端子(以下、正極ともいう)がノードn2と接続され、他方の端子(以下、負極ともいう)が配線116と接続されるダイオード303a_2と置き換えることが可能である。又は、トランジスタ304を、一方の端子(以下、正極ともいう)が配線111と接続され、他方の端子(以下、負極ともいう)が配線116と接続されるダイオード304aと置き換えることが可能である。ただし、これに限定されず、各トランジスタのゲートと、第2端子と接続することによって、トランジスタをダイオード接続させた構成にすることが可能である。又は、各トランジスタのゲートと、第1端子と接続することによって、トランジスタをダイオード接続させた構成にすることが可能である。
なお、図19(B)と同様に、図18(A)〜(C)、及び図19(A)においても、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及び/又は、トランジスタ304をダイオードに置き換えることが可能である。又は、これらのトランジスタを、ダイオード接続された構成にすることが可能である。
なお、図19(C)に示すように、トランジスタ301_1〜301_2、及びトランジスタ302の導通状態を制御するための回路をトランジスタ301_1〜301_2、及びトランジスタ302で共有することが可能である。回路330は、ノードn1〜n2の電位に応じて、トランジスタ301_1〜301_2、及びトランジスタ302のゲートの電位を制御することによって、トランジスタ301_1〜301_2、及びトランジスタ302の導通状態を制御する機能を有し、制御回路として機能することが可能である。図4(C)に示す期間A1、期間A2、期間B1、及び期間B2では、回路330の出力信号は、ノードn1の電位又はノードn2の電位がV1よりも高い電位なので、Lレベルになる。よって、トランジスタ301_1〜301_2、及びトランジスタ302はオフになる。期間C1、期間C2、期間D1、期間D2、期間E1、及び期間E2では、回路330の出力信号は、ノードn1の電位又はノードn2の電位がおおむねV1なので、Hレベルになる。よって、トランジスタ301_1〜301_2、及びトランジスタ302はオンになる。
なお、図19(C)と同様に、図18(A)〜(C)、及び図19(A)〜(B)においても、トランジスタ301_1〜301_2、及びトランジスタ302の導通状態を制御するための回路を共有することが可能である。
なお、図20(A)に示すように、図10(C)のように回路100がトランジスタ101_1〜101_Nという複数のトランジスタを有する場合、回路300は、トランジスタ301_1〜301_Nという複数のトランジスタ、トランジスタ303_1〜303_Nという複数のトランジスタ、及び回路310_1〜310_Nという複数の回路を有することが可能である。トランジスタ301_1〜301_Nは、トランジスタ301_1又はトランジスタ301_2に対応し、同様の機能を有する。トランジスタ303_1〜303_Nは、トランジスタ303_1又はトランジスタ303_2に対応し、同様の機能を有する。回路310_1〜310_Nは、回路310_1又は回路310_2に対応し、同様の機能を有する。トランジスタ301_1〜301_Nの第1端子は、配線117と接続される。トランジスタ301_1〜301_Nの第2端子は、各々、ノードn1〜nNと接続される。トランジスタ301_1〜301_Nのゲートは、各々、回路310_1〜310_Nの出力端子と接続される。トランジスタ303_1〜303_Nの第1端子は、配線117と接続される。トランジスタ303_1〜303_Nの第2端子は、各々、ノードn1〜nNと接続される。トランジスタ303_1〜303_Nのゲートは、配線116と接続される。
なお、図20(A)と同様に、図18(A)〜(C)、及び図19(A)〜(C)においても、回路300は、トランジスタ301_1〜301_Nという複数のトランジスタ、トランジスタ303_1〜303_Nという複数のトランジスタ、及び/又は、回路310_1〜310_Nという複数の回路を有することが可能である。
なお、図8(F)のように半導体装置が回路120を有する場合、図20(B)に示すように、回路300は、トランジスタ342、及びトランジスタ344を有することが可能である。トランジスタ342は、トランジスタ302に対応し、同様の機能を有する。トランジスタ344は、トランジスタ304に対応し、同様の機能を有する。トランジスタ342の第1端子は、配線117と接続され、トランジスタ342の第2端子は、配線211と接続され、トランジスタ342のゲートは、トランジスタ302のゲートと接続される。トランジスタ344の第1端子は、配線117と接続され、トランジスタ344の第2端子は、配線211と接続され、トランジスタ344のゲートは、配線116と接続される。
なお、図20(B)と同様に、図18(A)〜(C)、図19(A)〜(C)、及び図20(A)においても、回路300は、トランジスタ342、及び/又は、トランジスタ344を有することが可能である。
なお、図21に示すように、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及びトランジスタ304として、Pチャネル型トランジスタを用いることが可能である。トランジスタ301p_1〜301p_2、トランジスタ302p、トランジスタ303p_1〜303p_2、及びトランジスタ304pは、各々、トランジスタ301_1〜301_2、トランジスタ302、トランジスタ303_1〜303_2、及びトランジスタ304に対応し、Pチャネル型である。なお、トランジスタの極性がPチャネル型の場合、配線113に電圧V1が供給され、配線117には電圧V2が供給され、回路310_1の出力信号、回路310_2の出力信号、回路320の出力信号、ノードn1の電位、ノードn2の電位、及び信号OUTは、トランジスタの極性がNチャネル型の場合と比較して反転していることを付記する。
なお、図21と同様に、図18(A)〜(C)、図19(A)〜(C)、及び図20(A)〜(B)においても、トランジスタとして、Pチャネル型トランジスタを用いることが可能である。
次に、回路310_1〜310_2、及び回路320の具体例について説明する。
まず、図22(A)には、回路310_1の一例を示す。回路310_1は、トランジスタ311_1、及びトランジスタ312_1を有する。トランジスタ311_1の第1端子は、配線113と接続され、トランジスタ311_1の第2端子は、トランジスタ301_1のゲートと接続され、トランジスタ311_1のゲートは、配線113と接続される。トランジスタ312_1の第1端子は、配線117と接続され、トランジスタ312_2の第2端子は、トランジスタ301_1のゲートと接続され、トランジスタ312_2のゲートは、ノードn1と接続される。トランジスタ311_1、及びトランジスタ312_1は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ311_1、及び/又は、トランジスタ312_1は、Pチャネル型であることが可能である。トランジスタ311_1は、トランジスタ301_1のゲートの電位がおおむねV1になる場合に、トランジスタ301_1のゲートの電位を上昇させる機能を有し、ダイオードとして機能することが可能である。トランジスタ312_1は、ノードn1の電位に応じて、配線117とトランジスタ301_1との導通状態を制御することによって、電圧V1をトランジスタ301_1のゲートに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
図22(A)に示す回路310_1の動作について説明する。期間A1及び期間B1において、ノードn1の電位はトランジスタ312_1の閾値電圧よりも高い値になるので、トランジスタ312_1はオンになる。よって、トランジスタ312_1のチャネル幅をトランジスタ311_1のチャネル幅よりも大きくすることによって、トランジスタ301_1のゲートの電位はおおむねV1になる。例えば、トランジスタ301_1のゲートの電位は、配線117の電位(V1)とトランジスタ301_1の閾値電圧(Vth301_1)との和よりも小さい値になる。期間A2、期間B2、期間C1、期間C2、期間D1、期間D2、期間E1、及び期間E2において、ノードn1の電位はおおむねV1になるので、トランジスタ312_1はオフになる。よって、トランジスタ301_1のゲートの電位は、配線113の電位(V2)からトランジスタ311_1の閾値電圧(Vth311_1)を引いた値(V2−Vth311_1)になる。
なお、トランジスタ312_1のチャネル幅は、トランジスタ311_1のチャネル幅の2倍以上であることが好ましい。より好ましくは、4倍以上であることが好ましい。さらに好ましくは、8倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ311_1のゲート及び第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ311_1のゲート及び第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ312_1の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ312_1の第1の配線は、配線115_2と接続されることが可能である。ただし、これに限定されない。
なお、図22(B)に示すように、回路310_1は、トランジスタ311_1、及びトランジスタ312_1に加え、トランジスタ313_1及びトランジスタ314_1を有することが可能である。トランジスタ313_1の第1端子は、配線113と接続され、トランジスタ313_1の第2端子は、トランジスタ301_1のゲートと接続され、トランジスタ313_1のゲートは、トランジスタ311_1の第2端子及びトランジスタ312_1の第2端子と接続される。トランジスタ311_1、及びトランジスタ312_1は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ311_1、及び/又はトランジスタ312_1は、Pチャネル型であることが可能である。トランジスタ313_1は、配線113に供給される電圧をトランジスタ301_1に供給するタイミングを制御する機能を有し、ブートストラップ用トランジスタ、又はスイッチとして機能することが可能である。トランジスタ314_1の第1端子は、配線117に接続され、トランジスタ314_1の第2端子は、トランジスタ313_1の第2端子に接続され、トランジスタ314_1のゲートは、ノードn1に接続される。トランジスタ314_1は、ノードn1の電位に応じて、配線117とトランジスタ301_1との導通状態を制御することによって、電圧V1をトランジスタ301_1のゲートに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
なお、トランジスタ313_1の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ313_1の第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ314_1の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ314_1の第1の配線は、配線115_2と接続されることが可能である。ただし、これに限定されない。
なお、図22(B)において、図22(C)に示すように、トランジスタ313_1のゲートと第2端子との間に、容量素子315_1を接続することが可能である。
なお、図22(D)に示すように、回路300は、トランジスタ316_1を有することが可能である。トランジスタ316_1の第1端子は、配線117と接続され、トランジスタ316_1の第2端子は、トランジスタ301_1のゲートと接続され、トランジスタ316_1のゲートは、配線114と接続される。トランジスタ316_1は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ316_1は、Pチャネル型であることが可能である。トランジスタ316_1は、信号SPに応じて、配線117とトランジスタ301_1のゲートとの間の導通状態を制御することによって、電圧V1がトランジスタ301_1に供給されるタイミングを制御する機能を有する。
なお、図22(D)と同様に、図22(B)〜(C)においても、第1端子が配線117と接続され、第2端子がトランジスタ301_1のゲートと接続され、ゲートが配線114と接続されるトランジスタ316_1を新たに追加することが可能である。
次に、図23(A)に回路310_2の一例を示す。回路310_2は、トランジスタ311_2、及びトランジスタ312_2を有する。トランジスタ311_2の第1端子は、配線113と接続され、トランジスタ311_2の第2端子は、トランジスタ301_2のゲートと接続され、トランジスタ311_2のゲートは、配線113と接続される。トランジスタ312_2の第1端子は、配線117と接続され、トランジスタ312_2の第2端子は、トランジスタ301_2のゲートと接続され、トランジスタ312_2のゲートは、ノードn2と接続される。トランジスタ311_2、及びトランジスタ312_2は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ311_2、及び/又は、トランジスタ312_2は、Pチャネル型であることが可能である。トランジスタ311_2は、トランジスタ301_2のゲートの電位がおおむねV1となる場合に、トランジスタ301_2のゲートの電位を上昇させる機能を有し、ダイオードとして機能することが可能である。トランジスタ312_2は、ノードn2の電位に応じて、配線117とトランジスタ301_2との導通状態を制御することによって、電圧V1をトランジスタ301_2のゲートに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
図23(A)に示す回路310_2の動作について説明する。期間A1及び期間B1において、ノードn2の電位はトランジスタ312_2の閾値電圧より高い値になるので、トランジスタ312_2はオンになる。よって、トランジスタ312_2のチャネル幅をトランジスタ311_2のチャネル幅よりも大きくすることによって、トランジスタ301_2のゲートの電位はおおむねV1になる。例えば、トランジスタ301_2のゲートの電位は、配線117の電位(V1)とトランジスタ301_2の閾値電圧(Vth301_2)との和よりも小さい値になる。期間A2、期間B2、期間C1、期間C2、期間D1、期間D2、期間E1、及び期間E2において、ノードn2の電位はおおむねV1になるので、トランジスタ312_2はオフになる。よって、トランジスタ301_2のゲートの電位は、配線113の電位(V2)からトランジスタ311_2の閾値電圧(Vth311_2)を引いた値(V2−Vth311_2)になる。
なお、トランジスタ312_2のチャネル幅は、トランジスタ311_2のチャネル幅の2倍以上であることが好ましい。より好ましくは、4倍以上であることが好ましい。さらに好ましくは、8倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ311_2のゲート及び第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ311_2のゲート及び第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ312_2の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ312_2の第1の端子は、配線115_1と接続されることが可能である。ただし、これに限定されない。
なお、図23(B)に示すように、回路310_2は、トランジスタ311_2、及びトランジスタ312_2に加え、トランジスタ313_2及びトランジスタ314_2を有することが可能である。トランジスタ313_2の第1端子は、配線113と接続され、トランジスタ313_2の第2端子は、トランジスタ301_2のゲートと接続され、トランジスタ313_2のゲートは、トランジスタ311_2の第2端子及びトランジスタ312_2の第2端子と接続される。トランジスタ311_2、及びトランジスタ312_2は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ311_2、及び/又はトランジスタ312_2は、Pチャネル型であることが可能である。トランジスタ313_2は、配線113に供給される電圧をトランジスタ301_2に供給するタイミングを制御する機能を有し、ブートストラップ用トランジスタ、又はスイッチとして機能することが可能である。トランジスタ314_2は、ノードn2の電位に応じて、配線117とトランジスタ301_2との導通状態を制御することによって、電圧V1をトランジスタ301_2のゲートに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
なお、トランジスタ313_2の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ313_2の第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ314_2の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ314_2の第1の配線は、配線115_1と接続されることが可能である。ただし、これに限定されない。
なお、図23(C)に示すように、トランジスタ313_2のゲートと第2端子との間に、容量素子315_2を接続することが可能である。
なお、図23(D)に示すように、回路300は、トランジスタ316_2を有することが可能である。トランジスタ316_2の第1端子は、配線117と接続され、トランジスタ316_2の第2端子は、トランジスタ301_2のゲートと接続され、トランジスタ316_2のゲートは、配線114と接続される。トランジスタ316_2は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ316_2は、Pチャネル型であることが可能である。トランジスタ316_2は、信号SPに応じて、配線117とトランジスタ301_2のゲートとの間の導通状態を制御することによって、電圧V1がトランジスタ301_2に供給されるタイミングを制御する機能を有する。
なお、図23(D)と同様に、図23(B)〜(C)においても、第1端子が配線117と接続され、第2端子がトランジスタ301_2のゲートと接続され、ゲートが配線114と接続されるトランジスタ316_2を新たに追加することが可能である。
次に、図24(A)に回路320の一例を示す。回路320は、トランジスタ321、及びトランジスタ322を有する。トランジスタ321の第1端子は、配線113と接続され、トランジスタ321の第2端子は、トランジスタ302のゲートと接続され、トランジスタ321のゲートは、配線113と接続される。トランジスタ322の第1端子は、配線117と接続され、トランジスタ322の第2端子は、トランジスタ302のゲートと接続され、トランジスタ322のゲートは、配線111と接続される。トランジスタ321、及びトランジスタ322は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ321、及び/又は、トランジスタ322は、Pチャネル型であることが可能である。トランジスタ321は、トランジスタ302のゲートの電位がおおむねV1になる場合に、トランジスタ302のゲートの電位を上昇させる機能を有し、ダイオードとして機能することが可能である。トランジスタ322は、配線111の電位に応じて、配線117とトランジスタ302との導通状態を制御することによって、電圧V1をトランジスタ302のゲートに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
図24(A)に示す回路320の動作について説明する。図4(C)に示す期間B1及び期間B2において、配線111の電位がトランジスタ322の閾値電圧よりも高い値になるので、トランジスタ322はオンになる。よって、トランジスタ322のチャネル幅をトランジスタ321のチャネル幅よりも大きくすることによって、トランジスタ302のゲートの電位はおおむねV1になる。例えば、トランジスタ302のゲートの電位は、配線117の電位(V1)とトランジスタ302の閾値電圧(Vth302)との和よりも小さい値になる。期間A1、期間A2、期間C1、期間C2、期間D1、期間D2、期間E1、及び期間E2において、配線111の電位はおおむねV1になるので、トランジスタ322はオフになる。よって、トランジスタ302のゲートの電位は、配線113の電位(V2)からトランジスタ321の閾値電圧(Vth321)を引いた値(V2−Vth321)になる。
なお、トランジスタ322のチャネル幅は、トランジスタ321のチャネル幅の2倍以上であることが好ましい。より好ましくは、4倍以上であることが好ましい。さらに好ましくは、8倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ321のゲート及び第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ321のゲート及び第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ322の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ322の第1の配線は、配線112と接続されることが可能である。ただし、これに限定されない。
なお、図24(B)に示すように、回路320は、トランジスタ321、及びトランジスタ322に加え、トランジスタ323及びトランジスタ324を有することが可能である。トランジスタ323の第1端子は、配線113と接続され、トランジスタ323の第2端子は、トランジスタ302のゲートと接続され、トランジスタ323のゲートは、トランジスタ321の第2端子及びトランジスタ322の第2端子と接続される。トランジスタ324の第1端子は、トランジスタ323の第2端子と接続され、トランジスタ324の第2端子は、配線117と接続され、トランジスタ324のゲートは、配線111と接続される。トランジスタ323、及びトランジスタ324は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ323、及び/又はトランジスタ324は、Pチャネル型であることが可能である。トランジスタ323は、配線113に供給される電圧をトランジスタ302に供給するタイミングを制御する機能を有し、ブートストラップ用トランジスタ、又はスイッチとして機能することが可能である。トランジスタ324は、配線111の電位に応じて、配線117とトランジスタ302のゲートとの導通状態を制御することによって、電圧V1をトランジスタ302のゲートに供給するタイミングを制御する機能を有し、スイッチとして機能することが可能である。
なお、トランジスタ323の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ323の第1の配線は、配線112、配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ324の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ324の第1端子は、配線118と接続されることが可能である。
なお、図24(C)に示すように、図24(B)に示す構成に加え、トランジスタ323のゲートと第2端子との間に、容量素子325を接続することが可能である。
なお、図24(D)に示すように、回路320は、トランジスタ326を有することが可能である。トランジスタ326の第1端子は、配線117と接続され、トランジスタ326の第2端子は、トランジスタ302のゲートと接続され、トランジスタ326のゲートは、配線114と接続される。トランジスタ326は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ326は、Pチャネル型であることが可能である。トランジスタ326は、信号SPに応じて、配線117とトランジスタ302のゲートとの間の導通状態を制御することによって、電圧V1がトランジスタ302に供給されるタイミングを制御する機能を有する。
なお、図24(D)と同様に、図24(B)〜(C)においても、第1端子が配線117と接続され、第2端子がトランジスタ302のゲートと接続され、ゲートが配線114と接続されるトランジスタ326を新たに追加することが可能である。
次に、図25(A)には、回路330の一例を示す。回路330は、トランジスタ331、トランジスタ332、トランジスタ333を有する。トランジスタ331の第1端子は、配線113と接続され、トランジスタ331の第2端子は、トランジスタ301_1のゲート、トランジスタ301_2のゲート、及びトランジスタ302のゲートと接続され、トランジスタ331のゲートは、配線113と接続される。トランジスタ332の第1端子は、配線117と接続され、トランジスタ332の第2端子は、トランジスタ331の第2端子と接続され、トランジスタ332のゲートは、ノードn1と接続される。トランジスタ333の第1端子は、配線117と接続され、トランジスタ333の第2端子は、トランジスタ331の第2端子と接続され、トランジスタ333のゲートは、ノードn2と接続される。トランジスタ331、トランジスタ332、及びトランジスタ333は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ331、トランジスタ332、及びトランジスタ333は、Pチャネル型であることが可能である。
図25(A)に示す回路330の動作について説明する。図4(C)に示す期間A1、期間A2、期間B1、及び期間B2において、ノードn1の電位又はノードn2の電位は、トランジスタ332又はトランジスタ333の閾値電圧より高い値になるので、トランジスタ332又はトランジスタ333はオンになる。このとき、トランジスタ332又はトランジスタ333のチャネル幅をトランジスタ331のチャネル幅よりも大きくすることによって、トランジスタ301_1のゲート、トランジスタ301_2のゲート、及びトランジスタ302のゲートの電位はおおむねV1になる。期間C1、期間C2、期間D1、期間D2、期間E1、及び期間E2において、ノードn1の電位及びノードn2の電位は、おおむねV1になるので、トランジスタ332及びトランジスタ333はオフになる。よって、トランジスタ301_1のゲート、トランジスタ301_2のゲート、及びトランジスタ302のゲートの電位は、配線113の電位(V2)からトランジスタ331の閾値電圧(Vth331)を引いた値より大きい値(V2−Vth331+Vx)になる。このときVxは0より大きい値である。
なお、トランジスタ332のチャネル幅、又はトランジスタ333のチャネル幅は、トランジスタ331のチャネル幅の2倍以上であることが好ましい。より好ましくは、4倍以上であることが好ましい。さらに好ましくは、8倍以上であることが好ましい。ただし、これに限定されない。
なお、トランジスタ331のゲート及び第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ331のゲート及び第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ332のゲート、及びトランジスタ333のゲートは、様々な配線と接続されることが可能である。例えば、トランジスタ332のゲートは配線114と接続され、トランジスタ333のゲートは配線111と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ332の第1端子と、トランジスタ333の第1端子とは、別々の配線と接続されることが可能である。例えば、トランジスタ332の第1端子は、配線115_2と接続され、トランジスタ333の第1端子は、配線115_1と接続されることが可能である。ただし、これに限定されない。
なお、図25(B)に示すように、回路330は、トランジスタ331、トランジスタ332、及びトランジスタ333に加え、トランジスタ334、トランジスタ335、及びトランジスタ336を有することが可能である。トランジスタ334の第1端子は、配線113と接続され、トランジスタ334の第2端子は、トランジスタ301_1のゲート、トランジスタ301_2のゲート、及びトランジスタ302のゲートと接続され、トランジスタ334のゲートは、トランジスタ331の第2端子と接続される。トランジスタ335の第1端子は、配線117と接続され、トランジスタ335の第2端子は、トランジスタ334の第2端子と接続され、トランジスタ335のゲートは、ノードn1と接続される。トランジスタ336の第1端子は、配線117と接続され、トランジスタ336の第2端子は、トランジスタ334の第2端子と接続され、トランジスタ336のゲートは、ノードn2と接続される。トランジスタ334、トランジスタ335、及びトランジスタ336は、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ334、トランジスタ335、及びトランジスタ336は、Pチャネル型であることが可能である。
なお、トランジスタ334のゲートと第2端子との間に、容量素子を接続することが可能である。
なお、トランジスタ334の第1端子は、様々な配線と接続されることが可能である。例えば、トランジスタ334の第1端子は、配線112又は配線118と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ335のゲート、及びトランジスタ336のゲートは、様々な配線と接続されることが可能である。例えば、トランジスタ335のゲートは、配線114と接続され、トランジスタ336のゲートは、配線111と接続されることが可能である。ただし、これに限定されない。
なお、トランジスタ335の第1端子と、トランジスタ336の第1端子とは、別々の配線と接続されることが可能である。例えば、トランジスタ335の第1端子は、配線115_2と接続され、トランジスタ336の第1端子は、配線115_1と接続されることが可能である。ただし、これに限定されない。
ここで、実施の形態1〜3で述べる内容を適宜組み合わせる場合の半導体装置の一例を図41に示す。ただし、これに限定されず、他にも実施の形態1〜実施の形態3で述べる内容を組み合わせて、半導体装置を様々な構成とすることが可能である。
図41の半導体装置は、回路100、及び回路10を有し、回路10は、回路200及び回路300を有し、回路300は、回路330を有する。図41の半導体装置では、回路100として、図4(A)に示す構成が用いられ、回路200として、図11(E)に示す構成が用いられ、回路300として、図19(C)に示す構成が用いられ、回路330として、図25(B)に示す構成が用いられる。
さらに、図41に示す半導体装置の動作検証を行った。検証結果について図42に示す。図42は、本実施の形態の半導体装置の検証結果を示す図である。なお検証は、SPICEシミュレータを用いて行った。また、比較例として図41に示す半導体装置のトランジスタ101_2、トランジスタ201_2、トランジスタ203_1、トランジスタ203_2、トランジスタ301_2、トランジスタ303_2、トランジスタ333、及びトランジスタ336を設けない回路構成の半導体装置についても動作検証を行った。また、検証は、Vdd=30V、Vss=0V、クロック周波数=25kHz(1周期=20μsec)、各トランジスタの移動度=1cm/VS、各トランジスタの閾値電圧=5V、出力容量=50pFとして行った。
図42(A)は、比較例の半導体装置における検証結果のタイミングチャートである。図42(A)に示すように、比較例の半導体装置では、期間T1及び期間T2ともノードn1の電位に従ってトランジスタ101_1がオンになり、配線112と配線111とは、トランジスタ101_1を介して導通状態になり、信号CK1が配線112からトランジスタ101_1を介して配線111に供給される。
図42(B)は、図41に示す半導体装置における検証結果のタイミングチャートである。図42(B)に示すように、図41に示す半導体装置では、期間T1では、ノードn1の電位に従ってトランジスタ101_1がオンになり、配線112と配線111とは、トランジスタ101_1を介して導通状態になり、信号CK1が配線112からトランジスタ101_1を介して配線111に供給され、期間T2では、ノードn2の電位に従ってトランジスタ101_1がオンになり、配線112と配線111とは、トランジスタ101_1を介して導通状態になり、信号CK1が配線112からトランジスタ101_1を介して配線111に供給される。よって図42に示すように、本実施の形態の半導体装置では、各期間で異なるトランジスタをオンにして動作することにより、各トランジスタがオンになる回数及びオンになる時間を低減することができることがわかる。
(実施の形態4)
本実施の形態では、シフトレジスタの一例について説明する。本実施の形態のシフトレジスタは、実施の形態1〜実施の形態3の半導体装置を有することが可能である。なお、シフトレジスタを、半導体装置、又はゲートドライバを示すことが可能である。なお、実施の形態1〜実施の形態3で述べる内容は、その説明を省略する。なお、実施の形態1〜実施の形態3で述べる内容は、本実施の形態で述べる内容と適宜組み合わせることができる。
まず、シフトレジスタの一例について、図26を参照して説明する。シフトレジスタ500は、フリップフロップ501_1〜501_Nという複数のフリップフロップを有する。
なお、フリップフロップ501_1〜501_Nは、各々、実施の形態1〜実施の形態3で述べる半導体装置に対応する。図26の一例には、フリップフロップ501_1〜501_Nとして、各々、図4(A)の半導体装置が用いられる場合について示す。ただし、これに限定されず、フリップフロップ501_1〜501_Nとしては、他にも例えば実施の形態1〜実施の形態3で述べる半導体装置若しくは回路を用いることが可能である。
次に、シフトレジスタの接続関係について説明する。シフトレジスタ500は、配線511_1〜511_N、配線512、配線513、配線514、配線515_1〜515_2、配線516、配線517、及び配線518と接続される。そして、フリップフロップ501_i(iは2〜Nのいずれか一)において、配線111、配線112、配線113、配線114、配線115_1、配線115_2、配線116、及び配線117は、各々、配線511_i、配線512、配線514、配線511_i−1、配線515_1、配線515_2、配線511_i+1、配線516と接続される。なお、奇数段のフリップフロップと、偶数段のフリップフロップとでは、配線112の接続先が異なる場合が多い。例えば、i段目のフリップフロップにおいて、配線112が配線512と接続される場合、i+1段目のフリップフロップ、又はi−1段目のフリップフロップにおいては、配線112は配線513と接続される。
なお、フリップフロップ501_1において、配線114は、配線517と接続される場合が多い。そして、フリップフロップ501_Nにおいて、配線116は、配線518と接続される場合が多い。ただし、これに限定されない。
次に、各配線に入力又は出力される信号又は電圧の一例について説明する。配線511_1〜511_Nからは、一例として、各々、信号GOUT_1〜GOUT_Nが出力されるものとする。信号GOUT_1〜GOUT_Nは、各々、フリップフロップ501_1〜501_Nの出力信号である。そして、信号GOUT_1〜GOUT_Nは、信号OUTに対応し、出力信号、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。配線512には、信号GCK1が入力されるものとする。信号GCK1は、信号CK1に対応し、クロック信号として機能することが可能である。配線513には、一例として、信号GCK2が入力されるものとする。信号GCK2は、信号CK2に対応し、反転クロック信号として機能することが可能である。配線514には、一例として、電圧V2が供給されるものとする。配線515_1〜515_2には、一例として、各々、信号SEL1〜SEL2が入力されるものとする。配線516には、一例として、電圧V1が供給されるものとする。配線517には、一例として、信号GSPが入力されるものとする。信号GSPは、信号SPに対応し、スタート信号、又は垂直同期信号として機能することが可能である。配線518には、一例として、信号GREが入力されるものとする。信号GREは、信号REに対応し、リセット信号として機能することが可能である。ただし、これに限定されず、これらの配線には、他にも様々な信号、様々な電圧、又は様々な電流を入力することが可能である。
なお、配線511_1〜511_Nは、信号線、ゲート信号線、又は走査線として機能することが可能である。配線512、及び配線513は、信号線、又はクロック信号線として機能することが可能である。配線514は、電源線として機能することが可能である。配線515_1〜515_2は、信号線として機能することが可能である。配線516は、電源線、又はグランド線として機能することが可能である。配線517は、信号線として機能することが可能である。配線518は、信号線として機能することが可能である。ただし、これに限定されず、これらの配線は他にも様々な種類の配線として機能することが可能である。
なお、配線512、配線513、配線514、配線515_1〜515_2、配線516、配線517、及び配線518は、回路520から信号又は電圧などが入力されるものとする。回路520は、シフトレジスタに信号又は電圧などを供給することによって、シフトレジスタを制御する機能を有し、制御回路、又はコントローラなどとして機能することが可能である。
なお、回路520は、一例として、回路521、及び回路522を有するものとする。回路521は、正電源電圧、負電源電圧、グランド電圧、基準電圧などの電源電圧を生成する機能を有し、電源回路、又はレギュレータとして機能することが可能である。回路522は、クロック信号、反転クロック信号、スタート信号、リセット信号、及び/又は、ビデオ信号などの様々な信号を生成する機能を有し、タイミングジェネレータとして機能することが可能である。ただし、これに限定されず、回路520は、回路521及び回路522の他にも様々な回路、又は様々な素子を有することが可能である。例えば、回路520は、オシレータ、レベルシフタ回路、インバータ回路、バッファ回路、DA変換回路、AD変換回路、オペアンプ、シフトレジスタ、ルックアップテーブル、コイル、トランジスタ、容量素子、抵抗素子、及び/又は、分周器などを有することが可能である。
次に、図26のシフトレジスタの動作について、図27を参照して説明する。図27は、シフトレジスタの動作を説明するためのタイミングチャートの一例である。図27には、信号GSP、信号GRE、信号GCK1、信号GCK2、信号SEL1、信号SEL2、信号GOUT_1、信号GOUT_i−1、信号GOUT_i、信号GOUT_i+1、及び信号GOUT_Nの一例を示す。なお、実施の形態1〜実施の形態3の半導体装置の動作と共通するところは、その説明を省略する。
k(kは自然数)フレーム目におけるフリップフロップ501_iの動作について説明する。まず、信号GOUT_i−1がHレベルになる。すると、フリップフロップ501_iは、期間A1における動作を開始し、信号GOUT_iはLレベルになる。その後、信号GCK1及び信号GCK2のそれぞれが反転する。すると、フリップフロップ501_iが期間B1における動作を開始し、信号GOUT_iがHレベルになる。信号GOUT_iは、フリップフロップ501_i−1にリセット信号として入力され、且つフリップフロップ501_i+1にスタート信号として入力される。よって、フリップフロップ501_i−1は、期間C1における動作を開始し、フリップフロップ501_i+1は、期間A1における動作を開始する。その後、信号GCK1、及び信号GCK2が再び反転する。すると、フリップフロップ501_i+1が期間B1における動作を開始し、信号GOUT_i+1がHレベルとなる。信号GOUT_i+1は、フリップフロップ501_iにリセット信号として入力される。したがって、フリップフロップ501_iが期間C1における動作を開始するので、信号GOUT_iはLレベルとなる。その後、再び信号GOUT_i−1がHレベルになるまでは、フリップフロップ501_iは、信号GCK1及び信号GCK2が反転するたびに、期間D1における動作と期間E1における動作とを繰り返す。
k+1フレーム目におけるフリップフロップ501_iの動作について説明する。まず、信号GOUT_i−1がHレベルになる。すると、フリップフロップ501_iは、期間A2における動作を開始し、信号GOUT_iはLレベルになる。その後、信号GCK1、及び信号GCK2が反転する。すると、フリップフロップ501_iが期間B2における動作を開始し、信号GOUT_iがHレベルになる。信号GOUT_iは、フリップフロップ501_i−1にリセット信号として入力され、且つフリップフロップ501_i+1にスタート信号として入力される。よって、フリップフロップ501_i−1は、期間C2における動作を開始し、フリップフロップ501_i+1は、期間A2における動作を開始する。その後、信号GCK1、及び信号GCK2が再び反転する。すると、フリップフロップ501_i+1が期間B1における動作を開始し、信号GOUT_i+1がHレベルとなる。信号GOUT_i+1は、フリップフロップ501_iにリセット信号として入力される。したがって、フリップフロップ501_iが期間C2における動作を開始するので、信号GOUT_iはLレベルとなる。その後、再び信号GOUT_i−1がHレベルになるまでは、フリップフロップ501_iは、信号GCK1及び信号GCK2が反転するたびに、期間D2における動作と期間E2における動作とを繰り返す。
なお、フリップフロップ501_1では、前の段のフリップフロップの出力信号の代わりに、信号GSPが回路520から配線517を介して入力される。よって、信号GSPがHレベルになると、フリップフロップ501_1は、期間A1又は期間A2における動作を開始する。
なお、フリップフロップ501_Nでは、次の段のフリップフロップの出力信号の代わりに、信号GREが回路520から配線518を介して入力される。よって、信号GREがHレベルになると、フリップフロップ501_Nは、期間C1又は期間C2における動作を開始する。
以上のように、本実施の形態のシフトレジスタは、実施の形態1〜実施の形態3の半導体装置を用いることによって、当該半導体装置と同様のメリットを得ることが可能である。
なお、信号GCK1と信号GCK2との関係を非平衡にすることが可能である。例えば、図28(A)のタイミングチャートに示すように、信号GCK1及び信号GCK2において、Hレベルになる期間がLレベルになる期間よりも短くすることが可能である。こうすることによって、信号GOUT_1〜GOUT_Nに、遅延又はなまりなどが生じても、これらの信号がHレベルとなる期間を防止することができる。したがって、本実施の形態のシフトレジスタが表示装置に用いられる場合、複数の行が同時に選択されることを防ぐことができる。ただし、これに限定されず、信号GCK1、及び/又は、信号GCK2において、Hレベルになる期間がLレベルになる期間よりも長いことが可能である。
なお、シフトレジスタに多相のクロック信号を入力することが可能である。例えば、図28(B)のタイミングチャートに示すように、M(Mは3以上の自然数)相のクロック信号を用いることが可能である。この場合、信号GOUT_1〜GOUT_Nにおいて、ある段においてHレベルとなる期間は、その前後の段においてHレベルとなる期間と重なることが可能となる。したがって、本実施の形態が表示装置に用いられる場合、複数の行が同時に選択されることになる。これにより、他の行の画素へのビデオ信号をプリチャージ電圧として用いることが可能になる。
なお、図28(B)において、M≦8であることが好ましい。より好ましくは、M≦6であることが好ましい。さらに好ましくは、M≦4であることが好ましい。なぜなら、シフトレジスタが表示装置の走査線駆動回路に用いられる場合、Mが大きすぎると、画素に複数の種類のビデオ信号が書き込まれるからである。そして、当該画素に不正なビデオ信号が入力される期間が長くなるので、表示品位が低下する場合があるからである。
なお、図28(B)と同様に、図28(A)のタイミングチャートにおいても、多相のクロック信号を用いることが可能である。
なお、配線518と、他の配線(例えば配線512、配線513、配線515_1、配線515_2、配線516、又は配線517)とを一つの共通の配線で構成し、配線518を省略することができる。この場合、フリップフロップ501_Nにおいて、配線116が配線512、配線513、配線515_1、配線515_2、配線516、又は配線517と接続されることが好ましい。また、他の構成により配線518を省略することも可能である。この場合、フリップフロップ501_Nにおいて、トランジスタ303_1〜303_2、及びトランジスタ304を省略することも可能である。
なお、図29に示すように、出力信号を分割することが可能である。図29の一例では、フリップフロップ501_1〜501_Nとして、各々、図10(E)の半導体装置が用いられる。そして、フリップフロップ501_i(iは2〜Nのいずれか一)において、配線111、配線112、配線113、配線114、配線115_1、配線115_2、配線116、及び配線117は、各々、配線511_i、配線512、配線514、配線518_i−1、配線515_1、配線515_2、配線511_i+1、配線516と接続される。こうすることによって、配線511_1〜511_Nに、画素又はゲート信号線などの負荷が接続される場合でも、次の段のフリップフロップを駆動するための転送信号になまり又は遅延などが生じることがない。よって、シフトレジスタの遅延の影響を低減することができる。ただし、これに限定されず、配線114は、配線511_i−1と接続されることが可能である。又は、配線116は、配線517_i+1と接続されることが可能である。
(実施の形態5)
本実施の形態では、表示装置の一例について説明する。
まず、図30(A)を参照して、液晶表示装置のシステムブロックの一例について説明する。液晶表示装置は、回路5361、回路5362、回路5363_1、回路5363_2、画素を有する画素部5364、回路5365、及び照明装置5366を有する。画素部5364には、複数の配線5371が回路5362から延伸して配置され、複数の配線5372が回路5363_1、及び回路5363_2から延伸して配置されている。そして、複数の配線5371と複数の配線5372との交差領域には、各々、液晶素子などの表示素子を有する画素5367がマトリクス状に配置されている。
回路5361は、ビデオ信号5360に応じて、回路5362、回路5363_1、回路5363_2、及び回路5365に、信号、電圧、又は電流などを供給する機能を有し、コントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとして機能することが可能である。本実施の形態では、一例として、回路5361は、回路5362に、信号線駆動回路用スタート信号(SSP)、信号線駆動回路用クロック信号(SCK)、信号線駆動回路用反転クロック信号(SCKB)、ビデオ信号用データ(DATA)、ラッチ信号(LAT)を供給するものとする。又は、回路5361は、一例として、回路5363_1、及び回路5363_2に、走査線駆動回路用スタート信号(GSP)、走査線駆動回路用クロック信号(GCK)、及び反転走査線駆動回路用クロック信号(GCKB)を供給するものとする。又は、回路5361は、回路5365に、バックライト制御信号(BLC)を供給するものとする。ただし、これに限定されず、回路5361は、他にも様々な信号、様々な電圧、又は様々な電流などを、回路5362、回路5363_1、回路5363_2、及び回路5365に供給することが可能である。
回路5362は、回路5361から供給される信号(例えば、SSP、SCK、SCKB、DATA、LAT)に応じて、ビデオ信号を複数の配線5371に出力する機能を有し、信号線駆動回路として機能することが可能である。回路5363_1、及び回路5363_2は、回路5361から供給される信号(GSP、GCK、GCKB)に応じて、走査信号を複数の配線5372に出力する機能を有し、走査線駆動回路として機能することが可能である。回路5365は、回路5361から供給される信号(BLC)に応じて、照明装置5366に供給する電力の量、又は時間などを制御することによって、照明装置5366の輝度(又は平均輝度)を制御する機能を有し、電源回路として機能することが可能である。
なお、複数の配線5371にビデオ信号が入力される場合、複数の配線5371は、信号線、ビデオ信号線、又はソース信号線などとして機能することが可能である。複数の配線5372に走査信号が入力される場合、複数の配線5372は、信号線、走査線、又はゲート信号線などとして機能することが可能である。ただし、これに限定されない。
なお、回路5363_1、及び回路5363_2のそれぞれに、同じ信号が回路5361から入力される場合、回路5363_1が複数の配線5372に出力する走査信号と、回路5363_2が複数の配線5372に出力する走査信号とは、おおむね等しいタイミングとなる場合が多い。したがって、回路5363_1、及び回路5363_2が駆動する負荷を小さくすることができる。よって、表示装置を大型化することができる。又は、表示装置を高精細にすることができる。又は、回路5363_1、及び回路5363_2が有するトランジスタのチャネル幅を小さくすることができるので、額縁が狭い表示装置を得ることができる。ただし、これに限定されず、回路5361は、回路5363_1と回路5363_2とに別々の信号を供給することが可能である。
なお、回路5363_1と回路5363_2とのいずれか一方を省略することが可能である。
なお、画素部5364には、容量線、電源線、走査線などの配線を新たに配置することが可能である。そして、回路5361は、これらの配線に信号又は電圧などを出力することが可能である。又は、回路5363_1又は回路5363_2と同様の回路を新たに追加することができ、この新たに追加した回路は、新たに追加した配線に走査信号などの信号を出力することが可能である。
なお、画素5367が表示素子としてEL素子などの発光素子を有することが可能である。この場合、図30(B)に示すように、表示素子は発光することが可能なので、回路5365、及び照明装置5366は省略されることが可能である。そして、表示素子に電力を供給するために、電源線として機能することが可能な複数の配線5373を画素部5364に配置することが可能である。回路5361は、電源電圧(電圧ANOともいう)を配線5373に供給することが可能である。この配線5373は、画素の色要素別に接続されることが可能であるし、全ての画素に共通して接続されることが可能である。
なお、図30(B)では、一例として、回路5361は、回路5363_1と回路5363_2とに別々の信号を供給する場合の一例を示す。回路5361は、走査線駆動回路用スタート信号(GSP1)、走査線駆動回路用クロック信号(GCK1)、及び反転走査線駆動回路用クロック信号(GCKB1)などの信号を回路5363_1に供給する。そして、回路5361は、走査線駆動回路用スタート信号(GSP2)、走査線駆動回路用クロック信号(GCK2)、及び反転走査線駆動回路用クロック信号(GCKB2)などの信号を回路5363_2に供給する。この場合、回路5363_1は、複数の配線5372のうち奇数行目の配線のみを走査し、回路5363_2は、複数の配線5372のうち偶数行目の配線のみを走査することが可能になる。よって、回路5363_1、及び回路5363_2の駆動周波数を小さくできるので、消費電力の低減を図ることができる。又は、1段分のフリップフロップをレイアウトすることが可能な面積を大きくすることができる。よって、表示装置を高精細にすることができる。又は、表示装置を大型にすることができる。ただし、これに限定されず、図30(A)と同様に、回路5361は、回路5363_1と回路5363_2とに同じ信号を出力することが可能である。
なお、図30(B)と同様に、図30(A)においても、回路5361は、回路5363_1と回路5363_2とに別々の信号を供給することが可能である。
以上、表示装置のシステムブロックの一例についての説明である。
次に、表示装置の構成の一例について、図31(A)、(B)、(C)、(D)、及び(E)を参照して説明する。
図31(A)では、画素部5364に信号を出力する機能を有する回路(例えば、回路5362、回路5363_1、及び回路5363_2など)は、画素部5364と同じ基板5380に形成される。そして、回路5361は、画素部5364とは別の基板に形成される。こうして、外部部品の数が減るので、コストの低減を図ることができる。又は、基板5380に入力される信号又は電圧の数が減るので、基板5380と、外部部品との接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、回路が画素部5364とは別の基板に形成される場合、当該基板は、TAB(Tape Automated Bonding)方式によってFPC(Flexible Printed Circuit)に実装されることが可能である。又は、当該基板は、COG(Chip on Glass)方式によって画素部5364と同じ基板5380に実装することが可能である。
なお、回路が画素部5364とは別の基板に形成される場合、当該基板には、単結晶半導体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成される回路は、広範囲で駆動周波数を設定することができる。例えば駆動周波数を高くすることにより、画素部5364に配置する画素を増やすことができる(解像度を高くすることができる)。駆動電圧を小さくすることにより、消費電力を低減することができる。また、当該基板に形成される回路は、駆動電圧を大きくすることができるので、表示素子として駆動電圧が大きい表示素子を用いることができる。また、当該基板に形成される回路は、出力信号のばらつきを低減することができる。
なお、外部回路からは、入力端子5381を介して信号、電圧、又は電流などが入力される場合が多い。
図31(B)では、回路5363_1及び回路5363_2の駆動周波数は、回路5361又は回路5362の駆動周波数よりも低い場合が多く、画素部に形成されるトランジスタと同じ工程で形成されるトランジスタを回路5363_1、及び回路5363_2に用いることができるので、回路5363_1、及び回路5363_2は、画素部5364と同じ基板5380に形成される。そして、回路5361、及び回路5362は、画素部5364とは別の基板に形成される。こうして、移動度が小さいトランジスタによって、基板5380に形成される回路を構成することが可能になる。よって、トランジスタの半導体層として、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
なお、図31(C)に示すように、回路5362の一部(回路5362a)が画素部5364と同じ基板5380に形成され、回路5362の残りの部分(回路5362b)が画素部5364とは別の基板に形成されることが可能である。回路5362aは、移動度が低いトランジスタによって構成することが可能な回路(例えば、シフトレジスタ、セレクタ、スイッチなど)を有する場合が多い。そして、回路5362bは、移動度が高く、且つ特性ばらつきが小さいトランジスタによって構成することが好ましい回路(例えば、シフトレジスタ、ラッチ回路、バッファ回路、DA変換回路、AD変換回路など)を有する場合が多い。こうすることによって、図31(B)と同様に、トランジスタの半導体層として、例えば非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能となり、さらに外部部品の削減を図ることができる。
図31(D)では、画素部5364に信号を出力する機能を有する回路(例えば、回路5362、回路5363_1、及び回路5363_2など)、及びこれらの回路を制御する機能を有する回路(例えば、回路5361)は、画素部5364とは別の基板に形成される。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので、歩留まりの向上を図ることができる。
なお、図31(D)と同様に、図31(A)〜(C)においても、回路5363_1、及び回路5363_2を画素部5364とは別の基板に形成することが可能である。
図31(E)では、回路5361の一部(回路5361a)が画素部5364と同じ基板5380に形成され、残りの回路5361(回路5361b)が画素部5364とは別の基板に形成される。回路5361aは、移動度が小さいトランジスタによって構成することが可能な回路(例えば、スイッチ、セレクタ、レベルシフタなど)を有する場合が多い。そして、回路5361bは、移動度が高く、ばらつきが小さいトランジスタを用いて構成することが好ましい回路(例えば、シフトレジスタ、タイミングジェネレータ、オシレータ、レギュレータ、又はアナログバッファなど)を有する場合が多い。
なお、図31(A)〜(D)においても、回路5361aを画素部5364と同じ基板に形成し、回路5361bを画素部5364とは別の基板に形成することが可能である。
ここで、回路5363_1、及び回路5363_2として、実施の形態1〜実施の形態4の半導体装置又はシフトレジスタを用いることが可能である。この場合、回路5363_1、及び回路5363_2と画素部とが同じ基板に形成されることによって、当該基板に形成される全てのトランジスタの極性をNチャネル型又はPチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、信頼性の向上、又はコストの削減を図ることができる。特に、全てのトランジスタの極性がNチャネル型である場合には、トランジスタの半導体層として、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能になる。よって、表示装置の大型化、コストの低減、又は歩留まりの向上などを図ることができる。
又は、実施の形態1〜実施の形態4の半導体装置、又はシフトレジスタは、トランジスタのチャネル幅を小さくすることができる。よって、レイアウト面積を小さくすることができるので、額縁を小さくすることができる。又は、レイアウト面積を小さくすることができるので、解像度を高くすることができる。
又は、実施の形態1〜実施の形態4の半導体装置、又はシフトレジスタは、寄生容量を小さくすることができる。よって、消費電力を低減することができる。又は、外部回路の電流能力を小さくすることができる。又は、外部回路のサイズ、又は当該外部回路を有する表示装置のサイズを小さくすることができる。
なお、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを半導体層として用いるトランジスタは、閾値電圧の増加、又は移動度の低下などの特性劣化を生じる場合が多い。しかし、実施の形態1〜実施の形態4の半導体装置又はシフトレジスタは、トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすることができる。
なお、回路5362の一部として、実施の形態1〜実施の形態4の半導体装置、又はシフトレジスタを用いることが可能である。例えば、回路5362aは、実施の形態1〜実施の形態4の半導体装置、又はシフトレジスタを有することが可能である。
(実施の形態6)
本実施の形態では、信号線駆動回路の一例について説明する。なお、信号線駆動回路を半導体装置、又は信号生成回路と示すことが可能である。
信号線駆動回路の一例について、図32(A)を参照して説明する。信号線駆動回路は、回路602_1〜602_Nという複数の回路と、回路600と、回路601とを有する。そして、回路602_1〜602_Nは、各々、トランジスタ603_1〜603_k(kは2以上の自然数)という複数のトランジスタを有する。トランジスタ603_1〜603_kは、Nチャネル型であるものとする。ただし、これに限定されず、トランジスタ603_1〜603_kは、Pチャネル型とすることが可能であるし、CMOS型のスイッチとすることが可能である。
信号線駆動回路の接続関係について、回路602_1を例にして説明する。トランジスタ603_1〜603_kの第1端子は、配線605_1と接続される。トランジスタ603_1〜603_kの第2端子は、各々、配線S1〜Skと接続される。トランジスタ603_1〜603_kのゲートは、各々、配線604_1〜604_kと接続される。例えば、トランジスタ603_1の第1端子は、配線605_1と接続され、トランジスタ603_1の第2端子は、配線S1と接続され、トランジスタ603_1のゲートは、配線604_1と接続される。
回路600は、配線604_1〜604_kを介して、信号を回路602_1〜602_Nに供給する機能を有し、シフトレジスタ、又はデコーダなどとして機能することが可能である。当該信号は、デジタル信号である場合が多く、選択信号として機能することが可能である。そして、配線604_1〜604_kは、信号線として機能することが可能である。
回路601は、信号を回路602_1〜602_Nに出力する機能を有し、ビデオ信号生成回路などとして機能することが可能である。例えば、回路601は、配線605_1を介して信号を回路602_1に供給する。同時に、配線605_2を介して信号を回路602_2に供給する。当該信号は、アナログ信号である場合が多く、ビデオ信号として機能することが可能である。そして、配線605_1〜605_Nは、信号線として機能することが可能である。
回路602_1〜602_Nは、回路601の出力信号を、どの配線に出力するのかを選択する機能を有し、セレクタ回路として機能することが可能である。例えば、回路602_1は、回路601が配線605_1に出力する信号を、配線S1〜Skのうちどの配線に出力するのかを選択する機能を有する。
トランジスタ603_1〜603_Nは、各々、回路600の出力信号に応じて、配線605_1と、配線S1〜Skとの導通状態を制御する機能を有し、スイッチとして機能する。
次に、図32(A)の信号線駆動回路の動作について、図32(B)のタイミングチャートを参照して説明する。図32(B)には、配線604_1に入力される信号614_1、配線604_2に入力される信号614_2、配線604_kに入力される信号614_k、配線605_1に入力される信号615_1、及び配線605_2に入力される信号615_2の一例を示す。
なお、信号線駆動回路の1動作期間は、表示装置における1ゲート選択期間に対応する。1ゲート選択期間とは、ある行に属する画素が選択され、当該画素にビデオ信号を書き込むことが可能な期間のことをいう。
なお、1ゲート選択期間は、期間T0、及び期間T1〜期間Tkに分割される。期間T0は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であり、プリチャージ期間として機能することが可能である。期間T1〜Tkは、各々、選択された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間として機能することが可能である。
なお、便宜上、回路602_1の動作を例にして、信号線駆動回路の動作を説明する。
まず、期間T0において、回路600は、配線604_1〜604_kにHレベルの信号を出力する。すると、トランジスタ603_1〜603_kがオンするので、配線605_1と、配線S1〜Skとが導通状態となる。このとき、回路601は、配線605_1にプリチャージ電圧Vpを供給しているので、プリチャージ電圧Vpは、トランジスタ603_1〜603_kを介して、配線S1〜Skにそれぞれ出力される。そして、プリチャージ電圧Vpは、選択された行に属する画素に書き込まれるので、選択された行に属する画素がプリチャージされる。
次に、期間T1において、回路600は、Hレベルの信号を配線604_1に出力する。すると、トランジスタ603_1がオンするので、配線605_1と配線S1とが導通状態となる。そして、配線605_1と配線S2〜Skとが非導通状態となる。このとき、回路601は、信号Data(S1)を配線605_1に出力しているとすると、信号Data(S1)は、トランジスタ603_1を介して、配線S1に出力される。こうして、信号Data(S1)は、配線S1と接続される画素のうち、選択された行に属する画素に書き込まれる。
次に、期間T2において、回路600は、Hレベルの信号を配線604_2に出力する。すると、トランジスタ603_2がオンするので、配線605_2と配線S2とが導通状態となる。そして、配線605_1と配線S1とが非導通状態となり、配線605_1と配線S3〜Skとが非導通状態のままとなる。このとき、回路601は、信号Data(S2)を配線605_1に出力しているとすると、信号Data(S2)は、トランジスタ603_2を介して、配線S2に出力される。こうして、信号Data(S1)は、配線S1と接続される画素のうち、選択された行に属する画素に書き込まれる。
その後、期間Tkまで、回路600は、配線604_1〜604_kにHレベルの信号を順に出力するので、期間T1及び期間T2と同様に、期間T3から期間Tkまで、回路600は、配線604_3〜604_kにHレベルの信号を順に出力する。よって、トランジスタ603_3〜603_kが順にオンするので、回路601から出力される信号は、配線S3〜Skに順に出力される。こうして、選択された行に属する画素に、信号を順に書き込むことが可能になる。
以上、信号線駆動回路の一例について説明した。本実施の形態の信号線駆動回路は、セレクタとして機能する回路を有するので、信号の数、又は配線の数を減らすことができる。又は、画素にビデオ信号を書き込む前(期間T0)に、プリチャージを行うための電圧を画素に書き込むので、ビデオ信号の書き込み時間を短くすることができる。したがって、表示装置の大型化、表示装置の高精細化を図ることができる。ただし、これに限定されず、期間T0を省略し、画素にプリチャージしないことが可能である。
なお、kが大きすぎると、画素への書き込み時間が短くなるので、ビデオ信号の画素への書き込みが時間内に終了しない場合がある。したがって、k≦6であることが好ましい。より好ましくはk≦3であることが好ましい。さらに好ましくはk=2であることが好ましい。
特に、画素の色要素がn個に分割される場合、k=nとすることが可能である。例えば、画素の色要素が赤(R)と緑(G)と青(B)との三つに分割される場合、k=3であることが可能である。この場合、1ゲート選択期間は、期間T0、期間T1、期間T2、期間T3に分割される。そして、期間T1、期間T2、期間T3では、各々、赤(R)の画素、緑(G)の画素、青(B)の画素にビデオ信号を書き込むことが可能である。ただし、これに限定されず、期間T1、期間T2、期間T3の順番は任意に設定することが可能である。
特に、画素がn(nは自然数)個のサブ画素(以下サブピクセル、又は副画素ともいう)に分割される場合、k=nとすることが可能である。例えば、画素が2個のサブ画素に分割される場合、k=2であることが可能である。この場合、1ゲート選択期間は、期間T0、期間T1、期間T2に分割される。そして、期間T1では、2個のサブ画素の一方にビデオ信号を書き込み、期間T2では、2個のサブ画素の他方にビデオ信号を書き込むことが可能である。
なお、回路600、及び回路602_1〜602_Nの駆動周波数は、回路601と比較して低い場合が多いので、回路600、及び回路602_1〜602_Nは、画素部と同じ基板に形成することが可能である。こうして、画素部が形成される基板と、外部回路との接続数を減らすことができるので、歩留まりの向上、又は信頼性の向上などを図ることができる。さらに、図31(A)乃至(E)のように、走査線駆動回路も画素部と同じ基板に形成されることによって、さらに外部回路との接続数を減らすことができる。
なお、回路600として、実施の形態1〜実施の形態4の半導体装置又はシフトレジスタを用いることが可能である。この場合、回路600が有する全てのトランジスタの極性をNチャネル型、又はPチャネル型とすることが可能である。したがって、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。
なお、回路600だけでなく、回路602_1〜602_Nが有する全てのトランジスタの極性もNチャネル型、又はPチャネル型とすることが可能である。したがって、回路600、及び回路602_1〜602_Nが、画素部と同じ基板に形成される場合、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。特に、全てのトランジスタの極性をNチャネル型とすることによって、トランジスタの半導体層として、例えば非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることができる。
(実施の形態7)
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について説明する。
図33(A)は、画素の一例を示す。画素3020は、トランジスタ3021、液晶素子3022、及び容量素子3023を有する。そして、トランジスタ3021の第1端子は、配線3031と接続され、トランジスタ3021の第2端子は、液晶素子3022の一方の電極及び容量素子3023の一方の電極と接続され、トランジスタ3021のゲートは、配線3032と接続される。液晶素子3022の他方の電極は、電極3034と接続され、容量素子3023の他方の電極は、配線3033と接続される。
配線3031には、一例として、ビデオ信号が入力されることが可能である。配線3032には、一例として、走査信号、選択信号、又はゲート信号が入力されることが可能である。配線3033には、一例として、一定の電圧が供給されることが可能である。電極3034には、一例として、一定の電圧が供給されることが可能である。ただし、これに限定されず、配線3031にはプリチャージ電圧が供給されることによって、ビデオ信号の書き込み時間を短くすることが可能である。又は、配線3033には信号が入力されることによって、液晶素子3022に印加される電圧を制御することが可能である。又は、電極3034に信号が入力されることによって、フレーム反転駆動を実現することが可能である。
なお、配線3031は、信号線、ビデオ信号線、又はソース信号線として機能することが可能である。配線3032は、信号線、走査線、又はゲート信号線として機能することが可能である。配線3033は、電源線、又は容量線として機能することが可能である。電極3034は、共通電極、又は対向電極として機能することが可能である。ただし、これに限定されず、配線3031、配線3032に、電圧が供給される場合、これらの配線は、電源線として機能することが可能である。又は、配線3033に信号が入力される場合、配線3033は信号線として機能することが可能である。
トランジスタ3021は、配線3031と液晶素子3022の一方の電極との導通状態を制御することによって、画素にビデオ信号を書き込むタイミングを制御する機能を有し、スイッチとして機能することが可能である。容量素子3023は、液晶素子3022の一方の電極と、配線3033との間の電位差を保持し、液晶素子3022に印加される電圧を一定に保持する機能を有し、保持容量として機能する。ただし、これに限定されない。
図33(B)には、図33(A)の画素の動作を説明するためのタイミングチャートの一例を示す。図33(B)には、信号3042_j(jは自然数)、信号3042_j+1、信号3041_i、信号3041_i+1、及び電圧3043を示す。そして、図33(B)には、第k(kは自然数)フレームと、第k+1フレームを示す。なお、信号3042_j、信号3042_j+1、信号3041_i、信号3041_i+1、及び電圧3043は、各々、j行目の配線3032に入力される信号、j+1行目の配線3032に入力される信号、i列目の配線3031に入力される信号、i+1列目の配線3031に入力される信号、配線3033に供給される電圧の一例である。
j行i列目に属する画素3020の動作について説明する。信号3042_jがHレベルになると、トランジスタ3021がオンする。よって、i列目の配線3031と液晶素子3022の一方の電極とが導通状態となるので、信号3041_jがトランジスタ3021を介して液晶素子3022の一方の電極に入力される。そして、容量素子3023は、このときの液晶素子3022の一方の電極の電位と、配線3033の電位との電位差を保持する。よって、その後、再び信号3042_jがHレベルになるまで、液晶素子3022に印加される電圧は一定となる。そして、液晶素子3022は、印加される電圧に応じた階調を表現する。
なお、図33(B)には、正極性の信号と負極性の信号とが、1行選択期間毎に交互に配線3031に入力される場合の一例を示す。正極性の信号とは、電位が基準の値(例えば電極3034の電位)よりも高い信号のことであり、負極性の信号とは、電位が基準の値(例えば電極3034の電位)よりも低い信号のことである。ただし、これに限定されず、配線3031に入力される信号は、1フレーム期間中、同じ極性であることが可能である。
なお、図33(B)には、信号3041_iの極性と信号3041_i+1の極性とがお互いに異なる場合の一例を示す。ただし、これに限定されず、信号3041_iの極性と信号3041_i+1の極性とは同じであることが可能である。
なお、図33(B)には、信号3042_jがHレベルとなる期間と、信号3042_j+1がHレベルになる期間とは、重ならない場合の一例を示した。ただし、これに限定されず、図33(C)に示すように、信号3042_jがHレベルとなる期間と、信号3042_j+1がHレベルになる期間とは重なることが可能である。この場合、配線3031には、1フレーム期間中、同じ極性の信号が供給されることが好ましい。こうすることによって、j行目の画素へ書き込まれる信号3041_jを用いて、j+1行目の画素をプリチャージすることができる。こうして、画素へのビデオ信号の書き込み時間を短くすることができる。よって、表示装置を高精細にすることができる。又は、表示装置の表示部を大きくすることができる。又は、1フレーム期間において、配線3031に同じ極性の信号が入力されるので、消費電力を削減することができる。
なお、図34(A)の画素構成と、図33(C)のタイミングチャートとを組み合わせることによって、ドット反転駆動を実現することができる。図34(A)の画素構成では、画素3020(i、j)は、配線3031_iと接続される。一方、画素3020(i、j+1)は、配線3031_i+1と接続される。つまり、i列目に属する画素は、1行ずつ交互に、配線3031_iと、配線3031_i+1と接続される。こうして、i列目に属する画素は、1行ずつ交互に、正極性の信号と負極性の信号とが書き込まれるので、ドット反転駆動を実現することができる。ただし、これに限定されず、i列目に属する画素は、複数行(例えば2行又は3行)ずつ交互に、配線3031_iと、配線3031_i+1と接続されることが可能である。
なお、画素構成としては、サブピクセル構造を用いることが可能である。図34(B)、及び(C)には、画素を二つのサブ画素に分割する場合の構成を示す。そして、図34(B)には、1S+2G(例えば1サブ画素あたり1つの信号線と、2つの走査線を用いるもの)と呼ばれるサブピクセル構造を示し、図34(C)には、2S+1G(例えば1サブ画素あたり2つの信号線と、1つの走査線を用いるもの)と呼ばれるサブピクセル構造を示す。サブ画素3020A及びサブ画素3020Bは、画素3020に対応する。トランジスタ3021A及びトランジスタ3021Bは、トランジスタ3021に対応する。液晶素子3022A及び液晶素子3022Bは、液晶素子3022に対応する。容量素子3023A及び容量素子3023Bは、容量素子3023に対応する。配線3031A及び配線3031Bは、配線3031に対応する。配線3032A及び配線3032Bは、配線3032に対応する。
ここで、本実施の形態の画素と、実施の形態1〜実施の形態6の半導体装置、シフトレジスタ、表示装置、又は信号線駆動回路とを組み合わせることによって、様々なメリットを得ることができる。例えば、画素として、サブピクセル構造を用いる場合、表示装置を駆動するために必要な信号の数が増えてしまう。このため、ゲート信号線の数、又はソース信号線の数が増えてしまう。この結果、画素部が形成される基板と、外部回路との接続数が大幅に増えてしまう場合がある。しかし、ゲート信号線の数が増えても、実施の形態7に示すように、走査線駆動回路を画素部と同じ基板に形成することが可能である。したって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。又は、ソース信号線の数が増えても、実施の形態6の信号線駆動回路を用いることによって、ソース信号線の数を減らすことができる。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。
又は、容量線に信号を入力する場合、画素部が形成される基板と、外部回路との接続数が大幅に増えてしまう場合がある。そこで、容量線に、実施の形態1〜実施の形態5の半導体装置又はシフトレジスタを用いて信号を供給することが可能である。そして、実施の形態1〜実施の形態5の半導体装置又はシフトレジスタは、画素部と同じ基板に形成することが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅に増やすことなく、容量線に信号を入力することができる。
又は、交流駆動を用いる場合、画素へのビデオ信号の書き込み時間が短くなってしまう。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。同様に、サブピクセル構造の画素を用いる場合、画素へのビデオ信号の書き込み時間が短くなる。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。そこで、実施の形態6の信号線駆動回路を用いて、画素にビデオ信号を書き込むことが可能である。この場合、画素にビデオ信号を書き込む前に、画素にプリチャージ用の電圧を書き込むので、短い時間で画素にビデオ信号を書き込むことができる。又は、図28(B)に示すように、ある行が選択される期間と、別の行が選択される期間とを重ねることによって、別の行のビデオ信号をプリチャージ用の電圧として用いることが可能である。
(実施の形態8)
本実施の形態では、表示装置の一例について、図35(A)、(B)、及び(C)を参照して説明する。なお、ここでは一例として液晶表示装置について説明する。
図35(A)は、表示装置の上面図の一例である。基板5391に、駆動回路5392と画素部5393とが形成されている。駆動回路5392の一例としては、走査線駆動回路、又は信号線駆動回路などがある。例えば液晶表示装置の場合、画素部5393は画素を有し、画素は、駆動回路5392の出力信号に応じて液晶素子に印加される電圧が設定される。
図35(B)には、図35(A)のA−B断面の一例を示す。そして、図35(B)には、基板5400と、基板5400の上に形成される導電層5401と、導電層5401を覆うように形成される絶縁層5402と、導電層5401及び絶縁層5402の上に形成される半導体層5403aと、半導体層5403aの上に形成される半導体層5403bと、半導体層5403bの上及び絶縁層5402の上に形成される導電層5404と、絶縁層5402の上及び導電層5404の上に形成され、開口部を有する絶縁層5405と、絶縁層5405の上及び絶縁層5405の開口部に形成される導電層5406と、絶縁層5405の上及び導電層5406の上に配置される絶縁層5408と、絶縁層5405の上に形成される液晶層5407と、液晶層5407の上及び絶縁層5408の上に形成される導電層5409と、導電層5409の上に形成される基板5410とを示す。
導電層5401は、ゲート電極として機能することが可能である。絶縁層5402は、ゲート絶縁膜として機能することが可能である。導電層5404は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可能である。絶縁層5405は、層間膜、又は平坦化膜として機能することが可能である。導電層5406は、配線、画素電極、又は反射電極として機能することが可能である。絶縁層5408は、シール材として機能することが可能である。導電層5409は、対向電極、又は共通電極として機能することが可能である。
ここで、駆動回路5392と、導電層5409との間には、寄生容量が生じることがある。この結果、駆動回路5392の出力信号又は各ノードの電位に、なまり又は遅延などが生じてしまう。又は、消費電力が大きくなってしまう。しかし、図35(B)に示すように、駆動回路5392の上に、シール材として機能することが可能な絶縁層5408を形成することによって、駆動回路5392と、導電層5409との間に生じる寄生容量を低減することができる。なぜなら、シール材の誘電率は、液晶層の誘電率よりも低い場合が多いからである。したがって、駆動回路5392の出力信号又は各ノードの電位のなまり又は遅延を低減することができる。又は、駆動回路5392の消費電力を低減することができる。
なお、図35(C)に示すように、駆動回路5392の一部の上に、シール材として機能することが可能な絶縁層5408が形成されることが可能である。このような場合でも、駆動回路5392と、導電層5409との間に生じる寄生容量を低減することができるので、駆動回路5392の出力信号又は各ノードの電位のなまり又は遅延を低減することができる。ただし、これに限定されず、駆動回路5392の上に、シール材として機能することが可能な絶縁層5408が形成されていないことが可能である。
なお、表示素子は、液晶素子に限定されず、EL素子、又は電気泳動素子などの様々な表示素子を用いることが可能である。
以上、本実施の形態では、表示装置の断面構造の一例について説明した。このような構造と、実施の形態1〜実施の形態4の半導体装置又はシフトレジスタとを組み合わせることが可能である。例えば、トランジスタの半導体層として、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる場合、トランジスタのチャネル幅が大きくなる場合が多い。しかし、本実施の形態のように、駆動回路の寄生容量を小さくできると、トランジスタのチャネル幅を小さくすることができる。よって、レイアウト面積の縮小を図ることができるので、表示装置の額縁を狭くすることができる。又は、表示装置を高精細にすることができる。
(実施の形態9)
本実施の形態では、トランジスタの構造の一例について図36(A)、(B)、及び(C)を参照して説明する。
図36(A)は、表示装置の構造の一例を示す図であり、また、トップゲート型のトランジスタの構造の一例を示す図である。図36(B)は、表示装置の構造の一例を示す図であり、また、ボトムゲート型のトランジスタの構造の一例、又は表示装置の構造の一例を示す図である。図36(C)は、半導体基板を用いて作製されるトランジスタの構造の一例を示す図である。
図36(A)のトランジスタの一例は、絶縁層5261を挟んで基板5260の上に形成され、領域5262a、領域5262b、領域5262c、領域5262d、及び5262eを有する半導体層5262と、半導体層5262を覆うように形成される絶縁層5263と、半導体層5262及び絶縁層5263の上に形成される導電層5264と、絶縁層5263及び導電層5264の上に形成され、開口部を有する絶縁層5265と、絶縁層5265の上及び絶縁層5265の開口部に形成される導電層5266と、を有する。
図36(B)のトランジスタの一例は、基板5300の上に形成される導電層5301と、導電層5301を覆うように形成される絶縁層5302と、導電層5301及び絶縁層5302の上に形成される半導体層5303aと、半導体層5303aの上に形成される半導体層5303bと、半導体層5303bの上及び絶縁層5302の上に形成される導電層5304と、絶縁層5302の上及び導電層5304の上に形成され、開口部を有する絶縁層5305と、絶縁層5305の上及び絶縁層5305の開口部に形成される導電層5306と、を有する。
図36(C)のトランジスタの一例は、領域5353及び領域5355を有する半導体基板5352と、半導体基板5352の上に形成される絶縁層5356と、半導体基板5352の上に形成される絶縁層5354と、絶縁層5356の上に形成される導電層5357と、絶縁層5354、絶縁層5356、及び導電層5357の上に形成され、開口部を有する絶縁層5358と、絶縁層5358の上及び絶縁層5358の開口部に形成される導電層5359とを有する。こうして、領域5350と領域5351とに、各々、トランジスタが作製される。
なお、本実施の形態におけるトランジスタを用いて表示装置を構成する場合、例えば図36(A)に示すように、導電層5266の上及び絶縁層5265の上に形成され、開口部を有する絶縁層5267と、絶縁層5267の上及び絶縁層5267の開口部に形成される導電層5268と、絶縁層5267の上及び導電層5268の上に形成され、開口部を有する絶縁層5269と、絶縁層5269の上及び絶縁層5269の開口部に形成される発光層5270と、絶縁層5269の上及び発光層5270の上に形成される導電層5271と、を形成することが可能である。
また、図36(B)に示すように、絶縁層5305の上及び導電層5306の上に配置される液晶層5307と、液晶層5307の上に形成される導電層5308と、を形成することが可能である。
絶縁層5261は、下地膜として機能することが可能である。絶縁層5354は、素子間分離層(例えばフィールド酸化膜)として機能する。絶縁層5263、絶縁層5302、絶縁層5356は、ゲート絶縁膜として機能することが可能である。導電層5264、導電層5301、導電層5357は、ゲート電極として機能することが可能である。絶縁層5265、絶縁層5267、絶縁層5305、及び絶縁層5358は、層間膜、又は平坦化膜として機能することが可能である。導電層5266、導電層5304、及び導電層5359は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可能である。導電層5268、及び導電層5306は、画素電極、又は反射電極などとして機能することが可能である。絶縁層5269は、隔壁として機能することが可能である。導電層5271、及び導電層5308は、対向電極、又は共通電極などとして機能することが可能である。
基板5260、及び基板5300の一例としては、ガラス基板、石英基板、半導体基板(例えば単結晶基板(例えばシリコン基板)、又は単結晶基板)、SOI基板、プラスチック基板、金属基板、ステンレス基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板又は可撓性基板などがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。他にも、貼り合わせフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなど)、繊維状な材料を含む紙、基材フィルム(ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、紙類等)などがある。
半導体基板5352としては、一例として、n型又はp型の導電型を有する単結晶Si基板を用いることが可能である。領域5353は、一例として、半導体基板5352に不純物が添加された領域であり、ウェルとして機能する。例えば、半導体基板5352がp型の導電型を有する場合、領域5353は、n型の導電型を有し、nウェルとして機能する。一方で、半導体基板5352がn型の導電型を有する場合、領域5353は、p型の導電型を有し、pウェルとして機能する。領域5355は、一例として、不純物が半導体基板5352に添加された領域であり、ソース領域又はドレイン領域として機能する。なお、半導体基板5352に、LDD領域を形成することが可能である。
絶縁層5261の一例としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層5261が2層構造で設けられる場合の一例としては、1層目の絶縁層として窒化珪素膜を設け、2層目の絶縁層として酸化珪素膜を設けることが可能である。絶縁層5261が3層構造で設けられる場合の一例としては、1層目の絶縁層として酸化珪素膜を設け、2層目の絶縁層として窒化珪素膜を設け、3層目の絶縁層として酸化珪素膜を設けることが可能である。
半導体層5262、半導体層5303a、及び半導体層5303bの一例としては、非単結晶半導体(例えば、非晶質(アモルファス)シリコン、多結晶シリコン、微結晶シリコンなど)、単結晶半導体、化合物半導体若しくは酸化物半導体(例えば、ZnO、InGaZnO、SiGe、GaAs、IZO、ITO、SnO、AZTO、有機半導体、又はカーボンナノチューブなどがある。
なお、例えば、領域5262aは、不純物が半導体層5262に添加されていない真性の状態であり、チャネル領域として機能する。ただし、領域5262aに不純物を添加することが可能であり、領域5262aに添加される不純物は、領域5262b、領域5262c、領域5262d、又は領域5262eに添加される不純物の濃度よりも低いことが好ましい。領域5262b、及び領域5262dは、領域5262c又は領域5262eよりも低濃度の不純物が添加された領域であり、LDD領域として機能する。ただし、領域5262b、及び領域5262dを省略することが可能である。領域5262c、及び領域5262eは、高濃度に不純物が半導体層5262に添加された領域であり、ソース領域又はドレイン領域として機能する。
なお、半導体層5303bは、不純物元素としてリンなどが添加された半導体層であり、n型の導電型を有する。
なお、半導体層5303aとして、酸化物半導体、又は化合物半導体が用いられる場合、半導体層5303bを省略することが可能である。
絶縁層5263、絶縁層5302、及び絶縁層5356の一例としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。
導電層5264、導電層5266、導電層5268、導電層5271、導電層5301、導電層5304、導電層5306、導電層5308、導電層5357、及び導電層5359は、単層構造又は積層構造とすることができ、導電膜を用いて形成される。当該導電膜の一例としては、アルミニウム(Al)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ネオジム(Nd)、クロム(Cr)、ニッケル(Ni)、白金(Pt)、金(Au)、銀(Ag)、銅(Cu)、マンガン(Mn)、コバルト(Co)、ニオブ(Nb)、シリコン(Si)、鉄(Fe)、パラジウム(Pd)、炭素(C)、スカンジウム(Sc)、亜鉛(Zn)、ガリウム(Ga)、インジウム(In)、錫(Sn)、ジルコニウム(Zr)、セリウム(Ce)によって構成される群から選ばれた一つの元素の単体膜、又は、群から選ばれた一つ又は複数の元素を含む化合物などがある。なお、当該単体膜又は化合物は、リン(P)、ボロン(B)、ヒ素(As)、及び/又は、酸素(O)などを含むことが可能である。当該化合物の一例としては、前述した複数の元素から選ばれた一つ若しくは複数の元素を含む合金(例えば、ITO、IZO、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)、酸化錫(SnO)、酸化錫カドミウム(CTO)、アルミニウムネオジム(Al−Nd)、アルミニウムタングステン(Al−W)、アルミニウムジルコニウム(Al−Zr)、アルミニウムチタン(Al−Ti)、アルミニウムセリウム(Al−Ce)、マグネシウム銀(Mg−Ag)、モリブデンニオブ(Mo−Nb)、モリブデンタングステン(Mo−W)、モリブデンタンタル(Mo−Ta)などの合金材料)、前述した複数の元素から選ばれた一つ若しくは複数の元素と窒素との化合物(例えば、窒化チタン、窒化タンタル、窒化モリブデンなどの窒化膜)、又は、前述した複数の元素から選ばれた一つ若しくは複数の元素とシリコンとの化合物(例えば、タングステンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミニウムシリコン、モリブデンシリコンなどのシリサイド膜)などがある。他にも、例えば、カーボンナノチューブ、有機ナノチューブ、無機ナノチューブ、又は金属ナノチューブなどのナノチューブ材料がある。
絶縁層5265、絶縁層5267、絶縁層5269、絶縁層5305、及び絶縁層5358の一例としては、単層構造の絶縁層、又はこれらの積層構造などがある。当該絶縁層の一例としては、酸化珪素(SiOx)、窒化珪素(SiNx)、若しくは酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)等の酸素若しくは窒素を含む膜、DLC(ダイヤモンドライクカーボン)等の炭素を含む膜、又は、シロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、若しくはアクリル等の有機材料などがある。
発光層5270の一例としては、有機EL素子、又は無機EL素子などがある。有機EL素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層の単層構造、若しくはこれらの積層構造などがある。
液晶層5307の一例、液晶層5307に適用可能な液晶材料の一例、又は液晶層5307を含む液晶素子に適用可能な液晶モードの一例としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピックライオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶(PDLC)、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶(PALC)、バナナ型液晶、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)、ASV(Advanced Super View)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Birefringence)モード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、ゲストホストモード、ブルー相(Blue Phase)モードなどがある。
なお、絶縁層5305の上及び導電層5306の上には、配向膜として機能する絶縁層、突起部として機能する絶縁層などを形成することが可能である。
なお、導電層5308の上には、カラーフィルタ、ブラックマトリクス、又は突起部として機能する絶縁層などを形成することが可能である。導電層5308の下には、配向膜として機能する絶縁層を形成することが可能である。
本実施の形態のトランジスタは、実施の形態1〜実施の形態8に適用することが可能である。特に、図36(B)において、半導体層として、非晶質半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる場合、トランジスタが劣化してしまう場合がある。よって、本実施の形態のトランジスタを半導体装置、シフトレジスタ、又は表示装置に用いると、これらの寿命が短くなってしまう。しかし、実施の形態1〜実施の形態8の半導体装置、シフトレジスタ、又は表示装置では、トランジスタの劣化を抑制することができる。したがって、本実施の形態のトランジスタを実施の形態1〜実施の形態8の半導体装置、シフトレジスタ、又は表示装置に適用することによって、これらの寿命を長くすることができる。
(実施の形態10)
本実施の形態では、トランジスタ、及び容量素子の作製工程の一例を示す。特に、半導体層として、酸化物半導体を用いる場合の作製工程について説明する。
図37(A)〜(C)を参照して、トランジスタ、及び容量素子の作製工程の一例について説明する。図37(A)〜(C)には、トランジスタ5441、及び容量素子5442の作製工程の一例である。トランジスタ5441は、逆スタガ型薄膜トランジスタの一例であり、酸化物半導体層上にソース電極又はドレイン電極を介して配線が設けられているトランジスタの例である。
まず、基板5420上に、スパッタリング法により第1導電層を全面に形成する。次に、第1フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、選択的に第1導電層のエッチングを行い、導電層5421、及び導電層5422を形成する。導電層5421は、ゲート電極として機能することが可能であり、導電層5422は、容量素子の一方の電極として機能することが可能である。ただし、これに限定されず、導電層5421、及び導電層5422は、配線、ゲート電極、又は容量素子の電極として機能する部分を有することが可能である。この後、レジストマスクを除去する。
次に、絶縁層5423をプラズマCVD法又はスパッタリング法を用いて全面に形成する。絶縁層5423は、ゲート絶縁層として機能することが可能であり、導電層5421、及び導電層5422を覆うように形成される。なお、絶縁層5423の膜厚は、50nm〜250nmである場合が多い。
次に、第2フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、絶縁層5423を選択的にエッチングして導電層5421に達するコンタクトホール5424を形成する。この後、レジストマスクを除去する。ただし、これに限定されず、コンタクトホール5424を省略することが可能である。又は、酸化物半導体層の形成後に、コンタクトホール5424を形成することが可能である。ここまでの段階での断面図が図37(A)に相当する。
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定されず、酸化物半導体層をスパッタリング法により形成し、さらにその上にバッファ層(例えばn層)を形成することが可能である。なお、酸化物半導体層の膜厚は、5nm〜200nmである場合が多い。
次に、第3フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、選択的に酸化物半導体層のエッチングを行う。この後、レジストマスクを除去する。
次に、スパッタリング法により第2導電層を全面に形成する。次に、第4フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第2導電層のエッチングを行い、導電層5429、導電層5430、及び導電層5431を形成する。導電層5429は、コンタクトホール5424を介して導電層5421と接続される。導電層5429、及び導電層5430は、ソース電極又はドレイン電極として機能することが可能であり、導電層5431は、容量素子の他方の電極として機能することが可能である。ただし、これに限定されず、導電層5429、導電層5430、及び導電層5431は、配線、ソース若しくはドレイン電極、又は容量素子の電極として機能する部分を含むことが可能である。
なお、この後、熱処理(例えば200℃〜600℃の)を行う場合、この熱処理に耐えられる耐熱性を第2導電層に持たせることが好ましい。よって、第2導電層は、Alと、耐熱性の高い導電性材料(例えば、Ti、Ta、W、Mo、Cr、Nd、Sc、Zr、Ceなどの元素、これらの元素を組み合わせた合金、又は、これらの元素を成分とする窒化物など)とを組み合わせた材料であることが好ましい。ただし、これに限定されず、第2導電層を積層構造にすることによって、第2導電層に高い耐熱性を持たせることができる。例えば、Alの上下に、Ti、又はMoなどの耐熱性の高い導電性材料を設けることが可能である。
なお、第2導電層のエッチングの際に、さらに、酸化物半導体層の一部をエッチングして、酸化物半導体層5425を形成する。このエッチングによって、導電層5421と重なる部分の酸化物半導体層5425、又は、上方に第2の導電層が形成されていない部分の酸化物半導体層5425は、削れられるので、薄くなる場合が多い。ただし、これに限定されず、酸化物半導体層5425は、エッチングされないことが可能である。ただし、酸化物半導体層5425の上にn層が形成される場合は、酸化物半導体層5425はエッチングされる場合が多い。この後、レジストマスクを除去する。このエッチングが終了した段階でトランジスタ5441と容量素子5442とが完成する。ここまでの段階での断面図が図37(B)に相当する。
次に、大気雰囲気下又は窒素雰囲気下で200℃〜600℃の加熱処理を行う。この熱処理により酸化物半導体層5425の原子レベルの再配列が行われる。このように、熱処理(光アニールも含む)によりキャリアの移動を阻害する歪が解放される。なお、この加熱処理を行うタイミングは限定されず、酸化物半導体層の形成後であれば、様々なタイミングで行うことが可能である。
次に、絶縁層5432を全面に形成する。絶縁層5432は、単層構造であることが可能であるし、積層構造であることが可能である。例えば、絶縁層5432として有機絶縁層を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下又は窒素雰囲気下で200℃〜600℃の加熱処理を行って、有機絶縁層を形成する。このように、酸化物半導体層5425に接する有機絶縁層を形成することにより、信頼性の高い薄膜トランジスタを作製することができる。なお、絶縁層5432として有機絶縁層を用いる場合、有機絶縁層の下に、窒化珪素膜、又は酸化珪素膜を設けることが可能である。
なお、図37(C)においては、非感光性樹脂を用いて絶縁層5432を形成した形態を示すため、コンタクトホールが形成される領域の断面において、絶縁層5432の端部が角張っている。しかしながら、感光性樹脂を用いて絶縁層5432を形成すると、コンタクトホールが形成される領域の断面において、絶縁層5432の端部を湾曲させることが可能になる。この結果、後に形成される第3導電層又は画素電極の被覆率が向上する。
なお、組成物を塗布する代わりに、その材料に応じて、ディップ法、スプレー塗布法、インクジェット法、印刷法、ドクターナイフ、ロールコーター、カーテンコーター、又はナイフコーター等を用いることが可能である。
なお、酸化物半導体層を形成した後の加熱処理をせず、有機絶縁層の材料である組成物の加熱処理時に、酸化物半導体層5425の加熱処理を兼ねることが可能である。
なお、絶縁層5432の膜厚は、200nm〜5μm、好ましくは300nm〜1μmとすることが可能である。
次に、第3導電層を全面に形成する。次に、第5フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて第3導電層を選択的にエッチングして、導電層5433、及び導電層5434を形成する。ここまでの段階での断面図が図37(C)に相当する。導電層5433、及び導電層5434は、配線、画素電極、反射電極、透光性電極、又は容量素子の電極として機能することが可能である。特に、導電層5434は、導電層5422と接続されるので、容量素子5442の電極として機能することが可能である。ただし、これに限定されず、第1導電層を用いて形成された導電層と第2導電層を用いて形成された導電層とを接続する機能を有することが可能である。例えば、導電層5433と導電層5434とを接続することによって、導電層5422と導電層5430とを第3導電層(導電層5433及び導電層5434)を介して接続されることが可能になる。
なお、容量素子5442は、導電層5422と導電層5434とによって、導電層5431が挟まれる構造になるので、容量素子5442の容量値を大きくすることができる。ただし、これに限定されず、導電層5422と導電層5434との一方を省略することが可能である。
なお、レジストマスクをウェットエッチングで除去した後、大気雰囲気下又は窒素雰囲気下で200℃〜600℃の加熱処理を行うことが可能である。
以上の工程により、トランジスタ5441と容量素子5442とを作製することができる。
なお、図37(D)に示すように、酸化物半導体層5425の上に絶縁層5435を形成することが可能である。絶縁層5435は、第2導電層がパターニングされる場合に、酸化物半導体層5425が削られることを防止する機能を有し、ストップ膜として機能する。よって、酸化物半導体層5425の膜厚を薄くすることができるので、トランジスタの駆動電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はS値の改善などを図ることができる。なお、絶縁層5435は、酸化物半導体層と絶縁層とを連続して全面に形成し、その後、フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に当該絶縁層をパターニングすることによって、形成されることができる。その後、第2導電層を全面に形成し、第2導電層と同時に酸化物半導体層をパターニングする。つまり、同じマスク(レチクル)を用いて、酸化物半導体層と第2導電層とをパターニングすることが可能になる。この場合、第2導電層の下には、必ず酸化物半導体が形成されることになる。こうして、工程数を増やすことなく、絶縁層5435を形成することができる。このような製造プロセスでは、第2導電層の下に酸化物半導体層が形成される場合が多い。ただし、これに限定されず、酸化物半導体層をパターニングした後に、絶縁層を全面に形成し、当該絶縁層をパターニングすることによって、絶縁層5435を形成することが可能である。
なお、図37(D)において、容量素子5442は、導電層5422と導電層5431とによって、絶縁層5423と酸化物半導体層5436とが挟まれる構造である。ただし、酸化物半導体層5436を省略することが可能である。そして、導電層5430と導電層5431とは、第3導電層をパターニングして形成される導電層5437を介して接続されている。このような構造は、一例として、液晶表示装置の画素に用いられることが可能である。例えば、トランジスタ5441はスイッチングトランジスタとして機能し、容量素子5442は保持容量として機能することが可能である。そして、導電層5421、導電層5422、導電層5429、導電層5437は、各々、ゲート線、容量線、ソース線、画素電極として機能することが可能である。ただし、これに限定されない。なお、図37(D)と同様に、図37(C)においても、導電層5430と導電層5431とを第3導電層を介して接続することが可能である。
なお、図37(E)に示すように、第2導電層をパターニングした後に、酸化物半導体層5425を形成することが可能である。こうすることによって、第2導電層がパターニングされる場合、酸化物半導体層5425は形成されていないので、酸化物半導体層5425が削られることがない。よって、酸化物半導体層5425の膜厚を薄くすることができるので、トランジスタの駆動電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はS値の改善などを図ることができる。なお、酸化物半導体層5425は、第2導電層がパターニングされる後に、酸化物半導体層5425が全面に形成され、その後フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に酸化物半導体層5425をパターニングすることによって形成されることができる。
なお、図37(E)において、容量素子5442は、導電層5422と、第3導電層をパターニングして形成される導電層5439とによって、絶縁層5423と絶縁層5432とが挟まれる構造である。そして、導電層5422と導電層5430とは、第3導電層をパターニングして形成される導電層5438を介して接続される。さらに、導電層5439は、第2導電層をパターニングして形成される導電層5440と接続される。なお、図37(E)と同様に、図37(C)及び(D)においても、導電層5430と導電層5422とは、導電層5438を介して接続されることが可能である。
なお、酸化物半導体層(又はチャネル層)の膜厚を、トランジスタがオフの場合の空乏層の厚さ以下にすることによって、完全空乏化状態を作り出すことが可能になる。こうして、オフ電流を低減することができる。これを実現するために、酸化物半導体層5425の膜厚は、20nm以下であることが好ましい。より好ましくは10nm以下である。さらに好ましくは6nm以下であることが好ましい。
なお、トランジスタの動作電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、S値の改善などを図るために、酸化物半導体層の膜厚は、トランジスタを構成する層の中で、一番薄いことが好ましい。例えば、酸化物半導体層の膜厚は、絶縁層5423よりも薄いことが好ましい。より好ましくは、酸化物半導体層の膜厚は、絶縁層5423の1/2以下であることが好ましい。より好ましくは、1/5以下であることが好ましい。さらに好ましくは、1/10以下であることが好ましい。ただし、これに限定されず、信頼性を向上させるために、酸化物半導体層の膜厚は、絶縁層5423よりも厚いことが可能である。特に、図37(C)のように、酸化物半導体層が削られる場合には、酸化物半導体層の膜厚は厚いほうが好ましいので、酸化物半導体層の膜厚は、絶縁層5423よりも厚いことが可能である。
なお、トランジスタの絶縁耐圧を高くするために、絶縁層5423の膜厚は、第1導電層の膜厚よりも厚いことが好ましい。より好ましくは、絶縁層5423の膜厚は、第1導電層の5/4以上であることが好ましい。さらに好ましくは、4/3以上であることが好ましい。ただし、これに限定されず、トランジスタの移動度を高くするために、絶縁層5423の膜圧は、第1導電層よりも薄いことが可能である。
なお、本実施の形態の基板、絶縁層、導電層、及び半導体層としては、他の実施の形態に述べる材料、又は本明細書において述べる材料と同様なものを用いることが可能である。
本実施の形態のトランジスタを実施の形態1〜実施の形態8の半導体装置、シフトレジスタ、又は表示装置に用いることによって、表示部を大きくすることができる。又は、表示部を高精細にすることができる。
(実施の形態11)
本実施の形態では、シフトレジスタのレイアウト図(以下、上面図ともいう)について説明する。本実施の形態では、一例として、実施の形態4に述べるシフトレジスタのレイアウト図について説明する。なお、本実施の形態において説明する内容は、実施の形態4に述べるシフトレジスタの他にも、実施の形態1〜実施の形態7の半導体装置、シフトレジスタ、又は表示装置に適用することが可能である。なお、本実施の形態のレイアウト図は一例であって、これに限定されるものではないことを付記する。
本実施の形態のレイアウト図について、図38を参照して説明する。図38には、一例として、図5(A)のレイアウト図を示す。なお、図38の右部に示すハッチングパターンは、それぞれのハッチングパターンに付されている符号の構成要素のハッチングパターンを示すものである。
図38に示すトランジスタ、又は配線などは、導電層701、半導体層702、導電層703、導電層704、及びコンタクトホール705によって構成される。ただし、これに限定されず、別の導電層、絶縁膜、又は別のコンタクトホールを形成することが可能である。例えば、導電層701と導電層703とを接続するためのコンタクトホールを追加することが可能である。
導電層701は、ゲート電極、又は配線として機能する部分を含むことが可能である。半導体層702は、トランジスタの半導体層として機能する部分を含むことが可能である。導電層703は、配線、ソース電極、又はドレイン電極として機能する部分を含むことが可能である。導電層704は、透光性を有する電極、画素電極、又は配線として機能する部分を含むことが可能である。コンタクトホール705は、導電層701と導電層704とを接続する機能、又は導電層703と導電層704とを接続する機能を有する。
本実施の形態では、トランジスタ101_1、トランジスタ101_2、トランジスタ201_1、及び/又は、トランジスタ202_2において、第2端子としての機能を有する導電層703と、導電層701とが重なる面積は、第1端子としての機能を有する導電層703と、導電層701とが重なる面積よりも小さいことが好ましい。こうすることによって、第2端子への電界の集中を抑制することができるので、トランジスタの劣化、又はトランジスタの破壊を抑制することができる。ただし、これに限定されず第2端子としての機能を有する導電層703と、導電層701とが重なる面積は、第1端子としての機能を有する導電層703と、導電層701とが重なる面積よりも大きいことが可能である。
なお、導電層701と導電層703とが重なる部分には、半導体層702を形成することが可能である。こうすることによって、導電層701と導電層703との間の寄生容量を小さくすることができるので、ノイズの低減を図ることができる。同様の理由で、導電層703と導電層704とが重なる部分には、半導体層702を形成することが可能である。
なお、導電層701の一部の上に導電層704を形成し、当該導電層701は、コンタクトホール705を介して導電層704と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。又は、導電層701の一部の上に導電層703、及び導電層704を形成し、当該導電層701は、コンタクトホール705を介して当該導電層704と接続され、当該導電層703は、別のコンタクトホール705を介して当該導電層704と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。
なお、導電層703の一部の上に導電層704を形成し、当該導電層703は、コンタクトホール705を介して導電層704と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。
なお、導電層704の一部の下に導電層701、又は導電層703を形成し、当該導電層704は、コンタクトホール705を介して、当該導電層701、又は当該導電層703と接続されることが可能である。こうすることによって、配線抵抗を下げることができる。
なお、すでに述べたように、トランジスタ101_1のゲートと第1端子との間の寄生容量よりも、トランジスタ101_1のゲートと第2端子との間の寄生容量を大きくすることが可能である。図38に示すように、トランジスタ101_1の第1端子として機能することが可能な導電層703の幅を幅731と示し、トランジスタ101_1の第2端子として機能することが可能な導電層703の幅を幅732と示す。そして、幅731は、幅732よりも大きいことが可能である。こうすることによって、トランジスタ101_1のゲートと第1端子との間の寄生容量よりも、トランジスタ101_1のゲートと第2端子との間の寄生容量を大きくすることが可能である。ただし、これに限定されない。
なお、すでに述べたように、トランジスタ101_2のゲートと第1端子との間の寄生容量よりも、トランジスタ101_2のゲートと第2端子との間の寄生容量を大きくすることが可能である。図38に示すように、トランジスタ101_2の第1端子として機能することが可能な導電層703の幅を幅741と示し、トランジスタ101_2の第2端子として機能することが可能な導電層703の幅を幅742と示す。そして、幅741は、幅742よりも大きいことが可能である。こうすることによって、トランジスタ101_2のゲートと第1端子との間の寄生容量よりも、トランジスタ101_2のゲートと第2端子との間の寄生容量を大きくすることが可能である。ただし、これに限定されない。
(実施の形態12)
本実施の形態においては、電子機器の例について説明する。
図39(A)乃至図39(H)、図40(A)乃至図40(D)は、電子機器を示す図である。これらの電子機器は、筐体5000、表示部5001、スピーカ5003、LEDランプ5004、操作キー5005(表示装置の動作を制御する操作スイッチ、又は電源スイッチを含む)、接続端子5006、センサ5007(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの)、マイクロフォン5008、等を有することができる。
図39(A)はモバイルコンピュータであり、上述したものの他に、スイッチ5009、赤外線ポート5010、等を有することができる。図39(B)は記録媒体を備えた携帯型の画像再生装置(たとえば、DVD再生装置)であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図39(C)はゴーグル型ディスプレイであり、上述したものの他に、第2表示部5002、支持部5012、イヤホン5013、等を有することができる。図39(D)は携帯型遊技機であり、上述したものの他に、記録媒体読込部5011、等を有することができる。図39(E)はプロジェクタであり、上述したものの他に、光源5033、投射レンズ5034、等を有することができる。図39(F)は携帯型遊技機であり、上述したものの他に、第2表示部5002、記録媒体読込部5011、等を有することができる。図39(G)はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図39(H)は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器5017、等を有することができる。図40(A)はディスプレイであり、上述したものの他に、支持台5018、等を有することができる。図40(B)はカメラであり、上述したものの他に、外部接続ポート5019、シャッターボタン5015、受像部5016、等を有することができる。図40(C)はコンピュータであり、上述したものの他に、ポインティングデバイス5020、外部接続ポート5019、リーダ/ライタ5021、等を有することができる。図40(D)は携帯電話機であり、上述したものの他に、アンテナ5014、携帯電話・移動端末向けの1セグメント部分受信サービス用チューナ、等を有することができる。
図39(A)乃至図39(H)、図40(A)乃至図40(D)に示す電子機器は、様々な機能を有することができる。例えば、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア(プログラム)によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、又は、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動又は手動で補正する機能、撮影した画像を記録媒体(外部又はカメラに内蔵)に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図39(A)乃至図39(H)、図40(A)乃至図40(D)に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。本実施の形態の電子機器と、実施の形態1〜実施の形態9の半導体装置、シフトレジスタ、又は表示装置とを組み合わせることによって、信頼性の向上、歩留まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができる。
次に、半導体装置の応用例を説明する。
図40(E)に、半導体装置を、建造物と一体にして設けた例について示す。図40(E)は、筐体5022、表示部5023、操作部であるリモコン装置5024、スピーカ5025等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
図40(F)に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示す。表示パネル5026は、ユニットバス5027と一体に取り付けられており、入浴者は表示パネル5026の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図40(G)は、半導体装置を、自動車に設けた例について示した図である。表示パネル5028は、自動車の車体5029に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有していてもよい。
図40(H)は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図である。図40(H)は、旅客用飛行機の座席上部の天井5030に表示パネル5031を設けたときの、使用時の形状について示した図である。表示パネル5031は、天井5030とヒンジ部5032を介して一体に取り付けられており、ヒンジ部5032の伸縮により乗客は表示パネル5031の視聴が可能になる。表示パネル5031は乗客が操作することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車(自動車、バス等を含む)、電車(モノレール、鉄道等を含む)、船舶等、様々なものに設置することができる。
10 回路
11_1 スイッチ
11_2 スイッチ
11 スイッチ
21 経路
100 回路
101 トランジスタ
101p トランジスタ
101a ダイオード
102 トランジスタ
102p トランジスタ
111 配線
112 配線
111A 配線
112A 配線
112B 配線
114A 配線
114B 配線
117A 配線
117B 配線
117C 配線
117D 配線
117E 配線
117F 配線
117G 配線
117H 配線
117I 配線
117J 配線
117K 配線
301a ダイオード
301p トランジスタ
3020 画素
3021 トランジスタ
3022 液晶素子
3023 容量素子
302a ダイオード
302p トランジスタ
111 配線
112 配線
113 配線
114 配線
115 配線
116 配線
117 配線
118 配線
120 回路
121 容量素子
122 トランジスタ
200 回路
201 トランジスタ
202 トランジスタ
203 トランジスタ
211 配線
300 回路
301 トランジスタ
302 トランジスタ
303 トランジスタ
303a ダイオード
303p トランジスタ
304 トランジスタ
304a ダイオード
304p トランジスタ
310 回路
311 トランジスタ
312 トランジスタ
313 トランジスタ
314 トランジスタ
315 容量素子
316 トランジスタ
320 回路
321 トランジスタ
322 トランジスタ
323 トランジスタ
324 トランジスタ
325 容量素子
326 トランジスタ
330 回路
331 トランジスタ
332 トランジスタ
333 トランジスタ
334 トランジスタ
335 トランジスタ
336 トランジスタ
342 トランジスタ
344 トランジスタ
500 シフトレジスタ
501 フリップフロップ
511 配線
512 配線
513 配線
514 配線
515 配線
516 配線
517 配線
518 配線
520 回路
521 回路
522 回路
600 回路
601 回路
602 回路
603 トランジスタ
604 配線
605 配線
614 信号
615 信号
701 導電層
702 半導体層
703 導電層
704 導電層
705 コンタクトホール
731 幅
732 幅
741 幅
742 幅
3031 配線
3032 配線
3033 配線
3034 電極
3041 信号
3042 信号
3043 電圧
5000 筐体
5001 表示部
5002 表示部
5003 スピーカ
5004 LEDランプ
5005 操作キー
5006 接続端子
5007 センサ
5008 マイクロフォン
5009 スイッチ
5010 赤外線ポート
5011 記録媒体読込部
5012 支持部
5013 イヤホン
5014 アンテナ
5015 シャッターボタン
5016 受像部
5017 充電器
5018 支持台
5019 外部接続ポート
5020 ポインティングデバイス
5021 リーダ/ライタ
5022 筐体
5023 表示部
5024 リモコン装置
5025 スピーカ
5026 表示パネル
5027 ユニットバス
5028 表示パネル
5029 車体
5030 天井
5031 表示パネル
5032 ヒンジ部
5033 光源
5034 投射レンズ
5260 基板
5261 絶縁層
5262 半導体層
5263 絶縁層
5264 導電層
5265 絶縁層
5266 導電層
5267 絶縁層
5268 導電層
5269 絶縁層
5270 発光層
5271 導電層
5273 絶縁層
5300 基板
5301 導電層
5302 絶縁層
5304 導電層
5305 絶縁層
5306 導電層
5307 液晶層
5308 導電層
5350 領域
5351 領域
5352 半導体基板
5353 領域
5354 絶縁層
5355 領域
5356 絶縁層
5357 導電層
5358 絶縁層
5359 導電層
5360 ビデオ信号
5361 回路
5362 回路
5363 回路
5364 画素部
5365 回路
5366 照明装置
5367 画素
5371 配線
5372 配線
5373 配線
5380 基板
5381 入力端子
5391 基板
5392 駆動回路
5393 画素部
5400 基板
5401 導電層
5402 絶縁層
5404 導電層
5405 絶縁層
5406 導電層
5407 液晶層
5408 絶縁層
5409 導電層
5410 基板
5420 基板
5421 導電層
5422 導電層
5423 絶縁層
5424 コンタクトホール
5425 酸化物半導体層
5429 導電層
5430 導電層
5431 導電層
5432 絶縁層
5433 導電層
5434 導電層
5435 絶縁層
5436 酸化物半導体層
5437 導電層
5438 導電層
5439 導電層
5440 導電層
5441 トランジスタ
5442 容量素子
3020A サブ画素
3020B サブ画素
3021A トランジスタ
3021B トランジスタ
3022A 液晶素子
3022B 液晶素子
3023A 容量素子
3023B 容量素子
3031A 配線
3031B 配線
3032A 配線
3032B 配線
5262a 領域
5262b 領域
5262c 領域
5262d 領域
5262e 領域
5303a 半導体層
5303b 半導体層
5361a 回路
5361b 回路
5362a 回路
5362b 回路
5403a 半導体層
5403b 半導体層

Claims (10)

  1. 第1の入力信号、第2の入力信号、及び第3の入力信号が入力され、出力信号を出力する駆動回路と、
    液晶素子を有し、前記出力信号に応じて前記液晶素子に印加される電圧が設定される画素と、を有し、
    前記駆動回路は、
    前記第3の入力信号に応じてオン又はオフになる第1のスイッチ及び第2のスイッチと、
    前記第1のスイッチがオン又はオフになることにより前記第1の入力信号が入力されるか否かが制御され、前記第1の入力信号に応じてオン又はオフになることにより前記出力信号の電位状態を設定するか否かを制御する第3のスイッチと、
    前記第2のスイッチがオン又はオフになることにより前記第2の入力信号が入力されるか否かが制御され、前記第2の入力信号に応じてオン又はオフになることにより前記出力信号の電位状態を設定するか否かを制御する第4のスイッチと、を有する液晶表示装置。
  2. 第1の入力信号、第2の入力信号、及び第3の入力信号が入力され、出力信号を出力する駆動回路と、
    液晶素子を有し、前記出力信号に応じて前記液晶素子に印加される電圧が設定される画素と、を有し、
    前記駆動回路は、
    ゲート、ソース、及びドレインを有し、前記ゲートに前記第3の入力信号が入力され、前記ソース及び前記ドレインの一方に前記第1の信号が入力される第1のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートに前記第3の入力信号が入力され、前記ソース及び前記ドレインの一方に前記第2の信号が入力される第2のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第1のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、オン又はオフになることにより前記出力信号の電位状態を設定するか否かを制御する第3のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第2のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、オン又はオフになることにより前記出力信号の電位状態を設定するか否かを制御する第4のトランジスタと、を有する液晶表示装置。
  3. 第1の入力信号、第2の入力信号、第3の入力信号、及び第4の入力信号が入力され、出力信号を出力する駆動回路と、
    液晶素子を有し、前記出力信号に応じて前記液晶素子に印加される電圧が設定される画素と、を有し、
    前記駆動回路は、
    前記第1の入力信号が入力される第1の配線と、
    前記第2の入力信号が入力される第2の配線と、
    前記第3の入力信号が入力される第3の配線と、
    前記第4の入力信号が入力される第4の配線と、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第3の配線に電気的に接続され、前記ソース及び前記ドレインの一方が前記第1の配線に電気的に接続された第1のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第3の配線に電気的に接続され、前記ソース及び前記ドレインの一方が前記第2の配線に電気的に接続された第2のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第1のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインの一方が前記第4の配線に電気的に接続された第3のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第2のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインの一方が前記第4の配線に電気的に接続された第4のトランジスタと、
    前記第3のトランジスタの前記ソース及び前記ドレインの他方並びに前記第4のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、与えられる電位が前記出力信号の電位となる第5の配線と、を有する液晶表示装置。
  4. 第1の入力信号、第2の入力信号、第3の入力信号、及び第4の入力信号が入力され、出力信号を出力する駆動回路と、
    液晶素子を有し、前記出力信号に従って前記液晶素子に印加される電圧が設定される画素と、を有し、
    前記駆動回路は、
    前記第1の入力信号が入力される第1の配線と、
    前記第2の入力信号が入力される第2の配線と、
    前記第3の入力信号が入力される第3の配線と、
    前記第4の入力信号が入力される第4の配線と、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第1の配線に電気的に接続された第1のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第2の配線に電気的に接続された第2のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第1のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインの一方が前記第3の配線に電気的に接続された第3のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲートが前記第2のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、前記ソース及び前記ドレインの一方が前記第4の配線に電気的に接続された第4のトランジスタと、
    前記第3のトランジスタの前記ソース及び前記ドレインの他方並びに前記第4のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、与えられる電位が前記出力信号の電位となる第5の配線と、を有する液晶表示装置。
  5. 第1の入力信号及び第2の入力信号が入力され、出力信号を出力する駆動回路と、
    液晶素子を有し、前記出力信号に従って前記液晶素子に印加される電圧が設定される画素と、を有し、
    前記駆動回路は、
    前記第1の入力信号が入力される第1の配線と、
    前記第2の入力信号が入力される第2の配線と、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第1の配線に電気的に接続された第1のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第2の配線に電気的に接続された第2のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第1のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第3のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第2のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第4のトランジスタと、
    前記第3のトランジスタの前記ソース及び前記ドレインの他方並びに前記第4のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続され、与えられる電位が前記出力信号の電位となる第3の配線と、を有する液晶表示装置。
  6. 請求項1乃至請求項5のいずれか一項において、
    前記第3のトランジスタのチャネル幅は、前記第4のトランジスタのチャネル幅と等しい液晶表示装置。
  7. 請求項1乃至請求項6のいずれか一項において、
    前記第1のトランジスタのチャネル幅は、前記第3のトランジスタのチャネル幅よりも小さく、
    前記第2のトランジスタのチャネル幅は、前記第4のトランジスタのチャネル幅よりも小さい液晶表示装置。
  8. 第1の入力信号及び第2の入力信号が入力され、出力信号を出力する駆動回路と、
    液晶素子を有し、前記出力信号に従って前記液晶素子に印加される電圧が設定される画素と、を有し、
    前記駆動回路は、
    前記第1の入力信号が入力される第1の配線と、
    前記第2の入力信号が入力される第2の配線と、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第1の配線に電気的に接続された第1のトランジスタと、
    ゲート、ソース、及びドレインを有し、前記ゲート並びに前記ソース及び前記ドレインの一方が前記第2の配線に電気的に接続された第2のトランジスタと、を有し、
    正極及び負極を有し、前記正極が前記第1のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第1のダイオードと、
    正極及び負極を有し、前記正極が前記第2のトランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第2のダイオードと、
    前記第1のダイオードの前記負極並びに前記第2のダイオードの前記負極に電気的に接続され、与えられる電位が前記出力信号の電位となる第3の配線と、を有する液晶表示装置。
  9. 請求項1乃至請求項8のいずれか一項において、
    前記第1のトランジスタのチャネル幅は、前記第2のトランジスタのチャネル幅と等しい液晶表示装置。
  10. 請求項1乃至請求項9のいずれか一項に記載の液晶表示装置と、
    前記液晶表示装置の動作を制御する操作スイッチと、を少なくとも有する電子機器。
JP2010069223A 2009-03-26 2010-03-25 表示装置 Active JP5639775B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010069223A JP5639775B2 (ja) 2009-03-26 2010-03-25 表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009077200 2009-03-26
JP2009077200 2009-03-26
JP2010069223A JP5639775B2 (ja) 2009-03-26 2010-03-25 表示装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013236410A Division JP5617025B2 (ja) 2009-03-26 2013-11-15 シフトレジスタ

Publications (3)

Publication Number Publication Date
JP2010250305A true JP2010250305A (ja) 2010-11-04
JP2010250305A5 JP2010250305A5 (ja) 2013-05-02
JP5639775B2 JP5639775B2 (ja) 2014-12-10

Family

ID=42307900

Family Applications (14)

Application Number Title Priority Date Filing Date
JP2010069223A Active JP5639775B2 (ja) 2009-03-26 2010-03-25 表示装置
JP2013236410A Active JP5617025B2 (ja) 2009-03-26 2013-11-15 シフトレジスタ
JP2014185953A Active JP5801460B2 (ja) 2009-03-26 2014-09-12 シフトレジスタ及び表示装置
JP2015165534A Active JP6069437B2 (ja) 2009-03-26 2015-08-25 表示装置
JP2016098754A Withdrawn JP2016184453A (ja) 2009-03-26 2016-05-17 シフトレジスタ
JP2017023765A Withdrawn JP2017126395A (ja) 2009-03-26 2017-02-13 半導体装置
JP2017182157A Active JP6291121B2 (ja) 2009-03-26 2017-09-22 表示装置
JP2018021028A Active JP6585204B2 (ja) 2009-03-26 2018-02-08 表示装置
JP2019160852A Active JP6894949B2 (ja) 2009-03-26 2019-09-04 表示装置
JP2021094146A Active JP7437352B2 (ja) 2009-03-26 2021-06-04 表示装置
JP2022093902A Active JP7106029B1 (ja) 2009-03-26 2022-06-09 表示装置
JP2022111655A Pending JP2022160439A (ja) 2009-03-26 2022-07-12 表示装置
JP2023168462A Active JP7460841B2 (ja) 2009-03-26 2023-09-28 表示装置
JP2024044371A Active JP7480443B1 (ja) 2009-03-26 2024-03-21 表示装置

Family Applications After (13)

Application Number Title Priority Date Filing Date
JP2013236410A Active JP5617025B2 (ja) 2009-03-26 2013-11-15 シフトレジスタ
JP2014185953A Active JP5801460B2 (ja) 2009-03-26 2014-09-12 シフトレジスタ及び表示装置
JP2015165534A Active JP6069437B2 (ja) 2009-03-26 2015-08-25 表示装置
JP2016098754A Withdrawn JP2016184453A (ja) 2009-03-26 2016-05-17 シフトレジスタ
JP2017023765A Withdrawn JP2017126395A (ja) 2009-03-26 2017-02-13 半導体装置
JP2017182157A Active JP6291121B2 (ja) 2009-03-26 2017-09-22 表示装置
JP2018021028A Active JP6585204B2 (ja) 2009-03-26 2018-02-08 表示装置
JP2019160852A Active JP6894949B2 (ja) 2009-03-26 2019-09-04 表示装置
JP2021094146A Active JP7437352B2 (ja) 2009-03-26 2021-06-04 表示装置
JP2022093902A Active JP7106029B1 (ja) 2009-03-26 2022-06-09 表示装置
JP2022111655A Pending JP2022160439A (ja) 2009-03-26 2022-07-12 表示装置
JP2023168462A Active JP7460841B2 (ja) 2009-03-26 2023-09-28 表示装置
JP2024044371A Active JP7480443B1 (ja) 2009-03-26 2024-03-21 表示装置

Country Status (6)

Country Link
US (4) US20100245335A1 (ja)
EP (1) EP2234100B1 (ja)
JP (14) JP5639775B2 (ja)
KR (10) KR101712385B1 (ja)
CN (2) CN101847388B (ja)
TW (8) TWI612514B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044047A (ja) * 2014-04-24 2021-03-18 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330702B2 (en) * 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
US8319528B2 (en) 2009-03-26 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having interconnected transistors and electronic device including semiconductor device
US8872751B2 (en) 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9335870B2 (en) * 2010-06-07 2016-05-10 Apple Inc. Touch-display crosstalk
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
KR20120046539A (ko) 2010-11-02 2012-05-10 삼성메디슨 주식회사 바디 마크를 제공하는 초음파 시스템 및 방법
KR101818567B1 (ko) * 2011-05-18 2018-02-22 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
US8804344B2 (en) * 2011-06-10 2014-08-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film
CN102708818B (zh) * 2012-04-24 2014-07-09 京东方科技集团股份有限公司 一种移位寄存器和显示器
TWI469119B (zh) * 2012-08-06 2015-01-11 Au Optronics Corp 顯示器及其閘極驅動器
TWI459368B (zh) 2012-09-14 2014-11-01 Au Optronics Corp 顯示裝置及其閘極信號產生方法
CN103198866B (zh) * 2013-03-06 2015-08-05 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、阵列基板以及显示装置
TWI478132B (zh) 2013-06-14 2015-03-21 Au Optronics Corp 閘極驅動電路
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
US9680030B1 (en) * 2015-12-02 2017-06-13 Advanced Device Research Inc. Enhancement-mode field effect transistor having metal oxide channel layer
JP2018093483A (ja) * 2016-11-29 2018-06-14 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
TWI659254B (zh) * 2017-10-24 2019-05-11 元太科技工業股份有限公司 驅動基板及顯示裝置
CN109698204B (zh) * 2017-10-24 2021-09-07 元太科技工业股份有限公司 驱动基板及显示装置
US11394372B2 (en) * 2019-11-14 2022-07-19 Korea Electronics Technology Institute Wide band gap power semiconductor system and driving method thereof
CN111833803A (zh) * 2020-06-24 2020-10-27 杭州视芯科技有限公司 Led显示系统及其控制方法
CN117396943A (zh) * 2022-03-21 2024-01-12 京东方科技集团股份有限公司 显示基板和显示装置
CN116886087B (zh) * 2023-07-31 2024-02-02 北京中科格励微科技有限公司 一种降低负载辐射的开关电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006189762A (ja) * 2004-12-28 2006-07-20 Lg Phillips Lcd Co Ltd 平板表示装置用シフトレジスト

Family Cites Families (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06102536A (ja) * 1992-09-22 1994-04-15 Hitachi Ltd 薄膜トランジスタアレイ
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
US5517542A (en) 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
FR2743662B1 (fr) * 1996-01-11 1998-02-13 Thomson Lcd Perfectionnement aux registres a decalage utilisant des transistors mis de meme polarite
JP3607016B2 (ja) * 1996-10-02 2005-01-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター
KR100235590B1 (ko) * 1997-01-08 1999-12-15 구본준 박막트랜지스터 액정표시장치의 구동방법
KR100242244B1 (ko) * 1997-08-09 2000-02-01 구본준 스캐닝 회로
KR100281336B1 (ko) * 1998-10-21 2001-03-02 구본준 쉬프트 레지스터 회로
KR100438525B1 (ko) * 1999-02-09 2004-07-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터 회로
JP2000150895A (ja) 1998-11-16 2000-05-30 Alps Electric Co Ltd 薄膜トランジスタ及び画像表示装置の駆動装置
JP3689003B2 (ja) * 2000-03-30 2005-08-31 シャープ株式会社 アクティブマトリクス型液晶表示装置
JP2002133890A (ja) * 2000-10-24 2002-05-10 Alps Electric Co Ltd シフトレジスタ
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
KR100752602B1 (ko) 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP2001326365A (ja) * 2001-03-27 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP4439761B2 (ja) * 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4397555B2 (ja) * 2001-11-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置、電子機器
US7020675B2 (en) * 2002-03-26 2006-03-28 Intel Corporation Multiplier using MOS channel widths for code weighting
KR100846464B1 (ko) 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
JP2004094058A (ja) * 2002-09-02 2004-03-25 Semiconductor Energy Lab Co Ltd 液晶表示装置および液晶表示装置の駆動方法
KR100898785B1 (ko) 2002-10-24 2009-05-20 엘지디스플레이 주식회사 액정표시장치
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR100487439B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 평판표시장치의 양방향 구동 회로 및 구동 방법
KR100918180B1 (ko) 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터
US7319452B2 (en) * 2003-03-25 2008-01-15 Samsung Electronics Co., Ltd. Shift register and display device having the same
KR100965176B1 (ko) * 2003-04-07 2010-06-24 삼성전자주식회사 디지털 엑스레이 디텍터용 어레이 패널 및 이의 제조 방법
US7486269B2 (en) 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
WO2005055178A1 (en) * 2003-12-02 2005-06-16 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and television apparatus
KR100973822B1 (ko) 2003-12-19 2010-08-03 삼성전자주식회사 액정 표시 장치의 구동 장치
US7273773B2 (en) * 2004-01-26 2007-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing thereof, and television device
KR20050079718A (ko) 2004-02-06 2005-08-11 삼성전자주식회사 시프트 레지스터와 이를 갖는 표시 장치
JP2005285168A (ja) * 2004-03-29 2005-10-13 Alps Electric Co Ltd シフトレジスタ及びそれを用いた液晶駆動回路
KR101023726B1 (ko) * 2004-03-31 2011-03-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR101030528B1 (ko) * 2004-05-27 2011-04-26 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 사용한 액정표시장치
KR101016291B1 (ko) * 2004-06-30 2011-02-22 엘지디스플레이 주식회사 액정표시장치 및 그의 제조방법
TWI393093B (zh) 2004-06-30 2013-04-11 Samsung Display Co Ltd 移位暫存器,具有該移位暫存器之顯示裝置,及其驅動方法
TWI271682B (en) * 2004-08-03 2007-01-21 Au Optronics Corp Liquid crystal display and method for driving the same
KR101048365B1 (ko) * 2004-09-09 2011-07-11 삼성전자주식회사 트랜지스터와 이를 갖는 표시장치
US7358789B2 (en) * 2004-12-03 2008-04-15 Semiconductor Energy Laboratory Co., Ltd. Level shifter for display device
JP2006164477A (ja) * 2004-12-10 2006-06-22 Casio Comput Co Ltd シフトレジスタ、該シフトレジスタの駆動制御方法及び該シフトレジスタを備えた表示駆動装置
KR101078454B1 (ko) * 2004-12-31 2011-10-31 엘지디스플레이 주식회사 잡음이 제거된 쉬프트레지스터구조 및 이를 구비한액정표시소자
KR101246023B1 (ko) 2005-01-06 2013-03-26 삼성디스플레이 주식회사 어레이 기판 및 이를 갖는 표시장치
JP2006228312A (ja) * 2005-02-16 2006-08-31 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
JP4993544B2 (ja) * 2005-03-30 2012-08-08 三菱電機株式会社 シフトレジスタ回路
JP5190722B2 (ja) * 2005-05-20 2013-04-24 Nltテクノロジー株式会社 ブートストラップ回路並びにこれを用いたシフトレジスタ、走査回路及び表示装置
JP2006344306A (ja) * 2005-06-09 2006-12-21 Mitsubishi Electric Corp シフトレジスタ
KR101143004B1 (ko) * 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
TWI259471B (en) * 2005-06-21 2006-08-01 Chi Mei Optoelectronics Corp Shift-register circuit
US9318053B2 (en) * 2005-07-04 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI321774B (en) * 2005-08-08 2010-03-11 Innolux Display Corp Driving circuit of liquid crystal display device
CN100495576C (zh) * 2005-09-07 2009-06-03 友达光电股份有限公司 移位寄存器电路
KR101160836B1 (ko) * 2005-09-27 2012-06-29 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
CN102331639A (zh) * 2005-12-05 2012-01-25 株式会社半导体能源研究所 液晶显示器
KR101256663B1 (ko) * 2005-12-28 2013-04-19 엘지디스플레이 주식회사 액정표시장치와 그의 제조 및 구동방법
KR101183411B1 (ko) * 2005-12-30 2012-09-14 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR101261450B1 (ko) * 2006-02-06 2013-05-10 삼성디스플레이 주식회사 액정 표시 장치와 그 제조 방법
KR20070081016A (ko) * 2006-02-09 2007-08-14 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5128102B2 (ja) * 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP4912000B2 (ja) 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101240651B1 (ko) * 2006-04-12 2013-03-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP2007288080A (ja) * 2006-04-20 2007-11-01 Seiko Epson Corp フレキシブル電子デバイス
JP4912023B2 (ja) 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
KR101232153B1 (ko) 2006-05-11 2013-02-13 엘지디스플레이 주식회사 게이트 구동회로
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5386069B2 (ja) * 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US8154493B2 (en) * 2006-06-02 2012-04-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device, driving method of the same, and electronic device using the same
KR101300038B1 (ko) * 2006-08-08 2013-08-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4919738B2 (ja) * 2006-08-31 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI349906B (en) * 2006-09-01 2011-10-01 Au Optronics Corp Shift register, shift register array circuit, and display apparatus
KR20080026391A (ko) 2006-09-20 2008-03-25 삼성전자주식회사 쉬프트 레지스트용 박막 트랜지스터 및 이를 포함하는쉬프트 레지스터
US7732351B2 (en) * 2006-09-21 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and laser processing apparatus
KR20080028042A (ko) * 2006-09-26 2008-03-31 삼성전자주식회사 박막트랜지스터 기판 및 그 제조 방법
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
TWI675358B (zh) 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI332645B (en) * 2006-10-17 2010-11-01 Au Optronics Corp Driving circuit of liquid crystal display device
JP4970004B2 (ja) * 2006-11-20 2012-07-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置、並びに信号生成回路
JP5177999B2 (ja) * 2006-12-05 2013-04-10 株式会社半導体エネルギー研究所 液晶表示装置
TWI328880B (en) 2007-01-31 2010-08-11 Au Optronics Corp Method for fabricating a pixel structure of a liquid crystal display device
JP5090008B2 (ja) * 2007-02-07 2012-12-05 三菱電機株式会社 半導体装置およびシフトレジスタ回路
KR100894358B1 (ko) 2007-03-02 2009-04-22 삼성중공업 주식회사 단말기의 시각 동기화 방법
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101296645B1 (ko) 2007-03-12 2013-08-14 엘지디스플레이 주식회사 쉬프트 레지스터
TWI385624B (zh) * 2007-04-11 2013-02-11 Wintek Corp 移位暫存器及其位準控制器
TWI360094B (en) * 2007-04-25 2012-03-11 Wintek Corp Shift register and liquid crystal display
CN100592425C (zh) * 2007-04-27 2010-02-24 群康科技(深圳)有限公司 移位寄存器及液晶显示器
US8610655B2 (en) * 2007-05-10 2013-12-17 Samsung Display Co., Ltd. Method for removing noise, switching circuit for performing the same and display device having the switching circuit
TWI362027B (en) * 2007-06-20 2012-04-11 Au Optronics Corp Liquid crystal display, gate driving circuit and driving circuit unit thereof
EP2159632A4 (en) * 2007-06-28 2011-08-10 Sharp Kk ACTIVE MATRIX SUBSTRATE, LIQUID CRYSTAL SCREEN, LIQUID CRYSTAL DISPLAY UNIT, LIQUID CRYSTAL DISPLAY DEVICE, TELEVISION RECEIVER AND METHOD FOR PRODUCING A LIQUID CRYSTAL SCREEN
TWI343654B (en) * 2007-07-25 2011-06-11 Au Optronics Corp Method for fabricating pixel structures
JP4410276B2 (ja) * 2007-07-31 2010-02-03 統▲宝▼光電股▲分▼有限公司 液晶表示装置
TWI338900B (en) 2007-08-07 2011-03-11 Au Optronics Corp Shift register array
JP2009077200A (ja) 2007-09-21 2009-04-09 Yamaha Corp 音声通信装置
US7831010B2 (en) * 2007-11-12 2010-11-09 Mitsubishi Electric Corporation Shift register circuit
TWI374510B (en) 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
TWI382539B (zh) 2008-07-18 2013-01-11 Chimei Innolux Corp 薄膜電晶體基板及其製程
JP5434007B2 (ja) * 2008-08-01 2014-03-05 カシオ計算機株式会社 フリップフロップ回路、シフトレジスタ及び電子機器
US9741309B2 (en) * 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
US8068577B2 (en) * 2009-09-23 2011-11-29 Au Optronics Corporation Pull-down control circuit and shift register of using same
JP5457826B2 (ja) * 2009-12-28 2014-04-02 株式会社ジャパンディスプレイ レベルシフト回路、信号駆動回路、表示装置および電子機器
JP5396543B2 (ja) * 2010-09-02 2014-01-22 シャープ株式会社 信号処理回路、ドライバ回路、表示装置
WO2022029871A1 (ja) 2020-08-04 2022-02-10 日本電信電話株式会社 光ファイバ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006189762A (ja) * 2004-12-28 2006-07-20 Lg Phillips Lcd Co Ltd 平板表示装置用シフトレジスト

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044047A (ja) * 2014-04-24 2021-03-18 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
TW201727614A (zh) 2017-08-01
JP2022130455A (ja) 2022-09-06
JP6069437B2 (ja) 2017-02-01
US11514871B2 (en) 2022-11-29
KR20210111221A (ko) 2021-09-10
TWI643178B (zh) 2018-12-01
TW201539421A (zh) 2015-10-16
US20100245335A1 (en) 2010-09-30
KR102515892B1 (ko) 2023-03-31
JP2018032461A (ja) 2018-03-01
KR102235733B1 (ko) 2021-04-05
CN104200788A (zh) 2014-12-10
JP2014067480A (ja) 2014-04-17
KR101712385B1 (ko) 2017-03-06
KR20210037652A (ko) 2021-04-06
JP6585204B2 (ja) 2019-10-02
TW201807696A (zh) 2018-03-01
JP5801460B2 (ja) 2015-10-28
KR102300168B1 (ko) 2021-09-10
JP2015035248A (ja) 2015-02-19
KR20230047344A (ko) 2023-04-07
KR102015761B1 (ko) 2019-08-29
US20210233485A1 (en) 2021-07-29
JP6894949B2 (ja) 2021-06-30
KR20180120649A (ko) 2018-11-06
TWI661417B (zh) 2019-06-01
TWI612514B (zh) 2018-01-21
CN101847388B (zh) 2014-10-22
TWI712028B (zh) 2020-12-01
JP2018097386A (ja) 2018-06-21
KR20170023913A (ko) 2017-03-06
KR20100108249A (ko) 2010-10-06
EP2234100B1 (en) 2016-11-02
JP2020030411A (ja) 2020-02-27
JP5617025B2 (ja) 2014-10-29
KR20190100137A (ko) 2019-08-28
TWI585740B (zh) 2017-06-01
TWI501217B (zh) 2015-09-21
TW201941183A (zh) 2019-10-16
JP6291121B2 (ja) 2018-03-14
JP7480443B1 (ja) 2024-05-09
KR20240013261A (ko) 2024-01-30
US20180174544A1 (en) 2018-06-21
CN101847388A (zh) 2010-09-29
JP2017126395A (ja) 2017-07-20
TW201820308A (zh) 2018-06-01
EP2234100A3 (en) 2011-06-01
JP5639775B2 (ja) 2014-12-10
TW202109502A (zh) 2021-03-01
TWI777293B (zh) 2022-09-11
JP7106029B1 (ja) 2022-07-25
TW201040931A (en) 2010-11-16
EP2234100A2 (en) 2010-09-29
KR20220039692A (ko) 2022-03-29
CN104200788B (zh) 2017-06-27
KR101782328B1 (ko) 2017-09-27
KR20170108931A (ko) 2017-09-27
JP2022160439A (ja) 2022-10-19
KR102628585B1 (ko) 2024-01-25
JP7437352B2 (ja) 2024-02-22
US20230090062A1 (en) 2023-03-23
TW202301315A (zh) 2023-01-01
JP2016184453A (ja) 2016-10-20
KR102377762B1 (ko) 2022-03-23
US10964281B2 (en) 2021-03-30
JP7460841B2 (ja) 2024-04-02
JP2021157185A (ja) 2021-10-07
JP2023178320A (ja) 2023-12-14
JP2016027520A (ja) 2016-02-18
KR101914925B1 (ko) 2018-11-05

Similar Documents

Publication Publication Date Title
JP7106029B1 (ja) 表示装置
JP5466979B2 (ja) 表示装置
JP5728156B2 (ja) シフトレジスタ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130319

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130904

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20131029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131115

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140106

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20140124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141027

R150 Certificate of patent or registration of utility model

Ref document number: 5639775

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250