CN104200788A - 液晶显示装置及其驱动方法以及包含其的电子装置 - Google Patents

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Abstract

本公开涉及液晶显示装置及其驱动方法以及包含其的电子装置。目的是抑制驱动器电路中的晶体管特性的降级。其中包含用于通过按照第一输入信号而被接通和切断来控制是否设置输出信号的电位状态的第一开关、以及用于通过按照第二输入信号而被接通和切断来控制是否设置输出信号的电位状态的第二开关。通过接通和切断第一开关或第二开关，使第一布线和第二布线进入电连续性。

Description

液晶显示装置及其驱动方法以及包含其的电子装置
技术领域
本发明涉及半导体装置、显示装置、液晶显示装置、用于驱动这些装置的方法以及用于制造这些装置的方法。具体来说，本发明涉及包括在与像素部分相同的衬底上形成的驱动器电路的半导体装置、显示装置和液晶显示装置以及用于驱动这些装置的方法。此外，本发明还涉及包括该半导体装置、显示装置或液晶显示装置的电子装置。
背景技术
近年来，随着例如液晶电视等的大显示装置的增加，显示装置得到积极地发展。具体来说，一种用于通过使用包括非单晶半导体的晶体管在与像素部分相同的衬底之上形成例如栅极驱动器等驱动器电路的技术得到积极地发展，因为该技术在很大程度上有助于成本的降低和可靠性的提高。
在包括非单晶半导体的晶体管中，发生例如阈值电压的变化或者迁移性降低等降级。随着晶体管的这种降级的进行，变得难以操作驱动器电路并且无法显示图像。专利文献1和2以及非专利文献1分别公开一种移位寄存器，其中具有使来自触发器(flip flop)的输出信号的电平成为L电平(L表示低)的功能的晶体管的降级(下文中又将这种晶体管称作下拉晶体管)可被抑制。在这些文献中，使用两个下拉晶体管。这两个下拉晶体管连接在触发器的输出端子与对其供应VSS(又称作负电源)的布线之间。此外，一个下拉晶体管和另一个下拉晶体管交替导通(即，可以说，一个下拉晶体管和另一个下拉晶体管交替进入导通状态)。相应地，减小了下拉晶体管的每个导通的时间，使得可抑制下拉晶体管特性的降级。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.2005-050502
[专利文献2]日本公开专利申请No.2006-024350
[非专利文献]
[非专利文献1]Yong Ho Jang等人，“Integrated Gate DriverCircuit Using a-Si TFT with Dual Pull-down Structure”，Proceedings ofThe 11th International Display Workshops 2004，pp.333-336
发明内容
在常规技术所采用的结构中，用于控制输出信号以将其电平设置为高电平的晶体管(下文中又称作上拉晶体管)的栅极的电位高于正电源电压或者一些情况下的高电平的时钟信号的电位。因此，在一些情况下将高电压施加到上拉晶体管。备选地，在其它情况下，将高电压施加到与上拉晶体管的栅极连接的晶体管。备选地，在一些情况下，移位寄存器中包含的晶体管的沟道宽度很大，以使移位寄存器甚至在晶体管降级时也进行操作。备选地，在晶体管的沟道宽度很大的一些情况下，晶体管的栅极和源极或漏极可能短路。备选地，在一些情况下，当晶体管的沟道宽度很大时，移位寄存器中包含的晶体管的寄生电容增加。
根据本发明的一个实施例，一个目的是抑制晶体管特性的降级。备选地，根据本发明的一个实施例，一个目的是减小晶体管的沟道宽度。备选地，根据本发明的一个实施例，一个目的是抑制上拉晶体管特性的降级或者减小上拉晶体管的沟道宽度。备选地，根据本发明的一个实施例，一个目的是增加输出信号的幅度。备选地，根据本发明的一个实施例，一个目的是增加像素中包含的晶体管导通的时间。备选地，根据本发明的一个实施例，一个目的是改进信号到像素的不充分写入。备选地，根据本发明的一个实施例，一个目的是缩短输出信号的下降时间。备选地，根据本发明的一个实施例，一个目的是缩短输出信号的上升时间。备选地，根据本发明的一个实施例，一个目的是防止一行中的像素的视频信号写入不同行的像素。备选地，根据本发明的一个实施例，一个目的是减少来自驱动器电路的输出信号的下降时间的变化。备选地，根据本发明的一个实施例，一个目的是使像素晶体管中的穿通(feedthrough)一致。备选地，根据本发明的一个实施例，一个目的是减小串扰。备选地，根据本发明的一个实施例，一个目的是减小布局面积。备选地，一个目的是减小显示装置的帧的大小。备选地，根据本发明的一个实施例，一个目的是实现显示装置的更高清晰度。备选地，根据本发明的一个实施例，一个目的是提高产率。备选地，根据本发明的一个实施例，一个目的是降低制造成本。备选地，根据本发明的一个实施例，一个目的是减小输出信号的失真。备选地，根据本发明的一个实施例，一个目的是减小输出信号的延迟。备选地，根据本发明的一个实施例，一个目的是降低功率消耗。备选地，根据本发明的一个实施例，一个目的是降低外部电路的电流供应能力。备选地，根据本发明的一个实施例，一个目的是减小外部电路的大小或者包括外部电路的显示装置的大小。注意，这些目的的描述并不排除其它目的的存在。此外，本发明的一个实施例不一定实现上述全部目的。
本发明的一个实施例是液晶显示装置，其中包括：驱动器电路，对其中输入第一输入信号、第二输入信号和第三输入信号，并且从其中输出输出信号；以及像素，其中包括液晶元件，并且施加到液晶元件的电压按照输出信号来设置。驱动器电路包括第一开关、第二开关、第三开关和第四开关。第一开关和第二开关按照第三输入信号来接通和切断。第三开关通过按照第一输入信号而被接通或切断来控制是否设置输出信号的电位状态，第一输入信号的输入通过第一开关的接通和切断来控制。第四开关通过按照第二输入信号而被接通或切断来控制是否设置输出信号的电位状态，第二输入信号的输入通过第二开关的接通和切断来控制。
本发明的一个实施例是液晶显示装置，其中包括：驱动器电路，对其中输入第一输入信号、第二输入信号和第三输入信号，并且从其中输出输出信号；以及像素，其中包括液晶元件，并且施加到液晶元件的电压按照输出信号来设置。驱动器电路包括：第一晶体管，具有栅极、源极和漏极；第二晶体管，具有栅极、源极和漏极；第三晶体管，具有栅极、源极和漏极；以及第四晶体管，具有栅极、源极和漏极。将第三输入信号输入到第一晶体管的栅极，并且将第一输入信号输入到第一晶体管的源极和漏极其中之一。将第三输入信号输入到第二晶体管的栅极，并且将第二输入信号输入到第二晶体管的源极和漏极其中之一。第三晶体管的栅极电连接到第一晶体管的源极和漏极中的另一个，并且输出信号的电位状态通过第三晶体管的导通和截止来控制。第四晶体管的栅极电连接到第二晶体管的源极和漏极中的另一个，并且输出信号的电位状态通过第四晶体管的导通和截止来控制。
本发明的一个实施例是液晶显示装置，其中包括：驱动器电路，对其中输入第一输入信号、第二输入信号、第三输入信号和第四输入信号，并且从其中输出输出信号；以及像素，其中包括液晶元件，并且施加到液晶元件的电压按照输出信号来设置。驱动器电路包括：对其中输入第一输入信号的第一布线；第二布线，对其中输入第二输入信号；第三布线，对其中输入第三输入信号；第四布线，对其中输入第四输入信号；第一晶体管，具有栅极、源极和漏极；第二晶体管，具有栅极、源极和漏极；第三晶体管，具有栅极、源极和漏极；第四晶体管，具有栅极、源极和漏极；以及第五布线。第一晶体管的栅极电连接到第三布线，并且第一晶体管的源极和漏极其中之一电连接到第一布线。第二晶体管的栅极电连接到第三布线，并且第二晶体管的源极和漏极其中之一电连接到第二布线。第三晶体管的栅极电连接到第一晶体管的源极和漏极中的另一个，并且第三晶体管的源极和漏极其中之一电连接到第四布线。第四晶体管的栅极电连接到第二晶体管的源极和漏极中的另一个，并且第四晶体管的源极和漏极其中之一电连接到第四布线。第五布线电连接到第三晶体管的源极和漏极中的另一个以及第四晶体管的源极和漏极中的另一个，并且施加到第五布线的电位等于输出信号的电位。
本发明的一个实施例是液晶显示装置，其中包括：驱动器电路，对其中输入第一输入信号、第二输入信号、第三输入信号和第四输入信号，并且从其中输出输出信号；以及像素，其中包括液晶元件，并且施加到液晶元件的电压按照输出信号来设置。驱动器电路包括：对其中输入第一输入信号的第一布线；第二布线，对其中输入第二输入信号；第三布线，对其中输入第三输入信号；第四布线，对其中输入第四输入信号；第一晶体管，具有栅极、源极和漏极；第二晶体管，具有栅极、源极和漏极；第三晶体管，具有栅极、源极和漏极；第四晶体管，具有栅极、源极和漏极；以及第五布线。第一晶体管的源极和漏极其中之一以及栅极电连接到第一布线。第二晶体管的源极和漏极其中之一以及栅极电连接到第二布线。第三晶体管的栅极电连接到第一晶体管的源极和漏极中的另一个，并且第三晶体管的源极和漏极其中之一电连接到第三布线。第四晶体管的栅极电连接到第二晶体管的源极和漏极中的另一个，并且第四晶体管的源极和漏极其中之一电连接到第四布线。第五布线电连接到第三晶体管的源极和漏极中的另一个以及第四晶体管的源极和漏极中的另一个，并且施加到第五布线的电位等于输出信号的电位。
本发明的一个实施例是液晶显示装置，其中包括：驱动器电路，对其中输入第一输入信号和第二输入信号，并且从其中输出输出信号；以及像素，其中包括液晶元件，并且施加到液晶元件的电压按照输出信号来设置。驱动器电路包括：对其中输入第一输入信号的第一布线；第二布线，对其中输入第二输入信号；第一晶体管，具有栅极、源极和漏极；第二晶体管，具有栅极、源极和漏极；第三晶体管，具有栅极、源极和漏极；第四晶体管，具有栅极、源极和漏极；以及第三布线。第一晶体管的源极和漏极其中之一以及栅极电连接到第一布线。第二晶体管的源极和漏极其中之一以及栅极电连接到第二布线。第三晶体管的源极和漏极其中之一以及栅极电连接到第一晶体管的源极和漏极中的另一个。第四晶体管的源极和漏极其中之一以及栅极电连接到第二晶体管的源极和漏极中的另一个。第三布线电连接到第三晶体管的源极和漏极中的另一个以及第四晶体管的源极和漏极中的另一个，并且施加到第三布线的电位等于输出信号的电位。
根据本发明的一个实施例，第三晶体管的沟道宽度可等于第四晶体管的沟道宽度。
根据本发明的一个实施例，第一晶体管的沟道宽度可小于第三晶体管的沟道宽度，并且第二晶体管的沟道宽度可小于第四晶体管的沟道宽度。
本发明的一个实施例是液晶显示装置，其中包括：驱动器电路，对其中输入第一输入信号和第二输入信号，并且从其中输出输出信号；以及像素，其中包括液晶元件，并且施加到液晶元件的电压按照输出信号来设置。驱动器电路包括：对其中输入第一输入信号的第一布线；第二布线，对其中输入第二输入信号；第一晶体管，具有栅极、源极和漏极；第二晶体管，具有栅极、源极和漏极；第一二极管，具有正电极和负电极；第二二极管，具有正电极和负电极；以及第三布线。第一晶体管的源极和漏极其中之一以及栅极电连接到第一布线。第二晶体管的源极和漏极其中之一以及栅极电连接到第二布线。第一二极管的正电极电连接到第一晶体管的源极和漏极中的另一个。第二二极管的正电极电连接到第二晶体管的源极和漏极中的另一个。第三布线电连接到第一二极管的负电极以及第二二极管的负电极，并且施加到第三布线的电位等于输出信号的电位。
根据本发明的一个实施例，第一晶体管的沟道宽度可等于第二晶体管的沟道宽度。
本发明的一个实施例是电子装置，其中至少包括上述任一个中公开的液晶显示装置以及用于控制液晶显示装置的操作的操作开关。
注意，各种开关可用作开关。开关的示例是电开关、机械开关等等。也就是说，对于开关的种类没有具体限制，只要它可控制电流的流动。
开关的示例包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这类元件的逻辑电路。作为机械开关的示例，存在通过与数字微镜装置(DMD)相似的微机电系统(MEMS)技术所形成的开关。这种开关包括可机械移动的电极，并且通过电极的移动而控制电连接或者非电连接。
注意，通过使用n沟道和p沟道两种晶体管，CMOS开关可用作开关。
注意，显示元件、作为具有显示元件的装置的显示装置、发光元件以及作为具有发光元件的装置的发光装置可使用各种类型，并且可包括各种元件。例如，显示元件、显示装置、发光元件和发光装置可包括显示介质，其中对比度、亮度、反射率、透射率等通过电磁动作来改变，可使用例如EL(电致发光)元件(例如包括有机和无机材料的EL元件、有机EL元件或无机EL元件)、LED(例如白LED、红LED、绿LED或蓝LED)、晶体管(例如发射与电流对应的光线的晶体管)、电子发射器、液晶元件、电子墨水、电泳元件、光栅光阀(GLV)、数字微镜装置(DMD)或碳纳米管。备选地，显示装置的示例可以是等离子体显示器和压电陶瓷显示器。注意，具有EL元件的显示装置的示例包括EL显示器等等。具有电子发射器的显示装置的示例包括场致发射显示器(FED)、SED类型平板显示器(SED：表面传导电子发射显示器)等等。具有液晶元件的显示装置的示例包括液晶显示器(例如透射式液晶显示器、半透半反射式液晶显示器、反射式液晶显示器、直视式液晶显示器或者投影液晶显示器)等等。具有电子墨水或电泳元件的显示装置的示例包括电子纸。
液晶显示元件的一个示例是通过液晶的光学调制动作来控制光线的透射和不透射的元件。这种元件可使用一对电极和液晶层来形成。注意，液晶的光学调制动作通过施加到液晶的电场(包括横向电场、垂直电场和对角线电场)来控制。具体来说，下列液晶可用于液晶元件：向列型液晶、胆甾型液晶、近晶型液晶、盘状液晶、热致型液晶、溶致液晶、低分子量液晶、高分子量液晶、PDLC(聚合物分散型液晶)、铁电液晶、反铁电液晶、主链类型液晶、侧链类型聚合物液晶、等离子体寻址液晶(PALC)、香蕉形液晶。另外，可采用以下模式：TN(扭转向列)模式、STN(超扭转向列)模式、IPS(共面转换)模式、FFS(边缘场转换)模式、MVA(多区域垂直排列)模式、PVA(构型垂直排列)模式、ASV(高级超视觉)模式、ASM(轴向对称排列微单元)模式、OCB(光学补偿双折射)模式、ECB(电可控双折射)模式、FLC(铁电液晶)模式、AFLC(反铁电液晶)模式、PDLC(聚合物分散型液晶)模式、客-主型模式和蓝相模式等。注意，本发明并不局限于此，而是可使用各种液晶元件。
注意，可使用具有各种结构的晶体管。因此，对于将要使用的晶体管的种类没有限制。例如，可使用包括以非晶硅、多晶硅、微晶(又称作微晶体、纳米晶体或半非晶)硅等等为代表的非单晶半导体膜的薄膜晶体管(TFT)。
作为晶体管的一个示例，可给出包括例如ZnO、a-InGaZnO、SiGe、GaAs、IZO(氧化铟锌)、ITO(氧化铟锡)、SnO、TiO或AlZnSnO(AZTO)等化合物半导体或氧化物半导体的晶体管、通过薄化这种化合物半导体或氧化物半导体所得到的薄膜晶体管等等。
作为晶体管的一个示例，可给出通过使用喷墨方法或印刷方法所形成的晶体管等。
此外，作为晶体管的一个示例，可给出包括有机半导体或碳纳米管的晶体管等。
注意，可使用具有各种结构的晶体管。例如，MOS晶体管、结型晶体管、双极晶体管等可用作晶体管。
备选地，作为晶体管的一个示例，可使用具有两个或更多栅电极的多栅结构。
作为晶体管的另一个示例，可使用具有其中栅电极在沟道之上或之下形成的结构的晶体管。
备选地，作为晶体管的一个示例，可给出具有其中栅电极在沟道区之上形成的结构、其中栅电极在沟道区之下形成的结构、交错结构、倒置交错结构、其中沟道区分为多个区域的结构或者其中沟道区并行或串行连接的结构的晶体管。
又备选地，作为晶体管的一个示例，可给出具有其中源电极或漏电极可与沟道区(或其中一部分)重叠的结构的晶体管。
又备选地，作为晶体管的一个示例，可应用具有其中提供LDD区域的结构的晶体管。
此外，对于用于形成晶体管的衬底的种类没有具体限制，并且晶体管可使用各种衬底来形成。作为衬底的一个示例，可给出半导体衬底、单晶衬底(例如硅衬底)、SOI衬底、玻璃衬底、石英衬底、塑料衬底、金属衬底、不锈钢衬底、包括不锈钢箔的衬底、钨衬底、包括钨箔的衬底、柔性衬底、贴合膜(attachment film)、包括纤维材料的纸张、基底材料膜等等。作为玻璃衬底的一个示例，可给出钡硼硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底、碱石灰玻璃衬底等等。对于柔性衬底，例如，可使用例如由聚对苯二甲酸乙二醇酯(PET)、聚邻苯二甲酸乙二醇酯(PEN)和聚醚砜(PES)或丙烯酸所代表的塑料等柔性合成树脂。贴合膜的示例是使用聚丙烯、聚酯、乙烯基、聚氟乙烯、聚氯乙烯等形成的贴合膜。基底膜的示例是使用聚酯、聚酰胺、聚酰亚胺、无机气相沉积膜、纸等形成的基底膜。具体来说，当晶体管使用半导体衬底、单晶衬底、SOI衬底等形成时，可形成具有特性、大小、形状等的极少变化、高电流供应能力和小尺寸的晶体管。通过使用这类晶体管来形成电路，电路的功率消耗可降低，或者电路可高度集成。
注意，晶体管可使用一个衬底来形成，然后可将晶体管转置到另一个衬底。除了其上可形成晶体管的上述衬底之外，要将晶体管转置到其上的衬底的示例是纸衬底、玻璃纸(cellophane)衬底、石料衬底、木衬底、布衬底(包括天然纤维(例如丝绸、棉或大麻)、合成纤维(例如尼龙、聚氨酯或聚酯)、再生纤维(例如醋酸酯(acetate)、铜胺(cupra)、人造丝或再生聚酯)等)、皮革衬底、橡胶衬底等等。当使用这种衬底时，可实现晶体管电特性的改进或者晶体管的功耗的降低。此外，可实现可靠性的改进、耐热性的改进、重量的减小或者包括晶体管的装置的厚度的减小。
注意，实现预期功能所需的所有电路可使用一个衬底(例如玻璃衬底、塑料衬底、单晶衬底或SOI衬底)来形成。这样，成本可通过组成部件的数量的减少而降低，或者可靠性可通过到电路组件的连接数量的减少而提高。
另外，并非需要实现预定功能所需的所有电路都使用一个衬底来形成。也就是说，实现预定功能所需的部分电路可使用一个衬底来形成，而实现预定功能所需的电路的另一部分可使用另一个衬底来形成。例如，实现预定功能所需的部分电路可在玻璃衬底之上形成，而实现预定功能所需的电路的另一部分可使用单晶衬底来形成。然后，提供有实现预定功能所需的电路的另一部分的单晶衬底可通过COG(玻璃上芯片)连接到玻璃衬底，以便为玻璃衬底提供设置有电路(又称作IC芯片)的单晶衬底。备选地，IC芯片可通过使用TAB(带式自动接合)、COF(膜上芯片)、SMT(表面安装技术)、印刷衬底等连接到玻璃衬底。当部分电路按照这种方式在形成像素部分的衬底之上形成时，成本可通过组成部件的数量的减少而降低，或者可靠性可通过电路组件之间的连接数量的减少而提高。具体来说，驱动电压很高的部分中的电路、驱动频率很高的部分中的电路等在许多情况下消耗大量功率。因此，这种电路在与其上形成像素部分的衬底不同的衬底(例如单晶衬底)之上形成，以便形成IC芯片。通过使用这种IC芯片，可防止功耗的增加。
注意，晶体管可以是例如具有至少三个端子的元件：栅极、漏极和源极。元件在漏区与源区之间具有沟道区。电流可流经漏区、沟道区和源区。在这里，由于源极和漏极可根据晶体管的结构、操作条件等进行改变，所以难以定义哪一个是源极或漏极。因此，在一些情况下，用作源极或漏极的区域不称作源极或漏极。作为一个示例，在一些情况下，源极和漏极其中之一称作第一端子、第一电极或第一区域，而源极和漏极中的另一个称作第二端子、第二电极或第二区域。另外，在一些情况下，栅极称作第三端子或第三电极。
注意，晶体管可以是包括至少三个端子的元件：基极、发射极和集电极。同样在那种情况下，在一些情况下，发射极和集电极之一称作第一端子、第一电极或第一区域，而发射极和集电极中的另一个称作第二端子、第二电极或第二区域。注意，在其中双极晶体管用作晶体管的情况下，栅极可改述为基极。
注意，当明确描述A和B连接时，A和B电连接的情况、A和B功能连接的情况以及A和B直接连接的情况包含在其中。在这里，A和B的每个是对象(例如装置、元件、电路、布线、电极、端子、导电膜或层)。相应地，另一个元件可设置在附图和文本所示的连接中，而并不局限于预定连接(例如附图和文本所示的连接)。
例如，当A和B电连接时，实现A与B之间的电连接的一个或多个元件(例如开关、晶体管、电容器、电感器、电阻器或二极管)可连接在A与B之间。
例如，当A和B功能连接时，实现A与B之间的功能连接的一个或多个电路(例如，诸如反相器、NAND电路或者NOR电路等逻辑电路；诸如DA转换器电路、AD转换器电路或伽玛修正电路等信号转换器电路；诸如电源电路(例如升压电路或降压电路)或者用于改变信号的电位电平的电平移位电路等电位电平转换器电路；电压源；电流源；开关电路；或者例如可增加信号幅度、电流量等等的电路(例如运算放大器、差分放大器电路、源极跟随器电路或缓冲器电路)的放大器电路、信号生成电路、存储器电路或控制电路等)可连接在A与B之间。注意，例如，在将从A所输出的信号传送到B时，可以说，A和B功能连接(即使另一个电路设置在A与B之间)。
注意，当明确描述A和B电连接时，A和B电连接的情况(即，A和B与设置在它们之间的另一个元件或者另一个电路连接的情况)、A和B功能连接的情况(即，A和B与设置在它们之间的另一个电路功能连接的情况)以及A和B直接连接的情况(即，A和B之间没有另一个元件或者另一个电路而进行连接的情况)均包含在其中。也就是说，当明确描述A和B电连接时，此描述与仅明确描述A和B连接的情况是相同的。
当明确描述B在A之上或上面形成时，并不一定表示B与A直接接触而形成。此描述包括A和B没有相互直接接触的情况、另一个对象插入A与B之间的情况。在这里，A和B的每个是对象(例如装置、元件、电路、布线、电极、端子、导电膜或层)。
相应地，例如，当明确描述层B在层A上面(之上)形成时，它包括层B与层A直接接触而形成的情况以及另一个层(例如层C或层D)与层A直接接触而形成而层B与层C或D直接接触而形成的情况。注意，另一个层(例如层C或层D)可以是单个层或者多个层。
类似地，当明确描述B在A之上形成时，并不一定表示B与A直接接触而形成，以及是另一个对象可插入A与B之间。相应地，层B在层A之上形成的情况包括层B与层A直接接触而形成的情况以及另一个层(例如层C和层D)与层A直接接触而形成而层B与层C或D直接接触而形成的情况。注意，另一个层(例如层C或层D)可以是单个层或者多个层。
注意，当明确描述B在A之上、上面或上方形成时，B可在A对角线上方形成。注意，当明确描述B在A之下或下面形成时，可以说情况也是如此。
注意，明确的单数形式优选地表示单数形式。但是，并不局限于此，这类单数形式可包括复数形式。类似地，明确的复数形式优选地表示复数形式。但是，并不局限于此，这类复数形式可包括单数形式。
注意，图中层或区域的厚度有时为了简洁起见而放大。因此，本发明的实施例不局限于这类比例。
注意，简图示意示出一个理想示例，但是本发明的实施例并不局限于图中所示的形状或值。例如，可包括以下各项：因制造技术或尺寸偏差而引起的形状的变化；或者因噪声或者时序差而引起的信号、电压或电流的变化。
注意，在许多情况下使用技术术语，以便描述具体实施例等，而对术语没有限制。但是，本发明的一个实施例不应当理解为受到技术术语限制。
注意，没有定义的术语(包括用于科学技术的术语，例如技术术语和学术用语)可用作具有与本领域的技术人员理解的一般含义等效的含义的术语。优选的是，词典等所定义的术语可理解为与背景技术一致的含义。
例如第一、第二和第三等术语用于分区各种元件、构件、区域、层和范围。因此，例如第一、第二和第三等术语并不局限于元件、构件、区域、层和范围的数量。此外，例如，“第一”可用“第二”、“第三”等取代。
例如“之上”、“上方”、“之下”、“下方”、“横向”、“右”、“左”、“倾斜”、“后”、“前”、“内部”、“外部”和“之中”等用于描述空间布置的术语往往用于参照简图简要示出一个元件与另一个元件之间或者某些特性与其它特性之间的关系。注意，本发明的实施例并不局限于此，用于描述空间布置的这类术语可以不仅指明图中所示的方向，而且还指明另一个方向。例如，当明确描述“B在A之上”时，不一定表示B放置于A之上，而是可包括B放置在A之下的情况，因为图中的装置可倒转或旋转180°。相应地，除了通过“之上”所描述的方向之外，“之上”还可以指“之下”所描述的方向。注意，本发明的实施例并不局限于此，除了由“之上”和“之下”所描述的方向之外，“之上”还可以指由“横向”、“右”、“左”、“倾斜”、“后”、“前”、“内部”、“外部”和“之中”所描述的其它方向，因为图中的装置可旋转到各种方向。也就是说，用于描述空间布置的术语可根据情形充分地理解。
本发明的一个实施例包括连接第一布线和第二布线的第一开关以及连接第一布线和第二布线的第二开关。在第一周期，第一开关接通，而第二开关切断。在第二周期，第一开关切断，并且第二开关切断。在第三周期，第一开关切断，而第二开关接通。在第四周期，第一开关切断，并且第二开关切断。
本发明的一个实施例包括第一布线与第二布线之间的第一路径和第二路径。在第一周期，通过第一路径使第一布线和第二布线进行电接触。在第二周期，第一布线和第二布线切断电连接。在第三周期，通过第二路径，第一布线和第二布线电连接。在第四周期，第一布线和第二布线切断电连接。
本发明的一个实施例包括第一晶体管和第二晶体管。第一晶体管的第一端子连接到第一布线，第一晶体管的第二端子连接到第二布线，并且第一晶体管的栅极连接到第三布线。第二晶体管的第一端子连接到第一布线，第二晶体管的第二端子连接到第二布线，并且第二晶体管的栅极连接到第四布线。
本发明的一个实施例包括第一晶体管和第二晶体管。在第一周期，第一晶体管导通，而第二晶体管截止。在第二周期，第一晶体管截止，而第二晶体管导通。在第三周期，第一晶体管截止，而第二晶体管导通。在第四周期，第一晶体管截止，而第二晶体管导通。
本发明的一个实施例包括第一晶体管、第二晶体管和第三晶体管。第一晶体管的第一端子连接到第一布线，第一晶体管的第二端子连接到第二布线，并且第一晶体管的栅极连接到第三布线。第二晶体管的第一端子连接到第一布线，第二晶体管的第二端子连接到第二布线，并且第二晶体管的栅极连接到第四布线。第三晶体管的第一端子连接到第五布线，第三晶体管的第二端子连接到第二布线，并且第三晶体管的栅极连接到第六布线。
根据本发明的一个实施例，可抑制晶体管特性的降级。备选地，根据本发明的一个实施例，可减小晶体管的沟道宽度。具体来说，可实现上拉晶体管特性的降级的抑制或者上拉晶体管的沟道宽度的减小。备选地，根据本发明的一个实施例，可减小布局面积。备选地，根据本发明的一个实施例，可减小显示装置的帧的大小。备选地，根据本发明的一个实施例，可获得高清晰度显示装置。备选地，根据本发明的一个实施例，可提高产量。备选地，根据本发明的一个实施例，可降低制造成本。备选地，根据本发明的一个实施例，可降低功耗。备选地，根据本发明的一个实施例，可降低外部电路的电流供应能力。备选地，根据本发明的一个实施例，可减小外部电路的大小或者包括外部电路的显示装置的大小。
附图说明
图1A、图1C、图1E和图1G是实施例1中的半导体装置的电路图的示例，而图1B、图1D和图1F是示出实施例1中的半导体装置的操作的示意图的示例。
图2A是示出实施例1中的半导体装置的操作的时序图的示例，图2B、图2D和图2F是实施例1中的半导体装置的电路图的示例，而图2C、图2E和图2G是示出实施例1中的半导体装置的操作的示意图的示例。
图3是示出实施例1中的半导体装置的操作的时序图的示例。
图4A和图4B是实施例2中的半导体装置的电路图的示例，而图4C是示出实施例2中的半导体装置的操作的时序图的示例。
图5A至图5E是示出实施例2中的半导体装置的操作的示意图的示例，而图5F是实施例2中的半导体装置的电路图的示例。
图6A至图6E是示出实施例2中的半导体装置的操作的示意图的示例。
图7A和图7B是示出实施例2中的半导体装置的操作的时序图的示例。
图8A至图8F是实施例2中的半导体装置的电路图的示例。
图9A至图9F是实施例2中的半导体装置的电路图的示例。
图10A至图10H是示出实施例2中的半导体装置的操作的示意图的示例。
图11A至图11F是实施例2中的半导体装置的电路图的示例。
图12A至图12F是实施例2中的半导体装置的电路图的示例。
图13A是实施例2中的半导体装置的电路图的示例，而图13B是示出实施例2中的半导体装置的操作的时序图的示例。
图14是实施例3中的半导体装置的电路图的示例。
图15A和图15B是实施例3中的半导体装置的电路图的示例。
图16A至图16C是示出实施例3中的半导体装置的操作的示意图的示例。
图17A至图17C是示出实施例3中的半导体装置的操作的示意图的示例。
图18A至图18C是实施例3中的半导体装置的电路图的示例。
图19A至图19C是实施例3中的半导体装置的电路图的示例。
图20A和图20B是实施例3中的半导体装置的电路图的示例。
图21是实施例3中的半导体装置的电路图的示例。
图22A至图22D是实施例3中的半导体装置的电路图的示例。
图23A至图23D是实施例3中的半导体装置的电路图的示例。
图24A至图24D是实施例3中的半导体装置的电路图的示例。
图25A和图25B是实施例3中的半导体装置的电路图的示例。
图26是实施例4中的移位寄存器的电路图的示例。
图27是示出实施例4中的移位寄存器的操作的时序图的示例。
图28A和图28B是示出实施例4中的移位寄存器的操作的时序图的示例。
图29是实施例4中的移位寄存器的电路图的示例。
图30A和图30B是实施例5中的显示装置的框图的示例。
图31A至图31E是实施例5中的显示装置的框图的示例。
图32A是实施例6中的信号线驱动器电路的电路图的示例，而图32B是示出实施例6中的信号驱动器电路的操作的时序图的示例。
图33A是实施例7中的像素的电路图的示例，而图33B和图33C是示出实施例7中的像素的操作的时序图的示例。
图34A至图34C是实施例7中的像素的电路图的示例。
图35A是实施例8中的显示装置的截面图的顶视图的示例，而图35B和图35C是实施例8中的显示装置的截面图的示例。
图36A至图36C是实施例9中的晶体管的截面图的示例。
图37A至图37E是示出实施例10中的晶体管的制造步骤的截面图的示例。
图38是实施例11中的半导体装置的布局视图的示例。
图39A至图39H是示出实施例12中的电子装置的简图的示例。
图40A至图40H是示出实施例12中的电子装置的简图的示例。
图41是实施例3中的半导体装置的电路图的示例。
图42A和图42B是分别示出实施例3中的半导体装置的检验结果的简图。
具体实施方式
下面将参照附图来描述实施例。但是，实施例可采用不同模式来实现。本领域的技术人员易于理解，模式和细节可按照各种方式改变，而没有背离本发明的精神和范围。因此，本发明不是要理解为局限于以下实施例的描述。注意，在以下所述的本发明的结构中，相同部分或者具有相似功能的部分由相同的参考标号来表示，并且不再重复对其进行描述。
注意，在一个实施例中所描述的内容(或者其中一部分)可应用于同一个实施例中的另一个内容和/或另一个实施例或其它实施例中所描述的内容(或者其中一部分)、与它们进行组合或者与它们互换。
注意，在各实施例中，实施例中所述的内容是参照各个附图所述的内容或者采用本说明书中公开的段落所述的内容。
另外，通过将一个实施例中所述的简图(或者其中一部分)与简图的另一部分、同一个实施例中所述的不同简图(或者其中一部分)和/或一个或多个不同实施例中所述的简图(或者其中一部分)进行组合，可形成更多简图。
注意，在一个实施例中所述的简图或文本中，取出简图或文本的一部分，并且可构成本发明的一个实施例。因此，在描述与某个部分相关的简图或文本的情况下，还把从简图或文本的一部分所取出的上下文作为本发明的一个实施例进行公开，并且可构成本发明的一个实施例。因此，例如，在描述一个或多个有源元件(例如晶体管或二极管)、布线、无源元件(例如电容器或电阻器)、导电层、绝缘层、半导体层、有机材料、无机材料、组件、衬底、模块、装置、固体、液体、气体、操作方法、制造方法等等的简图(例如截面图、平面图、电路图、框图、流程图、过程图、透视图、立方图、布局图、时序图、结构图、示意图、图表、列表、射线图、向量图、相图、波形图、照片或者化学式)或文本中，取出简图或文本的一部分，并且可构成本发明的一个实施例。
(实施例1)
在这个实施例中，将描述半导体装置的一个示例。这个实施例中的半导体装置可用于各种驱动器电路，例如移位寄存器、栅极驱动器或源极驱动器。注意，这个实施例中的半导体装置又可称作驱动器电路或电路。
首先，将参照图1A来描述这个实施例的半导体装置。图1A中的半导体装置包括多个开关：开关11_1和11_2。开关11_1和11_2连接布线111和布线112。但是，这个实施例并不局限于这个示例。半导体装置可包括三个或更多开关。
接下来描述对每个布线输入或者从每个布线输出的信号、电压等的一个示例。
作为一个示例，信号OUT从布线111输出。例如，信号OUT可具有第一电位状态和第二电位状态。例如，信号OUT是在许多情况下具有H电平(又称作高电平)和L电平(又称作低电平)的两种状态的数字信号，并且可用作输出信号。因此，布线111可用作信号线。具体来说，布线111可设置成以便延伸到像素部分。此外，布线111可连接到像素。例如，在液晶显示装置的情况下，可采用其中布线111连接到包括液晶元件的像素并且施加到液晶元件的电压按照布线111的电位来设置的结构。备选地，布线111可连接到像素中包含的晶体管(例如选择晶体管或开关晶体管)的栅极。在这种情况下，信号OUT可用作选择信号、转移信号、启动信号、复位信号、栅极信号或者扫描信号。因此，布线111可用作栅极信号线(栅极线)或扫描线。
例如，将信号CK1输入到布线112。例如，信号CK1可具有第一电位状态和第二电位状态。例如，信号CK1是许多情况下在H电平与L电平之间反复切换的数字信号，并且可用作时钟信号。因此，布线112可用作信号线或时钟信号线。但是，这个实施例并不局限于这个示例。与以上所述不同，各种信号、电压或电流可输入到布线111或布线112。例如，将电压提供给布线111或布线112，使得布线111或布线112可用作电源线。
例如，第一电位状态、即L电平的信号的电位由V1表示，而第二电位状态、即H电平的信号的电位由V2表示。此外，V2高于V1。注意，这个实施例并不局限于此，而是L电平的信号的电位可低于或高于V1。备选地，H电平的信号的电位可低于或高于V2。例如，虽然信号称作H电平的信号，但是存在信号的电位低于V2的情况或者信号高于V2的情况，这取决于电路配置。备选地，虽然信号称作L电平的信号，但是存在信号的电位低于V1的情况或者信号高于V1的情况，这取决于电路配置。
注意，术语“近似地”表示值包括各种误差，例如因噪声引起的误差、因过程变化引起的误差、因制造元件的步骤的变化引起的误差和/或测量误差。
注意，一般来说，电压表示两个点电位之间的差(又称作电位差)，而电位表示静电场中的单位电荷在一个点具有的静电能(电位能量)。但是，在电子电路中，甚至在只有一个点的情况下，一点的电位与用作参考(又称作参考电位)的电位之间的差可用作值。另外，电压的值和电位的值在电路图中均由伏特(V)表示；因此，很难区分电压和电位。因此，在本申请的文档(说明书和权利要求书的范围)中，电压有时按值来对待(甚至在考虑只有一点的情况下)，除非另加说明。
注意，信号CK1可以是平衡信号或者不平衡信号。平衡信号是在一个循环中信号处于H电平的周期和信号处于L电平的周期具有近似相同长度的信号。不平衡信号是在一个循环中信号处于H电平的周期和信号处于L电平的周期具有不同长度的信号。注意，术语“不同”在这里并不包括术语“近似相同”的范围。
接下来描述开关11_1和11_2的功能。开关11_1和11_2具有控制布线111与布线112之间的电子连续性状态的功能。相应地，如图1B所示，在布线111与112之间存在路径21_1和21_2的多个路径。备选地，开关11_1和11_2具有控制是否设置信号OUT的电位状态的功能。但是，这个实施例并不局限于这个示例。开关11_1和11_2可具有与以上所述不同的各种功能。
注意，术语“布线A(例如布线111)与布线B(例如布线112)之间的路径”包括开关连接布线A和布线B的情况。但是，这个实施例并不局限于此，而是与开关不同的各种元件(例如晶体管、二极管、电阻器或电容器)或者各种电路(例如缓冲器电路、换流器电路或移位寄存器)可连接布线A和B。相应地，例如，诸如电阻器或晶体管等元件可与开关11_1串联或并联。
接下来，将参照图2A的时序图来描述图1A中的半导体装置的操作。但是，这个实施例并不局限于这个示例。图1A中的半导体装置可在各种定时来控制。
图2A中的时序图示出信号CK1的波形、开关11_1的状态(通或断)的波形、开关11_2的状态(通或断)的波形以及信号OUT的波形。图2A的时序图包括多个周期，并且各周期具有多个子周期。例如，图2A的时序图包括多个周期(下文中，周期又称作帧周期)T1和多个周期T2。周期T1包括多个子周期(下文中，子周期又称作一个栅极选择周期)A1、B1、C1、D1和E1。周期T2包括多个子周期A2、B2、C2、D2和E2。但是，这个实施例并不局限于这个示例。图2A的时序图可包括与周期T1和周期T2不同的周期，或者可以消除周期T1和周期T2其中之一。此外，周期T1可包括与周期A1至E1不同的各种周期，或者可消除周期A1至E1中的任一个。此外，周期T2可包括与周期A2至E2不同的各种周期，或者可消除周期A2至E2中的任一个。
注意，例如，图1A中的半导体装置备选地执行周期T1的操作和周期T2的操作。但是，这个实施例并不局限于这个示例。图1A中的半导体装置可按照各种顺序来执行周期T1的操作和周期T2的操作。
注意，例如，在周期T1，图1A的半导体装置重复进行周期D1的操作和周期E1的操作，直到开关11_1接通。然后，当开关11_1接通时，图1A的半导体装置依次执行周期A1的操作、周期B1的操作和周期C1的操作。此后，图1A的半导体装置重复进行周期D1的操作和周期E1的操作，直到开关11_1再次接通。但是，这个实施例并不局限于这个示例。图1A中的半导体装置可按照各种顺序来执行周期A1至E1的操作。
注意，例如，在周期T2，图1A的半导体装置重复进行周期D2的操作和周期E2的操作，直到开关11_2接通。然后，当开关11_2接通时，图1A的半导体装置依次执行周期A2的操作、周期B2的操作和周期C2的操作。此后，图1A的半导体装置重复进行周期D2的操作和周期E2的操作，直到开关11_2再次接通。但是，这个实施例并不局限于这个示例。图1A中的半导体装置可按照各种顺序来执行周期A2至E2的操作。
描述周期T1的操作。在周期T1，开关11_1接通或切断，而开关11_2切断。
如图2D所示，在周期T1的周期A1，开关11_1接通，而开关11_2切断。因此，如图2E所示，路径21_1处于导电，而路径21_2没有导电。然后，输入到布线112的信号(例如L电平的信号CK1)通过开关11_1提供给布线111。这样，信号OUT进入L电平。
如图2D所示，在周期T1的周期B1，开关11_1保持为接通，而开关11_2保持为切断。因此，如图2E所示，路径21_1保持为导电，而路径21_2保持为没有导电。然后，输入到布线112的信号(例如H电平的信号CK1)通过开关11_1提供给布线111。这样，信号OUT进入H电平。
如图2B所示，在周期T1的周期C1，开关11_1切断，并且开关11_2保持为切断。因此，如图2C所示，使路径21_1没有导电，并且路径21_2保持为没有导电。然后，由于布线111和布线112保持为没有电连续性，所以没有将输入到布线112的信号(例如L电平的信号CK1)提供给布线111。
注意，在周期T1的周期C1，在许多情况下，开关11_1切断时的定时跟随在信号CK1进入L电平时的定时之后。因此，在开关11_1切断之前，在许多情况下，输入到布线112的信号(例如L电平的信号CK1)通过开关11_1提供给布线111。这样，信号OUT进入L电平。但是，这个实施例并不局限于这个示例。可将L电平的信号或电压V1提供给布线111。
如图2B所示，在周期T1的周期D1和周期E1，开关11_1和开关11_2保持为切断。因此，如图2C所示，路径21_1和路径21_2保持为没有导电。因此，由于布线111和布线112没有电连续性，所以没有将输入到布线112的信号提供给布线111。相应地，信号OUT保持在L电平。
接下来描述周期T2的操作。在周期T2，开关11_1切断，而开关11_2接通或切断。
如图2F所示，在周期T2的周期A2，开关11_1切断，而开关11_2接通。因此，如图2G所示，路径21_1没有导电，而路径21_2处于导电。然后，输入到布线112的信号(例如L电平的信号CK1)通过开关11_2提供给布线111。这样，信号OUT进入L电平。
如图2F所示，在周期T2的周期B2，开关11_1保持为切断，而开关11_2保持为接通。因此，如图2G所示，路径21_1保持为没有导电，而路径21_2保持为导电。然后，输入到布线112的信号(例如H电平的信号CK1)通过开关11_2提供给布线111。这样，信号OUT处于H电平。
如图2B所示，在周期T2的周期C2，开关11_1保持为切断，并且开关11_2切断。因此，如图2C所示，使路径21_1保持为没有导电，并且路径21_2没有导电。然后，由于布线111和布线112没有电连续性，所以没有将输入到布线112的信号(例如L电平的信号CK1)提供给布线111。
注意，在周期T2的周期C2，在许多情况下，开关11_2切断时的定时跟随在信号CK1进入L电平时的定时之后。因此，在开关11_2切断之前，在许多情况下，输入到布线112的信号(例如L电平的信号CK1)通过开关11_2提供给布线111。这样，信号OUT进入L电平。但是，这个实施例并不局限于这个示例。可将L电平的信号或电压V1提供给布线111。
如图2B所示，在周期T2的周期D2和周期E2，开关11_1和开关11_2保持为切断。因此，如图2C所示，路径21_1和路径21_2保持为没有导电。因此，由于布线111和布线112为没有电连续性，所以没有将输入到布线112的信号提供给布线111。相应地，信号OUT保持在L电平。
通过这样来切换其中各开关接通的周期，开关接通的次数或者开关接通的时间长度可减小。相应地，可抑制用作开关的元件、电路等的特性的降级。
另外，通过抑制用作开关的元件、电路等的特性的降级，可获得各种优点。例如，在布线111具有栅极信号线或扫描线的功能的情况下，或者在布线111连接到像素的情况下，在许多情况下，像素中存储的视频信号受到信号OUT的波形不利影响。例如，在信号OUT的电位没有增加到V2的情况下，像素中包含的晶体管(例如选择晶体管或开关晶体管)导通的时间长度更短。因此，在许多情况下，对像素的视频信号的写入变为不足，并且显示质量降低。备选地，在信号OUT的下降时间或上升时间更长的情况下，在许多情况下，将所选行中的一个像素的视频信号写入另一行中的像素。因此，显示质量降低。备选地，在信号OUT的上升时间改变的情况下，在许多情况下，对像素中存储的视频信号的穿通(feedthrough)的作用变化。因此引起显示不均匀。
但是，在这个实施例的半导体装置中，可抑制作为开关的元件、电路等的特性的降级。因此，由于信号OUT的电位可增加到V2，所以像素中包含的晶体管导通的时间长度可增加。因此，用于将视频信号写入像素的时间可得到充分保证，使得可实现显示质量的提高。备选地，由于信号OUT的下降时间和上升时间可以缩短，所以可防止将所选行中的像素的视频信号写入另一行中的像素。因此，可实现显示质量的提高。备选地，由于可抑制信号OUT的下降时间的变化，所以可抑制对像素中存储的视频信号的穿通的作用的变化。相应地，可抑制显示不均匀。
注意，在周期T1，周期B1可称作选择周期，而周期A1、周期C1、周期D1和周期E1的每个可称作非选择周期。类似地，在周期T2，周期B2可称作选择周期，而周期A2、周期C2、周期D2和周期E2可称作非选择周期。
注意，在周期T1，开关11_1接通的周期(周期A1和周期A2)可称作第一周期，而开关11_1切断的周期(周期C1、周期D1和周期E1)可称作第二周期。类似地，在周期T2，周期A2和周期B2的每个可称作第三周期，而周期C2、周期D2和周期E2的每个可称作第四周期。
注意，周期T1和周期T2各可称作帧周期，而周期A1至E1和周期A2至E2各可称作子周期或者一个栅极选择周期。
注意，周期或子周期可改述为步骤、过程或操作。
注意，在周期T1，周期D1和周期E1可设置成以便在周期A1之前按照这种顺序重复进行。类似地，在周期T2，周期D2和周期E2可设置成以便在周期A2之前按照这种顺序重复进行。在这种情况下，优选的是，从周期T1开始到周期A1开始的时间长度以及从周期T2开始到周期A2开始的时间长度近似相同。但是，这个实施例并不局限于这个示例。
注意，如图1C所示，开关11_1和开关11_2可在同一个周期中接通。在那种情况下，如图1D所示，路径21_1和路径21_2在同一个周期中导电。因此，输入到布线112的信号通过开关11_1和开关11_2提供给布线111。但是，这个实施例并不局限于这个示例。
注意，如图1E所示，半导体装置可包括多个开关11_1至11_N(N为2或更大的自然数)。开关11_1至11_N连接布线111和布线112。开关11_1至11_N具有与开关11_1或者开关11_2相似的功能。因此，如图1F所示，在布线111与布线112之间存在路径21_1至21_N。
注意，在半导体装置包括N个开关的情况下，可存在包括周期T1至TN的多个周期，如图3所示。例如，在图3的时序图中，周期T1至TN依次排列。但是，这个实施例并不局限于这个示例。在这个实施例中，周期T1至TN可按照各种顺序排列。备选地，可消除周期T1至TN中的任一个。周期T1至TN分别可包括多个子周期。例如，周期Ti(i是1至N中的任一个)可包括多个子周期Ai至Ei。在周期Ai至Ei，分别如同周期A1至E1或者分别如同A2至E2中那样，除开关11_i外的开关11_i至11_N(例如，开关11_1至11_i-1和开关11_i+1至11_N)为切断。另外，开关11_i在周期Ti的周期Ai和周期Bi接通，而开关11_i在周期Ti的周期Ci、周期Di和周期Ei切断。
注意，当N为大数目时，每个开关接通的次数或者每个开关接通的时间长度可减小。但是，当N是太大的数目时，开关的数量过大增加，并且电路规模变得更大。因此，优选的是，N为6或更少。更优选的是，N为4或更少。进一步优选的是，N为3或2。但是，这个实施例并不局限于这个示例。
如图1G所示，布线112可分为多个布线112A和112B。另外，开关11_1可连接布线111和布线112A，而开关11_2可连接布线111和布线112B。布线112A和112B可连接到与以上所述不同的各种布线或者各种元件。
注意，如图1G所示，布线112可分为图1E中的多个布线。
(实施例2)
在这个实施例中，描述半导体装置的一个示例。这个实施例中的半导体装置可包括实施例1中所述的半导体装置。具体来说，描述例如晶体管用作实施例1的半导体装置中包含的开关的情况下的结构。但是，这个实施例并不局限于这个示例。各种元件、各种电路等可用作开关。注意，省略实施例1中所述的内容的描述。注意，这个实施例中所述的内容可适当地与实施例中所述的内容组合。
首先，将参照图4A来描述这个实施例的半导体装置。图4中的半导体装置包括电路100。电路100具有与晶体管用作实施例1所述的结构中的开关的情况相似的结构。图4A示出晶体管101_1用作图1A中的开关11_1并且晶体管101_2用作图1A中的开关11_2的情况下的结构。因此，晶体管101_1具有与开关11_1相似的功能，并且晶体管101_2具有与开关11_2相似的功能。注意，这个实施例并不局限于此，晶体管而是可用作实施例1所述的结构中的开关。此外，CMOS开关可用作开关。
注意，晶体管101_1和晶体管101_2是n沟道晶体管。n沟道晶体管在n沟道晶体管的栅极与源极之间的电位差(Vgs)超过阈值电压(Vth)时导通。注意，这个实施例并不局限于此，晶体管101_1和/或晶体管101_2可以是p沟道晶体管。p沟道晶体管在p沟道晶体管的栅极与源极之间的电位差(Vgs)变成小于阈值电压(Vth)时导通。
接下来将描述图4A的半导体装置的连接关系。晶体管101_1的第一端子连接到布线112，而晶体管101_1的第二端子连接到布线111。晶体管101_2的第一端子连接到布线112，而晶体管101_2的第二端子连接到布线111。
注意，其中晶体管101_1的栅极和电路10相互连接的部分称作节点n1，而晶体管101_2的栅极和电路10的连接部分称作节点n2。注意，节点n1和n2又可称作布线。
接下来描述晶体管101_1和晶体管101_2的功能。
晶体管101_1具有按照节点n1的电位来控制向布线111提供布线112的电位的定时的功能。例如，在将电压(例如电压V1或电压V2)提供给布线112的情况下，晶体管101_1具有按照节点n1的电位来控制向布线111提供被提供给布线112的电压的定时的功能。作为另一个示例，在将信号(例如信号CK1)输入到布线112的情况下，晶体管101_1具有按照节点n1的电位来控制向布线111提供输入到布线112的信号的定时的功能。在这种情况下，当信号CK1具有L电平时，晶体管101_1具有控制向布线111提供L电平的信号CK1的定时的功能。备选地，晶体管101_1具有控制信号OUT进入L电平时的定时的功能。备选地，当信号CK1具有H电平时，晶体管101_1具有控制向布线111提供H电平的信号CK1的定时的功能。备选地，晶体管101_1具有控制信号OUT进入H电平时的定时的功能。在那时，节点n1可处于浮动状态。在那种情况下，晶体管101_1具有按照布线111的电位的升高来升高节点n1的电位的功能。备选地，晶体管101_1具有执行自举(bootstrap)操作的功能。备选地，晶体管101_1具有按照输入到其栅极的信号通过导通或截止来控制是否设置信号OUT的电位状态的功能。
晶体管101_2具有按照节点n2的电位来控制向布线111提供布线112的电位的定时的功能。例如，在将电压(例如电压V1或电压V2)提供给布线112的情况下，晶体管101_2具有按照节点n2的电位来控制向布线111提供被提供给布线112的电压的定时的功能。作为另一个示例，在将信号(例如信号CK1)输入到布线112的情况下，晶体管101_2具有按照节点n2的电位来控制向布线111提供输入到布线112的信号的定时的功能。在这种情况下，当信号CK1具有L电平时，晶体管101_2具有控制向布线111提供L电平的信号CK1的定时的功能。备选地，晶体管101_2具有控制信号OUT进入L电平时的定时的功能。备选地，当信号CK1具有H电平时，晶体管101_2具有控制向布线111提供H电平的信号CK1的定时的功能。备选地，晶体管101_2具有控制信号OUT进入H电平时的定时的功能。在那时，节点n2可处于浮动状态。在那种情况下，晶体管101_2具有按照布线111的电位的升高来升高节点n2的电位的功能。备选地，晶体管101_2具有执行自举操作的功能。备选地，晶体管101_2具有按照输入到其栅极的信号通过导通或截止来控制是否设置信号OUT的电位状态的功能。
如图4B所示，这个实施例的半导体装置可包括电路10。例如，电路10连接到布线113、布线114、布线115_1、布线115_2、布线116、布线117、晶体管101_1的栅极、晶体管101_2的栅极和/或布线111。但是，这个实施例并不局限于这个示例。电路10可连接到另一个布线或另一个节点，这取决于电路10的配置。备选地，可接受的是，电路10没有连接到布线113、布线114、布线115_1、布线115_2、布线116、布线117、晶体管101_1的栅极、晶体管101_2的栅极和/或布线111。
在许多情况下，电路10包括一个或多个晶体管。在许多情况下，这些晶体管具有与晶体管101_1和101_2相同的极性，并且是n沟道晶体管。但是，这个实施例并不局限于这个示例。电路10可包括p沟道晶体管。备选地，电路10可包括n沟道晶体管和p沟道晶体管。也就是说，电路10可以是CMOS电路。
如同实施例1中那样，信号OUT从布线111输出。如同实施例1中那样，将信号CK1输入到布线112。注意，在许多情况下，术语“信号CK2”表示信号CK1的反信号或者是与信号CK1异相180°的信号。将电压V2提供给布线113。电压V2可用作电源电压、参考电压或者正电源电压。因此，布线113可用作电源线。将信号SP输入到布线114。信号SP可用作启动信号。因此，布线114可用作信号线。例如，在包含多个半导体装置并且布线114连接到不同级(例如前一级)的半导体的布线111的情况下，信号SP可用作选择信号、转移信号、启动信号、复位信号、栅极信号或扫描信号。在那种情况下，布线114可用作栅极信号线或扫描线。将信号SEL1输入到布线115_1。信号SEL1每一个某种周期(例如每一个帧周期)反复进入H电平或L电平，并且可用作时钟信号、选择信号或控制信号。相应地，布线115_1可用作信号线。将信号SEL2输入到布线115_2。在许多情况下，信号SEL2是信号SEL1的反信号或者是与信号SEL1异相180°的信号。相应地，布线115_2可用作信号线。将信号RE输入到布线116。信号RE可用作复位信号。相应地，布线116可用作信号线。具体来说，多个半导体装置连接到布线116。在那种情况下，在布线116连接到不同级(例如下一级)的半导体装置的布线111的情况下，信号RE可用作选择信号、转移信号、启动信号、复位信号、栅极信号或扫描信号。在那种情况下，布线116可用作栅极信号线或扫描线。将电压V1提供给布线117。电压V1可用作电源电压、参考电压、接地电压或者负电源电压。因此，布线117可用作电源线。注意，这个实施例并不局限于此，而是可将各种信号、电流或电压提供给布线111、112、113、114、115_1、115_2、116和117。
注意，信号CK1或信号CK2可以是平衡信号或者不平衡信号。类似地，信号SEL1或信号SEL2可以是平衡信号或者不平衡信号。
电路10具有按照电压V1、信号CK2、信号SP、信号SEL1、信号SEL2、信号RE、节点n1的电位、节点n2的电位和/或信号OUT来控制向节点n1、节点n2和/或布线111提供信号、电压等的定时的功能。备选地，电路10具有按照电压V1、信号CK2、信号SP、信号SEL1、信号SEL2、信号RE、节点n1的电位、节点n2的电位和/或信号OUT来控制节点n1的电位、节点n2的电位和/或布线111的电位的功能。例如，电路10具有向节点n1和/或节点n2提供电压V2或H电平的信号的功能。备选地，电路10具有向节点n1、节点n2和/或布线111提供电压V1或L电平的信号的功能。备选地，电路10具有停止向节点n1和/或节点n2提供信号、电压等的功能。备选地，电路10具有增加节点n1的电位和/或节点n2的电位的功能。备选地，电路10具有降低或保持节点n1的电位、节点n2的电位和/或布线111的电位的功能。备选地，电路10具有使节点n1和/或节点n2进入浮动状态的功能。注意，这个实施例并不局限于此，电路10而是可具有各种其它功能。另外，电路10不一定具有以上所列出的全部功能。
接下来描述这个实施例中的操作的一个示例。在这里，例如参照图4C、图5A至图5E和图6A至图6E的时序图来描述图4B中的半导体装置的操作。图4C的时序图示出信号CK1、信号CK2、信号SP、信号RE、节点n1的电位(Va1)、节点n2的电位(Va2)和信号OUT。注意，省略与图2A的时序图共同的描述。注意，图4B中的半导体装置的操作的内容可适用于这个实施例中所述的内容或者不同实施例中所述的内容。
首先，如图5A所示，在周期A1，信号SP处于H电平，信号SEL1处于H电平，而信号SEL2处于L电平。相应地，电路10向节点n1提供H电平的信号SP或电压V2。然后，电路10提高节点n1的电位。此后，晶体管101_1在节点n1的电位成为(V1+Vth101_1+Vx)(Vth101_1表示晶体管101_1的阈值电压)时导通。此时，Vx大于0。相应地，布线112和111具有通过晶体管101_1的电连续性，使得L电平的信号CK1通过晶体管101_1从布线112提供给布线111。因此，信号OUT进入L电平。此后，节点n1的电位进一步提高。然后，当停止将电压或信号从电路10提供给节点n1时，使电路10和节点n1没有电连续性。因此，节点n1进入浮动状态，并且节点n1的电位保持为(V1+Vth101_1+Vx)。
注意，在周期A1，电路10可向节点n2提供L电平的信号或电压V2。
注意，在周期A1，电路10可向布线111提供L电平的信号或电压V2。
随后，如图5B所示，在周期B1，信号SP处于L电平，信号SEL1保持在H电平，而信号SEL2保持在L电平。因此，信号10没有向节点n1提供电压、信号等。因此，节点n1保持在浮动状态，并且节点n1的电位保持为(V1+Vth101_1+Vx)。也就是说，由于晶体管101_1保持为导通，所以布线112和布线111通过晶体管101_1保持电连续性。此时，信号CK1从L电平增加到H电平，使得布线111的电位开始升高。由于节点n1保持在浮动状态，所以节点n1的电位通过晶体管1011的栅极与第二端子之间的寄生电容而增加。这是所谓的自举。这样，由于节点n1的电位增加到(V2+Vth101_1+Vx)，所以布线111的电位可增加到V2。因此，信号OUT进入H电平。
注意，在周期B1，电路10可向节点n2提供L电平的信号或电压V2。
另外，可接受的是，在周期B1，电路10没有向布线111提供信号、电压等。
随后，如图5C所示，在周期C1，信号RE处于H电平。因此，电路10向节点n1、节点n2和/或布线111提供L电平的信号或电压V1。然后，节点n1的电位、节点n2的电位和/或布线111的电位变为等于V1。因此，由于晶体管101_1和晶体管101_2截止，所以布线112和布线111没有电连续性。因此，信号OUT处于L电平。
注意，在周期C1，信号CK1下降到L电平时的定时可设置成比节点n1的电位下降到L电平时的定时更早出现。然后，如图5E所示，L电平的信号CK1可通过晶体管101_1从布线112提供给布线111。在包含与晶体管101_1不同的晶体管的情况下，例如，在许多情况下，晶体管101_1的沟道宽度比与晶体管101_1不同的晶体管要大。因此，布线111的电位可迅速降低。也就是说，信号OUT的下降时间可缩短。因此，对于布线111的电位的降低，以下三种情况会是可能的：电路10向布线111提供L电平的信号或电压V1的情况；L电平的信号CK1通过晶体管101_1从布线112提供给布线111的情况；以及电路10向布线111提供L电平的信号或电压V1并且L电平的信号CK1通过晶体管101_1从布线112提供给布线111的情况。
随后，如图5D所示，在周期D1和周期E1，电路10向节点n1、节点n2和/或布线111提供电压V1或者L电平的信号。然后，节点n1的电位、节点n2的电位和/或布线111的电位保持在V1。因此，由于晶体管101_1和晶体管101_2保持为截止，所以布线112和布线111保持为没有电连续性。因此，信号OUT保持在L电平。
随后，如图6A所示，在周期A2，信号SP处于H电平，信号SEL1处于L电平，而信号SEL2处于H电平。相应地，电路10向节点n2提供H电平的信号SP或电压V2。然后，电路10提高节点n2的电位。此后，晶体管101_2在节点n2的电位成为(V1+Vth101_2+Vx)(Vth101_2表示晶体管101_2的阈值电压)时导通。此时，Vx大于0。相应地，布线112和111具有通过晶体管101_2的电连续性，使得L电平的信号CK1通过晶体管101_2从布线112提供给布线111。因此，信号OUT进入L电平。此后，节点n2的电位进一步提高。然后，当停止将电压或信号从电路10提供给节点n2时，使电路10和节点n2没有电连续性。因此，节点n2进入浮动状态，并且节点n2的电位维持为(V1+Vth101_2+Vx)。
注意，在周期A2，电路10可向节点n1提供L电平的信号或电压V2。
注意，在周期A2，电路10可向布线111提供L电平的信号或电压V2。
随后，如图6B所示，在周期B2，信号SP处于L电平，信号SEL1保持在L电平，而信号SEL2保持在H电平。因此，电路10仍然没有向节点n2提供电压、信号等。因此，节点n2保持在浮动状态，并且节点n2的电位保持为(V1+Vth101_2+Vx)。也就是说，由于晶体管101_2保持为导通，所以布线112和布线111通过晶体管101_2保持电连续性。此时，信号CK1从L电平增加到H电平，使得布线111的电位开始升高。由于节点n2保持在浮动状态，所以节点n2的电位通过晶体管101_2的栅极与第二端子之间的寄生电容而增加。这是所谓的自举。这样，由于节点n2的电位增加到(V2+Vth101_2+Vx)，所以布线111的电位可增加到V2。因此，信号OUT进入H电平。
注意，在周期B2，电路10可向节点n1提供L电平的信号或电压V2。
注意，可接受的是，在周期B2，电路10没有向布线111提供信号、电压等。
随后，如图6C所示，在周期C2，信号RE处于H电平。因此，电路10向节点n1、节点n2和/或布线111提供L电平的信号或电压V2。然后，节点n1的电位、节点n2的电位和/或布线111的电位变为等于V1。因此，由于晶体管101_1和晶体管101_2截止，所以布线112和布线111没有电连续性。因此，信号OUT进入L电平。
注意，在周期C2，信号CK1下降到L电平时的定时可设置成比节点n2的电位降低时的定时更早出现。然后，如图6E所示，L电平的信号CK1可通过晶体管101_2从布线112提供给布线111。在包含另一个晶体管的情况下，例如，在许多情况下，晶体管101_2的沟道宽度比另一个晶体管要大。因此，布线111的电位可迅速降低。也就是说，信号OUT的下降时间可缩短。因此，对于布线111的电位的降低，例如以下三种情况会是可能的：电路10向布线111提供L电平的信号或电压V1的情况；L电平的信号CK1通过晶体管101_2从布线112提供给布线111的情况；以及电路10向布线111提供L电平的信号或电压V1并且L电平的信号CK1通过晶体管101_2从布线112提供给布线111的情况。
随后，如图6D所示，在周期D2和周期E2，电路10向节点n1、节点n2和/或布线111提供电压V1或者L电平的信号。然后，节点n1的电位、节点n2的电位和/或布线111的电位保持在V1。因此，由于晶体管101_1和晶体管101_2保持为截止，所以布线112和布线111保持为没有电连续性。因此，信号OUT保持在L电平。
这样，由于晶体管101_2在周期T1截止，并且晶体管101_1在周期T2截止，晶体管101_1和晶体管101_2的每个导通的次数或者晶体管101_1和晶体管101_2导通的时间长度被减小。因此，可抑制晶体管101_1和晶体管101_2的特性的降级。
这样，在这个实施例的半导体装置中，可抑制晶体管特性的降级。另外，由于H电平的信号OUT的电位可增加到V2，所以像素中包含的晶体管导通的时间长度可增加。因此，用于将视频信号写入像素的时间可得到充分保证，使得可实现显示质量的提高。备选地，由于信号OUT的下降时间和上升时间可以缩短，所以可防止将所选行中的像素的视频信号写入另一行中的像素。因此，可实现显示质量的提高。备选地，由于可抑制信号OUT的下降时间的变化，所述可抑制对像素中存储的视频信号的穿通的作用的变化。相应地，可抑制显示不均匀。
另外，这个实施例的半导体装置中的所有晶体管可以是n沟道晶体管，或者这个实施例的半导体装置中的所有晶体管可以是p沟道晶体管。相应地，与使用CMOS电路的情况相比，可以更有效地实现步骤数量的减少、产率的提高、可靠性的提高或者成本的降低。特别地，当所有晶体管(包括像素部分中的那些晶体管等)为n沟道晶体管时，非单晶半导体、微晶半导体、有机半导体、氧化物半导体等可用于晶体管的半导体层。但是，在许多情况下，使用这种半导体所形成的晶体管易于降级。另一方面，可抑制这个实施例中的半导体装置的晶体管的降级。
另外，不必增加晶体管的沟道宽度，使得半导体装置甚至在晶体管特性降级时也进行操作。相应地，可减小晶体管的沟道宽度。这是因为在这个实施例的半导体装置中可抑制晶体管的降级。
注意，可接受的是，在周期C1、周期D1、周期E1、周期A2、周期B2、周期C2、周期D2和/或周期E2，电路10可向节点n1提供L电平的信号或电压V1或者没有向节点n1提供电压、信号等。但是，这个实施例并不局限于这个示例。
注意，可接受的是，在周期A1、周期B1、周期C1、周期D1、周期E1、周期C2、周期D2和/或周期E2，电路10可向节点n2提供L电平的信号或电压V1或者没有向节点n2提供电压、信号等。但是，这个实施例并不局限于这个示例。
注意，可接受的是，在周期A1、周期C1、周期D1、周期E1、周期A2、周期C2、周期D2和/或周期E2，电路10可向布线111提供L电平的信号或电压V1或者没有向布线111提供电压、信号等。但是，这个实施例并不局限于这个示例。
注意，信号CK1和信号CK2可以是不平衡信号。图7A示出例如在一个循环中信号处于H电平的周期比信号处于L电平的周期要短的情况的时序图。因此，在周期C1或周期C2，由于将L电平的信号CK1提供给布线111，所以信号OUT的下降时间可缩短。备选地，在提供布线111以便延伸到像素部分的情况下，防止错误的视频信号被写入像素。但是，这个实施例并不局限于这个示例。在一个循环中，信号处于H电平的周期可比信号处于L电平的周期要长。
注意，在这个实施例中，多相时钟信号可用于半导体装置。例如，在(n+1)相(n为自然数)时钟信号的情况下，(n+1)相时钟信号是它们的循环相差1/(n+1)循环的(n+1)个时钟信号。备选地，可将多相时钟信号的任何两个输入到相应布线112和布线113。图7B示出将三相动时钟信号输入到半导体装置的情况下的时序图的一个示例。但是，这个实施例并不局限于这个示例。
注意，n变得越长，则时钟频率变得越低。因此可实现功耗的降低。但是，当n是太大的数目时，信号的数量增加；因此，在一些情况下，布局面积变得更大或者外部电路的规模变得更大。因此，优选的是，n小于8。更优选的是，n小于6。进一步优选的是，n为4或3。但是，这个实施例并不局限于这个示例。
注意，由于晶体管101_1和晶体管101_2具有相似功能，所以优选的是，晶体管101_1的沟道宽度和晶体管101_2的沟道宽度可近似相同。通过以这种方式使这些晶体管具有近似相同的大小，这些晶体管可具有近似相同的电流供应能力。此外，这些晶体管的降级的程度可近似相同。相应地，当多个晶体管切换到使用时，信号OUT的波形可近似相同。注意，这个实施例并不局限于此，而是晶体管101_1的沟道宽度可与晶体管101_2的沟道宽度不同。
注意，术语“晶体管的沟道宽度”又可称作晶体管的W/L(W是沟道宽度，L是沟道长度)比。
注意，晶体管101_1和晶体管101_2可在同一个周期中导通。例如，当晶体管101_1和晶体管101_2在周期B1或周期B2导通时，布线111的电位可比晶体管101_1和101_2中只有一个晶体管导通的情况更迅速地增加。因此，信号OUT的下降时间可缩短。
如图8A所示，布线112可分为布线112A和112B的多个布线。然后，晶体管101_1的第一端子可连接到布线112A，而晶体管101_2的第一端子可连接到布线112B。备选地，布线112A和布线112B可连接到另一个布线、另一个节点等等。
注意，如图8A中那样，布线112在图4A和图4B中可分为多个布线(例如布线112A和112B)。
注意，如图8B所示，电容器121_1可连接在晶体管101_1的栅极与第二端子之间。电容器121_2可连接在晶体管101_2的栅极与第二端子之间。这样，节点n1的电位或者节点n2的电位在自举操作中易于增加。因此，由于晶体管101_1的Vgs和晶体管101_2的Vgs可增加，所以这些晶体管的沟道宽度可减小。备选地，信号OUT的下降时间或上升时间可缩短。但是，这个实施例并不局限于这个示例。可消除电容器121_1和电容器121_2其中之一。备选地，电容器121_1或121_2可连接在晶体管101_1的栅极与第二端子之间(即，节点n1或节点n2与布线112之间)。备选地，例如，MIS电容器可用作该电容器。
注意，用于电容器121_1和电容器121_2的每个的一个电极的材料优选地是例如与用于晶体管101_1和晶体管101_2的每个的栅极相似的材料。用于电容器121_1和电容器121_2的每个的另一个电极的材料优选地是与用于晶体管101_1和晶体管101_2的每个的源极和漏极相似的材料。因此可减小布局面积。备选地，电容值可增加。但是，这个实施例并不局限于这个示例。作为用于电容器121_1和电容器121_2的每个的一个电极以及电容器121_1和电容器121_2的每个的另一个电极的材料，可使用各种材料。
注意，优选的是，电容器121_1的电容值和电容器121_2的电容值可近似相同。备选地，优选的是，其中电容器121_1的一个电极与其另一个电极重叠的面积近似等于其中电容器121_2的一个电极与其另一个电极重叠的面积。这样，即使当晶体管切换到使用时，晶体管101_1的Vgs和晶体管101_2的Vgs也可近似相同；因此，信号OUT的波形可近似相同。但是，这个实施例并不局限于这个示例。电容器121_1的电容值和电容器121_2的电容值可以相互不同。备选地，其中电容器121_1的一个电极与其另一个电极重叠的面积可不同于其中电容器121_2的一个电极与其另一个电极重叠的面积。
注意，如图8B中那样，电容器121_1在图4A、图4B和图8A中可连接在晶体管101_1的栅极与第二端子之间。备选地，电容器121_2可连接在晶体管101_2的栅极与第二端子之间。
注意，如图8C所示，电路100可包括晶体管101_1至101_N的多个晶体管。晶体管101_1至101_N的第一端子连接到布线112。晶体管101_1至101_N的第二端子连接到布线111。另外，晶体管101_1至101_N的栅极分别称作节点n1至nN。图8C所示的结构对应于晶体管用作实施例1的开关的情况下的结构。因此，晶体管101_1至101_N分别具有与开关11_1至11_N相似的功能。
注意，N越大，则每个晶体管导通的次数变得越小，或者每个晶体管导通的时间长度变得更短；因此可抑制晶体管特性的降级。但是，如果N是太大的数目，则晶体管的数量增加，并且电路规模变得更大。因此，优选的是，N小于6。更优选的是，N小于4。进一步优选的是，N为3或2。
注意，如图8C中那样，电路100在图4A、图4B、图8A和图8B中可包括晶体管101_1至101_N的多个晶体管。具体来说，在电路100包括图8A中的晶体管101_1至101_N的多个晶体管的情况下，布线112可分为N个布线。具体来说，在电路100包括图8B中的晶体管101_1至101_N的多个晶体管的情况下，电容器可连接在晶体管101_1至101_N的相应栅极与晶体管101_1至101_N的相应第二端子之间。
如图8D所示，可用二极管101a_1替代晶体管101_1，二极管101a_1的一个端子(下文中又称作阳极)连接到节点n1，而其另一个端子(下文中又称作阴极)连接到布线111。类似地，可用二极管101a_2替代晶体管101_2，二极管101a_2的一个端子(又称作阳极)连接到节点n2，而其另一个端子(又称作阴极)连接到布线111。但是，这个实施例并不局限于这个示例。如图8E所示，晶体管101_1的第一端子可连接到节点n1，使得可获得其中晶体管101_1为二极管接法的结构。类似地，如果晶体管101_2的第一端子连接到节点n2，则可获得其中晶体管101_2为二极管接法的结构。
注意，如图8D和图8E中那样，在图4A和图4B以及图8A至图8C中可采用二极管替代晶体管。备选地，可采用其中晶体管为二极管接法的结构。
注意，有可能得到如图8F所示的两个信号。为了实现这个，半导体装置可包括电路120。电路120包括晶体管122_1和122_2的多个晶体管。电路120具有与电路100相似的功能。晶体管122_1和122_2分别具有与晶体管101_1和101_2相似的功能。晶体管122_1的第一端子连接到布线112，晶体管122_1的第二端子连接到布线211，并且晶体管122_1的栅极连接到节点n1。晶体管122_2的第一端子连接到布线112，晶体管122_2的第二端子连接到布线211，并且晶体管122_2的栅极连接到节点n2。这样，以相同的定时来控制晶体管101_1和晶体管122_1，并且以相同的定时来控制晶体管101_2和晶体管122_2。相应地，从布线211输出的信号以与信号OUT近似相同的定时进入H电平或L电平。
注意，在从布线111输出的信号用作栅极信号或选择信号的情况下，从布线211输出的信号可用作转移信号、复位信号、栅极信号等等。在这种情况下，布线111的负载在许多情况下高于布线211的负载；因此，晶体管101_1的沟道宽度优选地大于晶体管122_1。类似地，晶体管102_2的沟道宽度优选地大于晶体管122_2。但是，这个实施例并不局限于这个示例。
注意，如图8F中那样，当半导体装置在图4A和图4B以及图8A至图8E中包括电路120时，可得到两个输出信号。另外，电路120可包括晶体管122_1和122_2的多个晶体管。具体来说，在电路100包括图8C中的晶体管101_1至101_N的多个晶体管的情况下，电路120可包括N个晶体管。
接下来描述电路10的一个具体示例。首先参照图9A来描述其中电路10包括电路200的结构。电路200是电路10的组成部分。电路200连接到布线114、布线115_1、布线115_2、节点n1和/或节点n2。但是，这个实施例并不局限于这个示例。电路200可连接到另一个布线或者另一个节点。
在许多情况下，电路200包括一个或多个晶体管。在许多情况下，这些晶体管具有与晶体管101_1和101_2相同的极性，并且是n沟道晶体管。但是，这个实施例并不局限于这个示例。电路200可包括p沟道晶体管。备选地，电路200可包括n沟道晶体管和p沟道晶体管。也就是说，电路200可以是CMOS电路。
电路200具有按照信号SP、信号SEL1、信号SEL2、节点n1的电位和/或节点n2的电位来控制向节点n1和/或节点n2提供信号或电压的定时的功能。因此，电路200具有控制节点n1的电位和/或节点n2的电位的功能。例如，电路200具有向节点n1和/或节点n2提供H电平的信号或电压V2的功能。备选地，电路200具有向节点n1和/或节点n2提供L电平的信号或电压V1的功能。备选地，电路200具有停止向节点n1和/或节点n2提供信号、电压等的功能。备选地，电路200具有增加节点n1的电位和/或节点n2的电位的功能。备选地，电路200具有降低或维持节点n1的电位和/或节点n2的电位的功能。备选地，电路200具有使节点n1和/或节点n2进入浮动状态的功能。
在这里，参照图9B来描述电路200的一个示例。电路200包括晶体管201_1和201_2的多个晶体管。晶体管201_1的第一端子连接到布线115_1，晶体管201_1的第二端子连接到晶体管101_1的栅极，并且晶体管201_1的栅极连接到布线114。晶体管201_2的第一端子连接到布线115_2，晶体管201_2的第二端子连接到晶体管101_2的栅极，并且晶体管201_2的栅极连接到布线114。注意，这个实施例并不局限于此，而是各种结构可适用于电路200。
晶体管201_1和晶体管201_2优选地具有与晶体管101_1和晶体管101_2相同的极性，并且是n沟道晶体管。但是，这个实施例并不局限于此。晶体管201_1和/或晶体管201_2可以是p沟道晶体管。
晶体管201_1具有按照布线114的电位来控制布线115_1和节点n1的电连续性的功能。备选地，晶体管201_1具有按照布线114的电位向节点n1提供布线115_1的电位的功能。备选地，晶体管201_1具有按照信号SP导通或截止的功能。备选地，晶体管201_1具有控制是否将信号SEL1输入到晶体管101_1的功能。备选地，晶体管201_1具有通过导通或截止来控制是否设置信号OUT的电位状态的功能。晶体管201_2具有按照布线114的电位来控制布线115_2和节点n2的电连续性的功能。备选地，晶体管201_2具有按照布线114的电位向节点n2提供布线115_2的电位的功能。备选地，晶体管201_2具有按照信号SP来导通或截止的功能。备选地，晶体管201_2具有控制是否将信号SEL2输入到晶体管101_2的功能。备选地，晶体管201_2具有通过导通或截止来控制是否设置信号OUT的电位状态的功能。
描述图9A中的半导体装置的操作。在这里，例如，描述其中图9B所示的电路配置应用于电路200的情况。在周期A1，如图10A所示，由于信号SP处于H电平，所以晶体管201_1和晶体管201_2导通。因此，H电平的信号SEL1通过晶体管201_1从布线115_1提供给节点n1，而L电平的信号SEL2通过晶体管201_2从布线115_2提供给节点n2。这样，节点n1的电位开始增加，并且节点n1的电位变为等于V2。此后，当节点n1的电位升高到通过从布线114的电位(V2)中减去晶体管201_1的阈值电压(Vth201_1)所得到的值(V2-Vth201_1)时，晶体管201_1截止。因此，节点n1进入浮动状态，同时电位维持为(V2-Vth201_1)。
在周期B1至E1，由于信号SP处于L电平，所以晶体管201_1和晶体管201_2截止。相应地，布线115_1和节点n1没有电连续性，并且布线115_2和节点n2没有电连续性。注意，图10B示出在周期B1的半导体装置的示意图，图10C示出在周期C1的半导体装置的示意图，而图10D示出在周期D1和周期E1的半导体的示意图。
随后，在周期A2，如图10E所示，由于信号SP处于H电平，所以晶体管201_1和晶体管201_2导通。因此，L电平的信号SEL1通过晶体管201_1从布线115_1提供给节点n1，而H电平的信号SEL2通过晶体管201_2从布线115_2提供给节点n2。这样，节点n1的电位变为等于V1，而节点n2的电位开始增加。此后，当节点n2的电位升高到通过从布线114的电位(V2)中减去晶体管201_2的阈值电压(Vth201_2)所得到的值(V2-Vth201_2)时，晶体管201_2截止。因此，节点n2进入浮动状态，同时其电位维持为(V2-Vth201_2)。
在周期B2至E2，由于信号SP处于L电平，所以晶体管201_1和晶体管201_2截止。相应地，布线115_1和节点n1没有电连续性，并且布线115_2和节点n2没有电连续性。注意，图10F示出在周期B2的半导体装置的示意图，图10G示出在周期C2的半导体装置的示意图，而图10H示出在周期D2和周期E2的半导体的示意图。
通过这样形成电路10，电路100中的晶体管的任一个可选择性地导通或截止。另外，甚至在其中使电路100中的晶体管截止的情况下，电路10也将电位施加到被截止的晶体管的栅极。因此，可防止该晶体管的栅极进入浮动状态。
注意，由于晶体管201_1和晶体管201_2具有相似功能，所以优选的是，晶体管201_1的沟道宽度和晶体管201_2的沟道宽度可近似相同。通过以这种方式使这些晶体管具有近似相同的大小，这些晶体管可具有近似相同的电流供应能力。此外，这些晶体管的降级的程度可近似相同。相应地，当晶体管切换到使用时，信号OUT的波形可近似相同，因为节点n1的电位和节点n2的电位可近似相同。注意，这个实施例并不局限于此，而是晶体管201_1的沟道宽度可与晶体管201_2的沟道宽度不同。
注意，由于在许多情况下，晶体管201_1的负载(例如节点n1)低于晶体管101_1的负载(例如布线111)，所以晶体管201_1的沟道宽度优选地比晶体管101_1要小。类似地，由于在许多情况下，晶体管201_2的负载(例如节点n2)低于晶体管101_2的负载(例如布线111)，所以晶体管201_2的沟道宽度优选地比晶体管101_2要小。但是，这个实施例并不局限于这个示例。晶体管201_1的沟道宽度可比晶体管101_1要大。另外，晶体管201_2的沟道宽度可比晶体管101_2要大。
注意，如图9C所示，在电路100如图8C中那样包括晶体管101_1至101_N的多个晶体管的情况下，电路200可包括晶体管201_1至201_N的多个晶体管。晶体管201_1至201_N的第一端子分别连接到布线115_1至115_N。晶体管201_1至201_N的第二端子分别连接到节点n1至nN。晶体管201_1至201_N的栅极连接到布线114。
如图9D所示，布线114可分为布线114A和114B的多个布线。因此，布线114A和114B可具有与布线114相似的功能。晶体管201_1的栅极连接到布线114A。晶体管201_2的栅极连接到布线114B。在那种情况下，可将具有近似相同波形的信号输入到布线114A和114B。备选地，可将具有不同波形的信号输入到布线114A和114B。
如图9D中那样，布线114在图9C中可分为多个布线。
注意，如图9E所示，晶体管201_1的第一端子和晶体管201_2的第一端子可连接到相同布线。在图9E的一个示例中，晶体管201_1和201_2的第一端子连接到布线115_1。但是，这个实施例并不局限于这个示例。晶体管201_1和201_2的第一端子可连接到与以上所述不同的各种布线。例如，晶体管201_1和201_2的第一端子可连接到布线113或者向其中输入信号CK2的布线。
注意，如图9E中那样，晶体管201_1和201_2的第一端子在图9C和图9D中可连接到相同布线。具体来说，在图9C的情况下，晶体管201_1和201_N的第一端子可连接到相同布线。
注意，如图9F所示，晶体管201_1的第一端子连接到布线114，晶体管201_1的第二端子可连接到节点n1，并且晶体管201_1的栅极可连接到布线115_1。晶体管201_2的第一端子可连接到布线114，晶体管201_2的第二端子可连接到节点n2，并且晶体管201_2的栅极可连接到布线115_2。在那种情况下，在周期T1中当信号SEL1处于H电平而信号SEL2处于L电平时，晶体管201_1导通，而晶体管201_2截止。相应地，在周期A1，由于H电平的信号SP通过晶体管201_1从布线114提供给节点n1，所以节点n1的电位升高。另一方面，在周期T2中当信号SEL1处于L电平而信号SEL2处于H电平时，晶体管201_1截止，而晶体管201_2导通。相应地，在周期A2，由于H电平的信号SP通过晶体管201_2从布线114提供给节点n2，所以节点n2的电位升高。
注意，如图11A所示，二极管接法的晶体管202_1可连接在晶体管201_1的第二端子与节点n1之间。类似地，二极管接法的晶体管202_2可连接在晶体管201_2的第二端子与节点n2之间。晶体管202_1的第一端子连接到晶体管201_1的第二端子，晶体管202_1的第二端子连接到节点n1，并且晶体管202_1的栅极连接到晶体管201_1的第二端子。晶体管202_2的第一端子连接到晶体管201_2的第二端子，晶体管202_2的第二端子连接到节点n2，并且晶体管202_2的栅极连接到晶体管201_2的第二端子。晶体管201_1和晶体管201_2可分别用作二极管。当晶体管201_1没有导电(conduction)时，晶体管201_1具有防止节点n1的电位的降低的功能。类似地，当晶体管201_2没有导电时，晶体管201_2具有防止节点n2的电位的降低的功能。但是，这个实施例并不局限于这个示例。各种元件或电路可连接在晶体管201_1的第二端子与节点n1之间和/或晶体管201_2的第二端子与节点n2之间。备选地，各种元件或电路可连接在晶体管201_1的第一端子与布线115_1之间和/或晶体管201_2的第一端子与布线115_2之间。例如，如图11B所示，晶体管202_1可连接在晶体管201_1的第一端子与布线115_1之间。备选地，晶体管202_2可连接在晶体管201_2的第一端子与布线115_2之间。
注意，如图11A和图11B中那样，各种元件或电路可连接在图9C至图9F中的晶体管201_1的第二端子与节点n1之间、在晶体管201_2的第二端子与节点n2之间、在晶体管201_1的第一端子与布线115_1之间和/或在晶体管201_2的第一端子与布线115_2之间。图11C示出其中二极管接法的晶体管202_1连接在图9F中的晶体管201_1的第二端子与节点n1之间并且二极管接法的晶体管202_2连接在晶体管201_2的第二端子与节点n2之间的结构的一个示例。图11D示出其中二极管接法的晶体管202_1连接在图9F中的晶体管201_1的第一端子与布线114之间并且二极管接法的晶体管202_2连接在晶体管201_2的第一端子与布线114之间的结构的一个示例。
注意，如图11E所示，电路200可包括晶体管203_1和203_2的多个晶体管。晶体管203_1和晶体管203_2优选地具有与晶体管201_1和晶体管201_2相同的极性，并且是n沟道晶体管。但是，这个实施例并不局限于此。晶体管203_1和203_2可以是p沟道晶体管。晶体管203_1的第一端子连接到布线117，晶体管203_1的第二端子连接到节点n1，并且晶体管203_1的栅极连接到布线115_2。晶体管203_2的第一端子连接到布线117，晶体管203_2的第二端子连接到节点n2，并且晶体管203_2的栅极连接到布线115_1。但是，这个实施例并不局限于这个示例。例如，晶体管203_1的第二端子可连接到节点n2。备选地，晶体管203_2的第二端子可连接到节点n1。
注意，晶体管203_1具有通过按照信号SEL2控制布线117和节点n1的电连续性的状态来控制向节点n1提供电压V1的定时的功能，并且可用作开关。晶体管203_2具有通过按照信号SEL1控制布线117和节点n2的电连续性的状态来控制向节点n2提供电压V1的定时的功能，并且可用作开关。这样，在周期T1，电压V1通过晶体管203_2提供给节点n2。因此，甚至当晶体管201_2截止时，也可固定节点n2的电位。类似地，在周期T2，电压V1通过晶体管203_1提供给节点n1。因此，甚至当晶体管201_1截止时，也可固定节点n1的电位。因此，可获得具有高抗噪性的半导体装置。
如图11F所示，布线117可分为布线117A和117B的多个布线。晶体管203_1的第一端子和203_2的第一端子可分别连接到布线117A和117B。布线117A和117B可连接到各种布线、元件或节点。
注意，如图12A所示，晶体管203_1的第二端子可连接到布线115_1。晶体管203_2的第二端子可连接到节点115_2。这样，H电平的信号在晶体管203_1截止的周期(例如周期T1)中输入到晶体管203_1的第一端子。相应地，将逆向偏压(backward bias)施加到晶体管203_1，以便可抑制降级。类似地，H电平的信号在晶体管203_2截止的周期(例如周期T2)中输入到晶体管203_2的第一端子。相应地，将反偏压(reverse bias)施加到晶体管203_2，以便可抑制降级。
注意，如图12B所示，晶体管203_1和晶体管203_2可以是二极管接法的晶体管。例如，晶体管203_1的第一端子连接到布线115_1，晶体管203_1的第二端子连接到节点n1，并且晶体管203_1的栅极连接到节点n1。类似地，晶体管203_2的第一端子连接到布线115_2，晶体管203_2的第二端子连接到节点n2，并且晶体管203_2的栅极连接到节点n2。在那种情况下，在周期T1，当信号SEL2处于L电平时，L电平的信号SEL2通过晶体管203_2从布线115_2提供给节点n2。相应地，节点n2的电位可固定为近似V1。另一方面，在周期T2，当信号SEL1处于L电平时，L电平的信号SEL1通过晶体管203_1从布线115_1提供给节点n1。相应地，节点n1的电位可固定为近似V1。但是，这个实施例并不局限于此。例如，晶体管203_1的栅极可连接到布线115_1。备选地，晶体管203_2的栅极可连接到布线115_2。
注意，如图11E和图11F以及图12A和图12B中那样，电路200可包括图9C至9F和图11A至图11D中的晶体管203_1和203_2。例如，图12C示出其中电路200包括图9F中的晶体管203_1和203_2的结构。图12D和图12E示出其中电路200包括图11A中的晶体管203_1和203_2的结构。图12F示出其中电路200包括图11D中的晶体管203_1和203_2的结构。
注意，晶体管203_1的第二端子和晶体管203_2的第二端子可连接到各种布线或节点。例如，如图12E所示，晶体管203_1的第二端子可连接到晶体管201_1的第二端子。类似地，晶体管203_2的第二端子可连接到晶体管201_2的第二端子。备选地，如图12F所示，晶体管203_1的第二端子可连接到晶体管201_1的第一端子。类似地，晶体管203_2的第二端子可连接到晶体管201_2的第一端子。
注意，如图5F所示，除了晶体管201_1和201_2之外，电路200还可包括晶体管203_1和203_2的多个晶体管。晶体管203_1和晶体管203_2优选地具有与晶体管201_1和晶体管201_2相同的极性，并且是n沟道晶体管。但是，这个实施例并不局限于此。晶体管203_1和203_2可以是p沟道晶体管。晶体管203_1的第一端子连接到布线114，晶体管203_1的第二端子连接到节点n1，并且晶体管203_1的栅极连接到布线118。晶体管203_2的第一端子连接到布线114，晶体管203_2的第二端子连接到节点n2，并且晶体管203_2的栅极连接到布线118。将信号CK2输入到布线118。相应地，布线118可用作信号线或时钟信号线。注意，这个实施例并不局限于此，而是可将各种信号、电压或电流输入到布线118。晶体管203_1具有按照布线118的电位来控制布线114和节点n1的电连续性的状态的功能。备选地，晶体管203_1具有按照布线118的电位向节点n1提供布线114的电位的功能。晶体管203_2具有按照布线118的电位来控制布线114和节点n2的电连续性的状态的功能。此外，晶体管203_2具有按照布线118的电位向节点n2提供布线114的电位的功能。但是，这个实施例并不局限于这个示例。晶体管203_1和203_2可具有与以上所述不同的各种功能。
注意，晶体管203_1的第一端子和晶体管203_2的第一端子可连接到不同布线。注意，晶体管203_1的栅极和晶体管203_2的栅极可连接到不同布线。
注意，如图5F中那样，还可将具有与晶体管203_1和203_2相似功能的晶体管额外地提供在图9C至图9F、图11A至图11F以及图12A至图12F中。
注意，如图13A所示，p沟道晶体管可用作晶体管101_1、101_2和晶体管201_1、201_2。晶体管101p_1和101p_2对应于晶体管101_1和101_2，并且是p沟道晶体管。晶体管102p_1和102p_2对应于晶体管102_1和102_2，并且是p沟道晶体管。另外要注意，在晶体管为p沟道晶体管的情况下，将电压V1提供给布线113；将电压V2提供给布线117；以及与图4B的时序图中那些相比，使信号CK1、信号SP、信号RE、节点n1的电位、节点n2的电位和信号OUT反相，如图13B所示。
注意，如图13A中那样，p沟道晶体管可用作图9C至图9F、图11A至图11F和图12A至图12F中的晶体管。
(实施例3)
在这个实施例中，描述与实施例2中所述的电路10不同的结构的示例。注意，省略实施例1和2中的内容的描述。注意，这个实施例中所述的内容可适当地与实施例1和2中所述的内容组合。
首先参照图14来描述与实施例2不同的电路10的一个具体实施例。除了电路200之外，图14中的电路10还包括电路300。电路300是电路10的组成部分。注意，电路300的一部分也可用作电路200的一部分。电路200的一部分也可用作电路300的一部分。电路300连接到布线113、布线116、布线117、节点n1、节点n2和/或布线111。但是，这个实施例并不局限于这个示例。电路200可连接到各种布线或节点。
在许多情况下，电路300包括一个或多个晶体管。在许多情况下，这些晶体管具有与晶体管101_1和101_2相同的极性，并且是n沟道晶体管。但是，这个实施例并不局限于这个示例。电路300可包括p沟道晶体管。备选地，电路300可包括n沟道晶体管和p沟道晶体管。也就是说，电路300可以是CMOS电路。
电路300具有按照信号RE的下降时间、节点n1的电位、节点n2的电位和/或信号OUT来控制向节点n1、节点n2和/或布线111提供信号或电压的定时的功能。这样，电路200具有控制节点n1的电位、节点n2的电位和/或布线111的电位的功能。例如，电路200具有向节点n1、节点n2和/或布线1111提供L电平的信号或电压V1的功能。
接下来参照图15A描述电路300的一个示例。在图15A的示例中，电路300包括晶体管301_1和301_2的多个晶体管、晶体管302、晶体管303_1和303_2的多个晶体管、晶体管304、电路310_1和310_2的多个电路以及电路320。
注意，例如，晶体管301_1和301_2、晶体管302、晶体管303_1和303_2以及晶体管304是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管301_1和301_2、晶体管302、晶体管303_1和303_2和/或晶体管304可以是p沟道晶体管。
注意，如图15B所示，例如，反相器电路可用作电路310_1、310_2和电路320。注意，这个实施例并不局限于此，而是各种电路可用作电路310_1、310_2和电路320。
接下来描述图15A中的电路300的连接关系。晶体管301_1的第一端子连接到布线117，而晶体管301_1的第二端子连接到节点n1。晶体管301_2的第一端子连接到布线117，而晶体管301_2的第二端子连接到节点n2。晶体管302的第一端子连接到布线117，而晶体管302的第二端子连接到布线111。晶体管303_1的第一端子连接到布线117，晶体管303_1的第二端子连接到节点n1，并且晶体管303_1的栅极连接到布线116。晶体管303_2的第一端子连接到布线117，晶体管303_2的第二端子连接到节点n2，并且晶体管303_2的栅极连接到布线116。晶体管304的第一端子连接到布线117，晶体管304的第二端子连接到布线111，并且晶体管304的栅极连接到布线116。电路310_1连接到布线113、节点n1、布线117和晶体管301_1的栅极。电路310_2连接到布线113、节点n2、布线117和晶体管301_2的栅极。电路320连接到布线113、布线111、布线117和晶体管302的栅极。
接下来描述电路310_1、310_2和电路320的功能。电路310_1具有通过按照节点n1的电位控制晶体管301_1的栅极的电位来控制晶体管301_1的导电状态的功能，并且可用作控制电路。电路310_2具有通过按照节点n2的电位控制晶体管301_2的栅极的电位来控制晶体管301_2的导电状态的功能，并且可用作控制电路。电路320具有通过按照布线111的电位控制晶体管302的栅极的电位来控制晶体管302的导电状态的功能，并且可用作控制电路。注意，这个实施例并不局限于此，而是电路310_1、310_2和电路320可具有各种其它功能。
接下来描述晶体管301_1和301_2、晶体管302、晶体管303_1和303_2以及晶体管304的功能。晶体管301_1具有通过按照电路310_1的输出信号控制布线117和节点n1的电连续性的状态来控制向节点n1提供电压V1的定时的功能，并且可用作开关。晶体管301_2具有通过按照电路310_2的输出信号控制布线117和节点n2的电连续性的状态来控制向节点n2提供电压V1的定时的功能，并且可用作开关。晶体管302具有通过按照电路320的输出信号控制布线117和布线111的电连续性的状态来控制向布线111提供电压V1的定时的功能，并且可用作开关。晶体管303_1具有通过按照信号RE控制布线117和节点n1的电连续性的状态来控制向节点n1提供电压V1的定时的功能，并且可用作开关。晶体管303_2具有通过按照信号RE控制布线117和节点n2的电连续性的状态来控制向节点n2提供电压V1的定时的功能，并且可用作开关。晶体管304具有通过按照信号RE控制布线117和布线111的电连续性的状态来控制向布线111提供电压V1的定时的功能，并且可用作开关。但是，这个实施例并不局限于这个示例。晶体管301_1和301_2、晶体管302、晶体管303_1和303_2以及晶体管304可具有与以上所述不同的各种功能。
接下来描述图15A中的电路300的操作的一个示例。注意，图15A中的半导体装置的操作具有与图4A中的半导体装置的操作有共同之处的一部分。因此，参照图4C的时序图来描述图15A中的半导体装置的操作。注意，省略与实施例1和实施例2中的半导体装置相同的操作的描述。
首先，在周期A1，由于信号RE处于L电平，所以晶体管303_1、303_2和晶体管304截止，如图16A所示。例如，来自电路310_1的输出信号处于L电平，因为节点n1的电位变为等于(V2+Vth101_1+Vx)。相应地，晶体管301_1截止。来自电路310_2的输出信号处于H电平，因为节点n2的电位近似为V1。相应地，晶体管301_2导通。来自电路320的输出信号处于H电平，因为布线111的电位近似为V1。相应地，晶体管302导通。因此，使布线117和节点n1没有电连续性，通过晶体管301_2使布线117和节点n2进入电连续性，以及通过晶体管302使布线117和布线111进入电连续性。相应地，电压V1通过晶体管301_2从布线117提供给节点n2。电压V1通过晶体管302从布线117提供给布线111。
另一方面，如图16B所示，周期A2与周期A1的不同之处在于，例如，来自电路310_1的输出信号处于H电平，因为节点n1的电位近似为V1，而来自电路310_2的输出信号处于L电平，因为节点n2的电位等于(V2+Vth101_2+Vx)。相应地，晶体管301_1导通，而晶体管301_2截止。因此，通过晶体管301_1使布线117和节点n1进入电连续性，而使布线117和节点n2没有电连续性。相应地，电压V1通过布线117提供给节点n1。
然后，在周期B1，由于信号RE保持在L电平，所以晶体管303_1、303_2和晶体管304保持为截止，如图16C所示。例如，来自电路310_1的输出信号保持在L电平，因为节点n1的电位保持为(V2+Vth101_1+Vx)。相应地，晶体管301_1保持为截止。来自电路310_2的输出信号保持在H电平，因为节点n2的电位保持在近似为V1。相应地，晶体管301_2保持为导通。来自电路320的输出信号进入L电平，因为布线111的电位近似为V2。相应地，晶体管302截止。因此，布线117和节点n1保持为没有电连续性，布线117和节点n2通过晶体管301_2保持为电连续性，以及使布线117和布线111没有电连续性。相应地，电压V1通过晶体管301_2从布线117提供给节点n2。
另一方面，如图17A所示，周期B2与周期B1的不同之处在于，例如，来自电路310_1的输出信号保持在L电平，因为节点n1的电位保持在近似为V1，并且来自电路310_2的输出信号保持在L电平，因为节点n2的电位保持在近似为(V2+Vth101_2+Vx)。相应地，晶体管301_1保持为导通，而晶体管301_2保持为截止。因此，布线117和节点n1通过晶体管301_1保持为电连续性，而布线117和节点n2保持为没有电连续性。相应地，电压V1通过布线117提供给节点n1。
随后，在周期C1和C2，由于信号RE处于H电平，所以晶体管303_1、303_2和晶体管304导通，如图17B所示。来自电路310_1的输出信号处于H电平，因为节点n1的电位近似为V1。相应地，晶体管301_1导通。来自电路310_2的输出信号处于H电平，因为节点n2的电位近似为V1。相应地，晶体管301_2导通。来自电路320的输出信号处于H电平，因为布线111的电位近似为V1。相应地，晶体管302导通。因此，使布线117和节点n1通过晶体管301_1和303_1进入电连续性，布线117和节点n2通过晶体管301_2和303_2进入电连续性，并且布线117和布线111通过晶体管302和晶体管304进入电连续性。相应地，电压V1通过晶体管301_1和晶体管303_1从布线117提供给节点n1。电压V1通过晶体管301_2和晶体管303_2从布线117提供给节点n2。电压V1通过晶体管302和304从布线117提供给布线111。
随后，在周期D1、周期D2、周期E1和周期E2，由于信号RE处于L电平，所以晶体管303_1、303_2和晶体管304截止，如图17C所示。来自电路310_1的输出信号保持在H电平，因为节点n1的电位保持在近似为V1。相应地，晶体管301_1保持为导通。来自电路310_2的输出信号保持在H电平，因为节点n2的电位保持在近似为V1。相应地，晶体管301_2保持为导通。来自电路320的输出信号保持在H电平，因为布线111的电位保持在近似为V1。相应地，晶体管302保持为导通。因此，布线117和节点n1通过晶体管301_1保持电连续性，布线117和节点n2通过晶体管301_2保持电连续性，并且布线117和布线111通过晶体管302保持电连续性。相应地，电压V1通过晶体管301_1从布线117提供给节点n1。电压V1通过晶体管301_2从布线117提供给节点n2。电压V1通过晶体管302从布线117提供给布线111。
注意，由于晶体管301_1和301_2的功能彼此相似，所以优选的是，晶体管301_1和301_2的沟道宽度近似相同。类似地，由于晶体管303_1和303_2的功能彼此相似，所以优选的是，晶体管303_1和303_2的沟道宽度近似相同。但是，这个实施例并不局限于这个示例。晶体管301_1和301_2可具有相互不同的沟道宽度。另外，晶体管303_1和303_2可具有相互不同的沟道宽度。
注意，晶体管301_1和301_2具有控制向节点n1和n2提供电压V1的定时的功能，并且晶体管302具有控制向布线111提供电压V1的定时的功能。由于在许多情况下，节点n1和节点n2的每个的负载低于布线111的负载，所以晶体管301_1和301_2的每个的沟道宽度优选地比晶体管302要小。由于类似的原因，晶体管303_1和303_2的每个的沟道宽度优选地比晶体管304要小。但是，这个实施例并不局限于这个示例。晶体管301_1和301_2的每个的沟道宽度可比晶体管302要大或者近似相同。另外，晶体管303_1和303_2的每个的沟道宽度可比晶体管304要大或者近似相同。
注意，如图18A所示，布线117可如同实施例1和2中那样分为布线117C至117K的多个布线。布线117C、布线117D、布线117E、布线117F、布线117G、布线117H、布线117I、布线117J和布线117K可分别连接到晶体管303_1的第一端子、晶体管303_2的第一端子、晶体管304的第一端子、电路310_1、晶体管301_1的第一端子、电路310_2、晶体管301_2的第一端子、电路320和晶体管302的第一端子。布线117C至117K连接到诸如布线111、布线112、布线113、布线114、布线115_1和115_2、布线116、布线118以及布线211等各种布线或者诸如节点n1和节点n2等各种节点。但是，这个实施例并不局限于这个示例。布线113可按照相似方式分为多个布线。
注意，如图18B所示，晶体管301_1的第一端子、晶体管303_2的第一端子和晶体管304的第一端子可连接到布线118。
注意，如图18C所示，可消除晶体管304。但是，这个实施例并不局限于这个示例。可消除晶体管301_1和/或晶体管301_2。
注意，如图18C中那样，在图18A和图18B中可消除晶体管303_1、晶体管303_2和/或晶体管304。
注意，如图19A所示，可消除电路320和晶体管302。但是，这个实施例并不局限于这个示例。可消除电路310_1和晶体管301_1，或者可消除电路310_1和晶体管301_2。
注意，如图19A中那样，在图18A至图18C中，可消除电路310_1和晶体管301_1，可消除晶体管310_1和晶体管301_2，或者可消除电路320和晶体管302。
注意，如图19B所示，可用二极管301a_1替代晶体管301_1，二极管301a_1的一个端子(又称作阳极)连接到节点n1，而其另一个端子(又称作阴极)连接到电路310_1的输出端子。另外，可用二极管301a_2替代晶体管301_2，二极管301a_2的一个端子(又称作阳极)连接到节点n2，而其另一个端子(又称作阴极)连接到电路310_2的输出端子。另外，可用二极管302a替代晶体管302，二极管302a的一个端子(又称作阳极)连接到布线111，而其另一个端子(又称作阴极)连接到电路320的输出端子。另外，可用二极管303a_1替代晶体管303_1，二极管303a_1的一个端子(又称作阳极)连接到节点n1，而其另一个端子(又称作阴极)连接到布线116。另外，可用二极管303a_2替代晶体管303_2，二极管303a_2的一个端子(又称作阳极)连接到节点n2，而其另一个端子(又称作阴极)连接到布线116。另外，可用二极管304a替代晶体管304，二极管304a的一个端子(又称作阳极)连接到布线111，而其另一个端子(又称作阴极)连接到布线116。但是，这个实施例并不局限于这个示例。通过将晶体管的栅极连接到这些晶体管的相应第二端子，这些晶体管可为二极管接法的。备选地，通过将这些晶体管的栅极连接到这些晶体管的相应第一端子，这些晶体管可为二极管接法的。
注意，如图19B中那样，在图18A至图18C和图19A中，可用二极管替代晶体管301_1、晶体管301_2、晶体管302、晶体管303_1、晶体管303_2和/或晶体管304。备选地，这些晶体管可为二极管接法的。
注意，如图19C所示，晶体管301_1、301_2和晶体管302可共享用于控制晶体管301_1、301_2和晶体管302的每个的导电状态的电路。电路330具有通过按照节点n1或n2的电位控制晶体管301_1、301_2和晶体管302的每个的栅极的电位来控制晶体管301_1、301_2和晶体管302的每个的导电状态的功能，并且可用作控制电路。在图4C所示的周期A1、周期A2、周期B1和周期B2中，由于节点n1或节点n2的电位高于V1，所以来自电路330的输出信号处于L电平。相应地，晶体管301_1、301_2和晶体管302截止。在周期C1、周期C2、周期D1、周期D2、周期E1和周期E2中，由于节点n1或节点n2的电位近似为V1，所以来自电路330的输出信号处于H电平。相应地，晶体管301_1、301_2和晶体管302导通。
注意，如图19C中那样，在图18A至图18C以及图19A和图19B中，晶体管301_1、301_2和晶体管302可共享用于控制晶体管301_1、301_2和晶体管302的每个的导电状态的电路。
注意，如图20A所示，在电路100如图10C中那样包括晶体管101_1至101_N的多个晶体管的情况下，电路300可包括晶体管301_1至301_N的多个晶体管、晶体管303_1至303_N的多个晶体管以及电路310_1至310_N的多个电路。晶体管301_1至301_N对应于晶体管301_1或晶体管301_2，并且具有与晶体管301_1或晶体管301_2相似的功能。晶体管303_1至303_N对应于晶体管303_1或晶体管303_2，并且具有与晶体管303_1或晶体管303_2相似的功能。电路310_1至310_N对应于电路310_1或电路310_2并且具有与其相似的功能。晶体管301_1至301_N的第一端子连接到布线117。晶体管301_1至301_N的第二端子分别连接到节点n1至nN。晶体管301_1至301_N的栅极连接到电路310_1至310_N的相应输出端子。晶体管303_1至303_N的第一端子连接到布线117。晶体管303_1至303_N的第二端子分别连接到节点n1至nN。晶体管303_1至303_N的栅极连接到布线116。
注意，如图20A中那样，在图18A至18C和图19A至19C中，电路300可包括晶体管301_1至301_N的多个晶体管、晶体管303_1至303_N的多个晶体管和/或电路310_1至310_N的多个电路。
注意，在半导体装置包括如图8F中那样的电路120的情况下，电路300可包括晶体管342和晶体管344，如图20B所示。晶体管342对应于晶体管302，并且具有与晶体管302相似的功能。晶体管344对应于晶体管304，并且具有与晶体管304相似的功能。晶体管342的第一端子连接到布线117，晶体管342的第二端子连接到布线211，并且晶体管342的栅极连接到晶体管302的栅极。晶体管344的第一端子连接到布线117，晶体管344的第二端子连接到布线211，并且晶体管344的栅极连接到布线116。
注意，如图20B中那样，在图18A至18C、图19A至19C和图20A中，电路300可包括晶体管342和/或晶体管344。
注意，如图21所示，p沟道晶体管可用作晶体管301_1和301_2、晶体管302、晶体管303_1和303_2以及晶体管304。晶体管301p_1和301p_2、晶体管302p、晶体管303p_1和303p_2以及晶体管304p分别对应于晶体管301_1和301_2、晶体管302、晶体管303_1和303_2以及晶体管304，并且是p沟道晶体管。注意，在晶体管为p沟道晶体管的情况下，与晶体管为n沟道晶体管的情况相比，将电压V1提供给布线113，将电压V2提供给布线117，将来自电路310_1的输出信号、来自电路310_2的输出信号、来自电路320的输出信号、节点n1的电位、节点n2的电位和信号OUT反相。
注意，如图21中那样，在图18A至18C、图19A至19C、图20A和图20B中，p沟道晶体管可用作晶体管。
接下来描述电路310_1、310_2和电路320的具体示例。
首先，图22A示出电路310_1的一个示例。电路310_1包括晶体管311_1和晶体管312_1。晶体管311_1的第一端子连接到布线113，晶体管311_1的第二端子连接到晶体管301_1的栅极，并且晶体管311_1的栅极连接到布线113。晶体管312_1的第一端子连接到布线117，晶体管312_1的第二端子连接到晶体管301_1的栅极，并且晶体管312_1的栅极连接到节点n1。晶体管311_1和晶体管312_1是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管311_1和/或晶体管312_1可以是p沟道晶体管。晶体管311_1具有在晶体管301_1的栅极的电位变为等于或近似为V1的情况下增加晶体管301_1的栅极的电位的功能，并且可用作二极管。晶体管312_1具有通过按照节点n1的电位控制布线117和晶体管301_1的电连续性的状态来控制向晶体管301_1的栅极提供电压V1的定时的功能，并且可用作开关。
描述图22A中的电路310_1的操作。在周期A1和周期B1，由于节点n1的电位具有比晶体管312_1的阈值电压更大的值，所以晶体管312_1导通。因此，通过将晶体管312_1的沟道宽度设置成比晶体管311_1要大，晶体管301_1的栅极的电位近似为V1。例如，晶体管301_1的栅极的电位的值小于布线117的电位(V1)和晶体管301_1的阈值电压(Vth301_1)的总和。在周期A2、周期B2、周期C1、周期C2、周期D1、周期D2、周期E1和周期E2，由于节点n1的电位近似为V1，所以晶体管312_1截止。因此，晶体管301_1的栅极的电位的值等于通过从布线113的电位(V2)中减去晶体管311_1的阈值电压(Vth311_1)所得到的值(V2-Vth311_1)。
注意，晶体管312_1的沟道宽度优选地为晶体管311_1的沟道宽度的2倍或更多倍。更优选的是，晶体管312_1的沟道宽度为晶体管311_1的沟道宽度的4倍或更多倍。进一步优选的是，晶体管312_1的沟道宽度为晶体管311_1的沟道宽度的8倍或更多倍。但是，这个实施例并不局限于这个示例。
注意，晶体管311_1的栅极和第一端子可连接到各种布线。例如，晶体管311_1的栅极和第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管312_1的第一端子可连接到各种布线。例如，晶体管312_1的第一端子可连接到布线115_2。但是，这个实施例并不局限于这个示例。
注意，如图22B所示，除了晶体管311_1和晶体管312_1之外，电路310_1还可包括晶体管313_1和314_1。晶体管313_1的第一端子连接到布线113，晶体管313_1的第二端子连接到晶体管301_1的栅极，并且晶体管313_1的栅极连接到晶体管311_1的第二端子和晶体管312_1的第二端子。晶体管311_1和晶体管312_1是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管311_1和/或晶体管312_1可以是p沟道晶体管。晶体管313_1具有控制向晶体管301_1提供被提供给布线113的电压的定时的功能，并且可用作自举晶体管或开关。晶体管314_1的第一端子连接到布线117，晶体管314_1的第二端子连接到晶体管313_1的第二端子，并且晶体管314_1的栅极连接到节点n1。晶体管314_1具有通过按照节点n1的电位控制布线117和晶体管301_1的电连续性的状态来控制向晶体管301_1的栅极提供电压V1的定时的功能，并且可用作开关。
注意，晶体管313_1的第一端子可连接到各种布线。例如，晶体管313_1的第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管314_1的第一端子可连接到各种布线。例如，晶体管314_1的第一端子可连接到布线115_2。但是，这个实施例并不局限于这个示例。
注意，如图22B中那样，电容器3151可连接在晶体管313_1的栅极与第二端子之间，如图22C所示。
注意，如图22D所示，电路300可包括晶体管316_1。晶体管316_1的第一端子连接到布线117，晶体管316_1的第二端子连接到晶体管301_1的栅极，并且晶体管316_1的栅极连接到布线114。晶体管316_1是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管316_1可以是p沟道晶体管。晶体管316_1具有通过按照信号SP控制布线117和晶体管301_1的栅极的电连续性的状态来控制向晶体管301_1提供电压V1的定时的功能。
注意，如图22D中那样，在图22B和图22C中可额外提供晶体管316_1，其第一端子连接到布线117、第二端子连接到晶体管301_1的栅极并且栅极连接到布线114。
接下来，图23A示出电路310_2的一个示例。电路310_2包括晶体管311_2和晶体管312_2。晶体管311_2的第一端子连接到布线113，晶体管311_2的第二端子连接到晶体管301_2的栅极，并且晶体管311_2的栅极连接到布线113。晶体管312_2的第一端子连接到布线117，晶体管312_2的第二端子连接到晶体管301_2的栅极，并且晶体管312_2的栅极连接到节点n2。晶体管311_2和晶体管312_2是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管311_2和/或晶体管312_2可以是p沟道晶体管。晶体管311_2具有在晶体管301_2的栅极的电位近似为V1时增加晶体管301_2的栅极的电位的功能，并且可用作二极管。晶体管312_2具有通过按照节点n2的电位控制布线117和晶体管301_2的电连续性的状态来控制向晶体管301_2的栅极提供电压V1的定时的功能，并且可用作开关。
描述图23A中的电路310_2的操作。在周期A1和周期B1，由于节点n2的电位具有比晶体管312_2的阈值电压更大的值，所以晶体管312_2导通。因此，通过将晶体管312_2的沟道宽度设置成比晶体管311_2要大，晶体管301_2的栅极的电位近似为V1。例如，晶体管301_2的栅极的电位的值小于布线117的电位(V1)和晶体管301_2的阈值电压(Vth301_2)的总和。在周期A2、周期B2、周期C1、周期C2、周期D1、周期D2、周期E1和周期E2，由于节点n2的电位近似为V1，所以晶体管312_2截止。因此，晶体管301_2的栅极的电位的值等于通过从布线113的电位(V2)中减去晶体管311_2的阈值电压(Vth311_2)所得到的值(V2-Vth311_2)。
注意，晶体管312_2的沟道宽度优选地为晶体管311_2的沟道宽度的2倍或更多倍。更优选的是，晶体管312_2的沟道宽度为晶体管311_2的沟道宽度的4倍或更多倍。进一步优选的是，晶体管312_2的沟道宽度为晶体管311_2的沟道宽度的8倍或更多倍。但是，这个实施例并不局限于这个示例。
注意，晶体管311_2的栅极和第一端子可连接到各种布线。例如，晶体管311_2的栅极和第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管312_2的第一端子可连接到各种布线。例如，晶体管312_2的第一端子可连接到布线115_1。但是，这个实施例并不局限于这个示例。
注意，如图23B所示，除了晶体管311_2和晶体管312_2之外，电路310_2还可包括晶体管313_2和314_2。晶体管313_2的第一端子连接到布线113，晶体管313_2的第二端子连接到晶体管301_2的栅极，并且晶体管313_2的栅极连接到晶体管311_2的第二端子和晶体管312_2的第二端子。晶体管311_2和晶体管312_2是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管311_2和/或晶体管312_2可以是p沟道晶体管。晶体管313_2具有控制向晶体管301_2提供被提供给布线113的电压的定时的功能，并且可用作自举晶体管或开关。晶体管314_2具有通过按照节点n2的电位控制布线117和晶体管301_2的电连续性的状态来控制向晶体管301_2的栅极提供电压V1的定时的功能，并且可用作开关。
注意，晶体管313_2的第一端子可连接到各种布线。例如，晶体管313_2的第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管314_2的第一端子可连接到各种布线。例如，晶体管314_2的第一端子可连接到布线115_1。但是，这个实施例并不局限于这个示例。
注意，在23C中，电容器315_2可连接在晶体管313_2的栅极与第二端子之间，如图23C所示。
注意，如图23D所示，电路300可包括晶体管316_2。晶体管316_2的第一端子连接到布线117，晶体管316_2的第二端子连接到晶体管301_2的栅极，并且晶体管316_2的栅极连接到布线114。晶体管316_2是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管316_2可以是p沟道晶体管。晶体管316_2具有通过按照信号SP控制布线117和晶体管301_2的栅极的电连续性的状态来控制向晶体管301_2提供电压V1的定时的功能。
注意，如图23D中那样，在图23B和图23C中可额外提供晶体管316_2，其第一端子连接到布线117、第二端子连接到晶体管301_2的栅极并且栅极连接到布线114。
接下来，图24A示出电路320的一个示例。电路320包括晶体管321和晶体管322。晶体管321的第一端子连接到布线113，晶体管321的第二端子连接到晶体管302的栅极，并且晶体管321的栅极连接到布线113。晶体管322的第一端子连接到布线117，晶体管322的第二端子连接到晶体管302的栅极，并且晶体管322的栅极连接到布线111。晶体管321和晶体管322是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管321和/或晶体管322可以是p沟道晶体管。晶体管321具有在晶体管302的栅极的电位变为等于近似V1时增加晶体管302的栅极的电位的功能，并且可用作二极管。晶体管322具有通过按照布线111的电位控制布线117和晶体管302的电连续性的状态来控制向晶体管302的栅极提供电压V1的定时的功能，并且可用作开关。
描述图24A中的电路320的操作。在图4C的周期B1和周期B2，由于布线111的电位具有比晶体管322的阈值电压更大的值，所以晶体管322导通。因此，通过将晶体管322的沟道宽度设置成比晶体管321要大，晶体管302的栅极的电位近似为V1。例如，晶体管302的栅极的电位的值小于布线117的电位(V1)和晶体管302的阈值电压(Vth302)的总和。在周期A1、周期A2、周期C1、周期C2、周期D1、周期D2、周期E1和周期E2，由于布线111的电位近似为V1，所以晶体管322截止。因此，晶体管302的栅极的电位的值等于通过从布线113的电位(V2)中减去晶体管321的阈值电压(Vth321)所得到的值(V2-Vth321)。
注意，晶体管322的沟道宽度优选地为晶体管321的沟道宽度的2倍或更多倍。更优选的是，晶体管322的沟道宽度为晶体管321的沟道宽度的4倍或更多倍。进一步优选的是，晶体管322的沟道宽度为晶体管321的沟道宽度的8倍或更多倍。但是，这个实施例并不局限于这个示例。
注意，晶体管321的栅极和第一端子可连接到各种布线。例如，晶体管321的栅极和第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管322的第一端子可连接到各种布线。例如，晶体管322的第一端子可连接到布线112。但是，这个实施例并不局限于这个示例。
注意，如图24B所示，除了晶体管321和晶体管322之外，电路320还可包括晶体管323和324。晶体管323的第一端子连接到布线113，晶体管323的第二端子连接到晶体管302的栅极，并且晶体管323的栅极连接到晶体管321的第二端子和晶体管322的第二端子。晶体管324的第一端子连接到晶体管323的第二端子，晶体管324的第二端子连接到布线117，并且晶体管324的栅极连接到布线111。晶体管323和晶体管324是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管323和/或晶体管324可以是p沟道晶体管。晶体管323具有控制向晶体管302提供被提供给布线113的电压的定时的功能，并且可用作自举晶体管或开关。晶体管324具有通过按照布线111的电位控制布线117和晶体管302的电连续性的状态来控制向晶体管302的栅极提供电压V1的定时的功能，并且可用作开关。
注意，晶体管323的第一端子可连接到各种布线。例如，晶体管323的第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管324的第一端子可连接到各种布线。例如，晶体管324的第一端子可连接到布线118。
注意，如图24C所示，除了图24B所示的结构之外，电容器325还可连接在晶体管323的栅极与第二端子之间。
注意，如图24D所示，电路320可包括晶体管326。晶体管326的第一端子连接到布线117，晶体管326的第二端子连接到晶体管302的栅极，并且晶体管326的栅极连接到布线114。晶体管326是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管326可以是p沟道晶体管。晶体管326具有通过按照信号SP控制布线117和晶体管302的栅极的电连续性的状态来控制向晶体管302提供电压V1的定时的功能。
注意，如图24D中那样，在图24B和图24C中可额外提供晶体管326，其第一端子连接到布线117、第二端子连接到晶体管302的栅极并且栅极连接到布线114。
接下来，图25A示出电路330的一个示例。电路330包括晶体管331、晶体管332和晶体管333。晶体管331的第一端子连接到布线113，晶体管331的第二端子连接到晶体管301_1的栅极、晶体管301_2的栅极和晶体管302的栅极，并且晶体管331的栅极连接到布线113。晶体管332的第一端子连接到布线117，晶体管332的第二端子连接到晶体管331的第二端子，并且晶体管332的栅极连接到节点n1。晶体管333的第一端子连接到布线117，晶体管333的第二端子连接到晶体管331的第二端子，并且晶体管333的栅极连接到节点n2。晶体管331、晶体管332和晶体管333是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管331、晶体管332和/或晶体管333可以是p沟道晶体管。
描述图25A中的电路330的操作。在周期A1、周期A2、周期B1和周期B2，由于节点n1的电位或者n2的电位具有比晶体管332或333的阈值电压更大的值，所以晶体管332或333导通。此时，通过将晶体管332或333的沟道宽度设置成比晶体管331要大，晶体管301_1、301_2和302的栅极的电位设置成近似为V1。在周期C1、周期C2、周期D1、周期D2、周期E1和周期E2，由于节点n1的电位和节点n2的电位近似为V1，所以晶体管332和晶体管333截止。因此，晶体管301_1的栅极、晶体管301_2的栅极和晶体管302的栅极的每个的电位的值等于通过从布线113的电位(V2)中减去晶体管331的阈值电压(Vth331)所得到的值(V2-Vth331+Vx)。此时，Vx大于0。
注意，晶体管332或333的沟道宽度优选地为晶体管331的沟道宽度的2倍或更多倍。更优选的是，晶体管332的沟道宽度为晶体管331的沟道宽度的4倍或更多倍。进一步优选的是，晶体管332的沟道宽度为晶体管331的沟道宽度的8倍或更多倍。但是，这个实施例并不局限于这个示例。
注意，晶体管331的栅极和第一端子可连接到各种布线。例如，晶体管331的栅极和第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管332的栅极和晶体管333的栅极可连接到各种布线。例如，晶体管332的栅极可连接到布线114，而晶体管333的栅极可连接到布线111。但是，这个实施例并不局限于这个示例。
注意，晶体管332的第一端子和晶体管333的第一端子可连接到不同布线。例如，晶体管332的第一端子可连接到布线115_2，而晶体管333的第一端子可连接到不同布线115_1。但是，这个实施例并不局限于这个示例。
注意，如图25B所示，除了晶体管331、晶体管332和晶体管333之外，电路330还可包括晶体管334、晶体管335和晶体管336。晶体管334的第一端子连接到布线113，晶体管334的第二端子连接到晶体管301_1的栅极、301_2的栅极和晶体管302的栅极，并且晶体管334的栅极连接到晶体管331的第二端子。晶体管335的第一端子连接到布线117，晶体管335的第二端子连接到晶体管334的第二端子，并且晶体管335的栅极连接到节点n1。晶体管336的第一端子连接到布线117，晶体管336的第二端子连接到晶体管334的第二端子，并且晶体管336的栅极连接到节点n2。晶体管334、晶体管335和晶体管336是n沟道晶体管。但是，这个实施例并不局限于这个示例。晶体管334、晶体管335和晶体管336可以是p沟道晶体管。
注意，电容器可连接在晶体管334的栅极与第二端子之间。
注意，晶体管334的第一端子可连接到各种布线。例如，晶体管334的第一端子可连接到布线112或布线118。但是，这个实施例并不局限于这个示例。
注意，晶体管335的栅极和晶体管336的栅极可连接到各种布线。例如，晶体管335的栅极可连接到布线114，而晶体管336的栅极可连接到布线111。但是，这个实施例并不局限于这个示例。
注意，晶体管335的第一端子和晶体管336的第一端子可连接到不同布线。例如，晶体管335的第一端子可连接到布线115_2，而晶体管336的第一端子可连接到不同布线115_1。但是，这个实施例并不局限于这个示例。
在这里，图41示出其中适当组合实施例1至3中所述的内容的情况下的半导体装置的一个示例。但是，这个实施例并不局限于这个示例。半导体装置可具有通过组合实施例1至3中所述的内容的与以上所述不同的各种结构。
图41中的半导体装置包括电路100和电路10。电路10包括晶体管200和电路300。电路300包括电路330。在图41的半导体装置中，图4A所示的结构用于电路100，图11E所示的结构用于电路200，图19所示的结构用于电路300，并且图25B所示的结构用于电路330。
此外还检验了图41中的半导体装置的操作。检验结果如图42A和图42B所示。图42A和图42B是示出这个实施例中的半导体装置的检验结果的简图。注意，检验使用SPICE来执行。另外，对于比较示例，还对具有一种电路配置的半导体装置的操作执行检验，该半导体装置中没有提供晶体管101_2、晶体管201_2、晶体管203_1、晶体管203_2、晶体管301_2、晶体管303_2、晶体管333和晶体管336。此外，在以下条件下执行检验：Vdd为30V；Vss为0V；时钟频率为25kHz(一个循环是20μsec)；各晶体管的迁移率为1cm2/VS；各晶体管的阈值电压为5V；以及输出电容为50pF。
图42A是用作比较示例的半导体装置的检验结果的时序图。如图42A所示，在比较示例的半导体装置中，在周期T1和周期T2二者中，晶体管101_1按照节点n1的电位而导通；布线112和布线111通过晶体管101_1进入电连续性；以及信号CK1通过晶体管101_1从布线112提供给布线111。
图42B是图41所示的半导体装置的检验结果的时序图。如图42B所示，在图41所示的半导体装置中，在周期T1，晶体管101_1按照节点n1的电位而导通；布线112和布线111通过晶体管101_1进入电连续性；信号CK1通过晶体管101_1从布线112提供给布线111；以及在周期T2，晶体管101_1按照节点n2的电位而导通；布线112和布线111通过晶体管101_1进入电连续性；信号CK1通过晶体管101_1从布线112提供给布线111。因此，如图42A和图42B所示，可以看到，由于导通并且进行操作的晶体管在这个实施例的半导体装置的各周期是不同的，所以可减小每个晶体管导通的次数以及每个晶体管导通的时间长度。
(实施例4)
在这个实施例中，将描述移位寄存器的一个示例。这个实施例中的移位寄存器可包括实施例1至3中的半导体装置的任一个。注意，移位寄存器可称作半导体装置或栅极驱动器。实施例1至3中所述的内容不再重复。此外，实施例1至3中所述的内容可适当地与这个实施例中所述的内容组合。
首先参照图26来描述移位寄存器的一个示例。移位寄存器500包括多个触发器(flip flop)501_1至501_N(N为自然数)。
注意，触发器501_1至501_N的每个对应于实施例3中所述的半导体装置的任一个。作为一个示例，图26示出图4A中的半导体装置用于触发器501_1至501_N的每个的情况。注意，这个实施例并不局限于此，而是实施例3中所述的其它半导体装置或电路可用于触发器501_1至501_N。
接下来描述移位寄存器的连接关系。移位寄存器500连接到布线511_1至511_N、布线512、布线513、布线514、布线515_1、布线515_2、布线516、布线517和布线518。此外，在触发器501_i(i是2至N中的任一个)中，布线111、布线112、布线113、布线114、布线115_1、布线115_2、布线116和布线117分别连接到布线511_i、布线512、布线514、布线511_i-1、布线515_1、布线515_2、布线511_i+1和布线516。注意，奇数级的触发器中的布线112和偶数级的触发器中的布线112往往连接到不同部分。例如，在第i级的触发器中的布线112连接到布线512的情况下，第(i+1)触发器或者第(i-1)级的触发器中的布线112连接到布线513。
在触发器501_1中，布线114往往连接到布线517。此外，在触发器501_N中，布线116往往连接到布线518。但是，这个实施例并不局限于此。
接下来描述对每个布线输入或者从每个布线输出的信号或电压的一个示例。作为一个示例，信号GOUT_1至GOUT_N分别从布线511_1至511_N输出。信号GOUT_1至GOUT_N是分别来自触发器501_1至501_N的输出信号。此外，信号GOUT_1至GOUT_N对应于信号OUT，并且可用作输出信号、选择信号、转移信号、启动信号、复位信号、栅极信号或者扫描信号。将信号GCK1输入到布线512。信号GCK1对应于信号CK1，并且可用作时钟信号。作为一个示例，将信号GCK2输入到布线513。信号GCK2对应于信号CK2，并且可用作反相时钟信号。作为一个示例，将电压V2提供给布线514。作为一个示例，将信号SEL1和SEL2分别输入到布线515_1和515_2。例如，将电压V1提供给布线516。例如，将信号GSP输入到布线517。信号GSP对应于信号SP，并且可用作启动信号或者垂直同步信号。作为一个示例，将信号GRE输入到布线518。信号GRE对应于信号RE，并且可用作复位信号。注意，这个实施例并不局限于此，而是可将各种其它信号、电压或电流输入到这些布线。
布线511_1至511_N可用作信号线、栅极信号线或扫描线。布线512和513可用作信号线或时钟信号线。布线514可用作电源线。布线515_1和515_2可用作信号线。布线516可用作电源线或地线。布线517可用作信号线。布线518可用作信号线。注意，这个实施例并不局限于此，这些布线而是可用作各种其它布线。
注意，信号、电压等从电路520输入到布线512、布线513、布线514、布线515_1、布线515_2、布线516、布线517和布线518。电路520具有通过向移位寄存器提供信号、电压等等来控制移位寄存器的功能，并且可用作控制电路、控制器等。
作为一个示例，电路520包括电路521和电路522。电路521具有产生例如正电源电压、负电源电压、接地电压或参考电压等电源电压的功能，并且可用作电源电路或调节器(regulator)。电路522具有产生例如时钟信号、反相时钟信号、启动信号、复位信号和/或视频信号等各种信号的功能，并且可用作定时发生器。注意，这个实施例并不局限于此，而是除了电路521和522之外，电路520还可包括各种电路或元件。例如，电路520可包括振荡器、电平移位电路、反相器电路、缓冲器电路、DA转换电路、AD转换电路、运算放大器、移位寄存器、查找表、线圈、晶体管、电容器、电阻器和/或分压器(divider)。
接下来，参照图27的时序图来描述图26中的移位寄存器的操作。图27是示出移位寄存器的操作的时序图的示例。图27示出信号GSP、GRE、GCK1、GCK2、SEL1、SEL2、GOUT_1、GOUT_i-1、GOUT_i、GOUT_i+1和GOUT_N的示例。注意，省略与实施例1至3中的半导体装置的任一个相同的操作的描述。
描述第k(k为自然数)帧中的触发器501_i的操作。首先，信号GOUT_i-1设置在H电平。相应地，触发器501_i开始周期A1的操作，并且信号GOUT_i设置在L电平。此后，将信号GCK1和信号GCK2反相。相应地，触发器501_i开始周期B1的操作，并且信号GOUT_i设置在H电平。将信号GOUT_i作为复位信号输入到触发器501_i-1并且作为启动信号输入到触发器501_i+1。因此，触发器501_i-1开始周期C1的操作，并且触发器501_i+1开始周期A1的操作。此后，再次将信号GCK1和信号GCK2反相。然后，触发器501_i+1开始周期B1的操作，并且信号GOUT_i+1设置在H电平。将信号GOUT_i+1作为复位信号输入到触发器501_i。因此，触发器501_i开始周期C1的操作，并且信号GOUT_i设置在L电平。此后，每当将信号GCK1和信号GCK2反相时，触发器501_i均重复进行周期D1的操作和周期E1的操作，直到信号GOUT_i-1被再次设置在H电平。
描述第(k+1)帧中的触发器501_i的操作。首先，信号GOUT_i-1进入H电平。相应地，触发器501_i开始周期A2的操作，并且信号GOUT_i进入L电平。此后，使信号GCK1和信号GCK2反相。相应地，触发器501_i开始周期B2的操作，并且信号GOUT_i进入H电平。将信号GOUT_i作为复位信号输入到触发器501_i-1并且作为启动信号输入到触发器501_i+1。因此，触发器501_i-1开始周期C2的操作，并且触发器501_i+1开始周期A2的操作。此后，再次将信号GCK1和信号GCK2反相。然后，触发器501_i+1开始周期B1的操作，并且信号GOUT_i+1进入H电平。将信号GOUT_i+1作为复位信号输入到触发器501_i。因此，触发器501_i开始周期C2的操作，并且信号GOUT_i进入L电平。此后，每当将信号GCK1和信号GCK2反相时，触发器501_i均重复进行周期D2的操作和周期E2的操作，直到信号GOUT_i-1再次进入H电平。
在触发器501_1中，代替前一级的触发器的输出信号，信号GSP通过布线517从电路520输入。相应地，当信号GSP设置在H电平时，触发器501_1开始周期A1或A2的操作。
在触发器501_N中，代替下一级的触发器的输出信号，信号GRE通过布线518从电路520输入。相应地，当信号GRE设置在H电平时，触发器501_N开始周期C1或C2的操作。
这样，通过使用实施例1至3中的半导体装置的任一个，这个实施例中的移位寄存器可获得与该半导体装置相似的优点。
注意，信号GCK1与信号GCK2之间的关系可以是不平衡的。例如，如图28A的时序图所示，信号GCK1和GCK2处于H电平的周期可比这些信号处于L电平的周期要短。相应地，甚至当发生信号GOUT_1至GOUT_N的延迟、失真等时，可防止这些信号同时设置在H电平的周期。因此，当这个实施例中的移位寄存器用于显示装置时，可防止一次选择多个行。注意，这个实施例并不局限于此，而是有可能使信号GCK1和/或信号GCK2处于H电平的周期比信号GCK1和/或信号GCK2处于L电平的周期要长。
注意，可将多相时钟信号输入到移位寄存器。例如，如图28B的时序图所示，可使用M相时钟信号(M为3或更大的自然数)。在那种情况下，对于信号GOUT_1至GOUT_N，在给定级该信号设置为H电平的周期可与在前一级和后一级该信号设置为H电平的周期重叠。相应地，当这个实施例用于显示装置时，同时可选择多个行。因此，送往另一行中的像素的视频信号可用作预充电电压。
注意，在图28B中，优选的是M≤8。更优选的是，M≤6。进一步优选的是，M≤4。这是因为，当移位寄存器用于显示装置的扫描线驱动器电路时，如果M过大，则将多种视频信号写入一像素。其原因还在于，由于将错误的视频信号输入到像素的周期变得更长，所以显示质量有时降级。
注意，如图28B中那样，多相时钟信号可用于图28A的时序图中。
注意，布线518和另一个布线(例如布线512、布线513、布线515_1、布线515_2、布线516或布线517)可以一起成为一个布线，使得可消除布线518。在那种情况下，在触发器501_N中，优选的是，布线116可连接到布线512、布线513、布线515_1、布线515_2、布线516或布线517。备选地，通过采用另一种结构，可消除布线518。在那种情况下，在触发器501_N中，可消除晶体管303_1、晶体管303_2和晶体管304。
注意，如图29所示，有可能得到多个输出信号。作为图29的一个示例，图10E中的半导体装置用于触发器501_1至501_N的每个。此外，在触发器501_i(i是2至N中的任一个)中，布线111、布线112、布线113、布线114、布线115_1、布线115_2、布线116和布线117分别连接到布线511_i、布线512、布线514、布线518_i-1、布线515_1、布线515_2、布线511_i+1和布线516。相应地，甚至当例如像素或栅极信号线等负载连接到布线511_1至511_N时，也不会使用于驱动下一级的触发器的转移信号失真或延迟。因此，可降低延迟对移位寄存器的不利影响。注意，这个实施例并不局限于此，布线114而是可连接到布线511_i-1。备选地，布线116可连接到布线517_i+1。
(实施例5)
在这个实施例中，描述显示装置的一个示例。
首先参照图30A来描述液晶显示装置的系统框的一个示例。液晶显示装置包括电路5361、电路5362、电路5363_1、电路5363_2、包含像素的像素部分5364、电路5365和照明装置5366。从电路5362延伸的多个布线5371以及从电路5363_1和电路5363_2延伸的多个布线5372设置在像素部分5364中。另外，包括例如液晶元件等显示元件的像素5367以矩阵形式设置在其中多个布线5371和多个布线5372彼此相交的相应区域。
电路5361具有响应视频信号5360而向电路5362、电路5363_1、电路5363_2和电路5365提供信号、电压、电流等的功能，并且可用作控制器、控制电路、定时发生器、电源电路、调节器等等。在这个实施例中，例如，电路5361向电路5362提供信号线驱动器电路启动信号(SSP)、信号线驱动器电路时钟信号(SCK)、反相信号线驱动器电路时钟信号(SCKB)、视频信号数据(DATA)或锁存信号(LAT)。备选地，例如，电路5361向电路5363_1和电路5363_2提供扫描线驱动器电路启动信号(GSP)、扫描线驱动器电路时钟信号(GCK)或者反相扫描线驱动器电路时钟信号(GCKB)。备选地，电路5361向电路5365提供背光控制信号(BLC)。注意，这个实施例并不局限于这个示例。电路5361可向电路5362、电路5363_1、电路5363_2和电路5365提供各种信号、电压、电流等等。
电路5362具有响应从电路5361所提供的信号(例如SSP、SCK、SCKB、DATA或LAT)而向多个布线5371输出视频信号的功能，并且可用作信号线驱动器电路。电路5363_1和电路5363_2各具有响应从电路5361所提供的信号(例如GSP、GCK或GCKB)而向多个布线5372输出扫描信号的功能，并且可用作扫描线驱动器电路。电路5365具有通过响应从电路5361所提供的信号(BLC)而控制提供给照明装置5366的电力的量、向照明装置5366提供电力的时间等等来控制照明装置5366的亮度(或平均亮度)的功能，并且可用作电源电路。
注意，在将视频信号输入到多个布线5371的情况下，多个布线5371可用作信号线、视频信号线、源极信号线等等。在将扫描信号输入到多个布线5372的情况下，多个布线5372可用作信号线、扫描线、栅极信号线等等。注意，这个实施例的一个示例并不局限于这个示例。
注意，在同一个信号从电路5361输入到电路5363_1和电路5363_2的情况下，在许多情况下，从电路5363_1输出到多个布线5372的扫描信号以及从电路5363_2输出到多个布线5372的扫描信号具有近似相同的定时。因此，可减小通过驱动该电路5363_1和电路5363_2所引起的负载。相应地，可使显示装置更大。备选地，显示装置可具有更高的清晰度。备选地，由于可减小电路5363_1和电路5363_2中包含的晶体管的沟道宽度，所以可获得具有更窄帧的显示装置。注意，这个实施例并不局限于这个示例。电路5361可向电路5363_1和电路5363_2提供不同的信号。
注意，可消除电路5363_1和电路5363_2其中之一。
注意，例如电容器线、电源线或扫描线等的布线可额外设置在像素部分5364中。然后，电路5361可向这种布线输出信号、电压等等。备选地，可额外提供与电路5363_1和电路5363_2相似的电路。额外提供的电路可向额外提供的布线输出例如扫描信号等信号。
注意，像素5367可包括作为显示元件的例如EL元件等发光元件。在这种情况下，如图30B所示，由于显示元件可发光，所以可消除电路5365和照明装置5366。另外，为了向显示元件提供电力，可用作电源线的多个布线5373可设置在像素部分5364中。电路5361可向布线5373提供电源电压(又称作电压ANO)。布线5373可按照彩色元件分开地连接到像素或者连接到所有像素。
注意，图30B示出其中电路5361向电路5363_1和电路5363_2提供不同信号的示例。电路5361向电路5363_1提供例如扫描线驱动器电路启动信号(GSP1)、扫描线驱动器电路时钟信号(GCK1)或者反相扫描线驱动器电路时钟信号(GCKB1)等信号。另外，电路5361向电路5363_2提供例如扫描线驱动器电路启动信号(GSP2)、扫描线驱动器电路时钟信号(GCK2)或者反相扫描线驱动器电路时钟信号(GCKB2)等信号。在这种情况下，电路5363_1可以仅扫描多个布线5372的奇数行中的布线，而电路5363_2可以仅扫描多个布线5372的偶数行中的布线。因此，电路5363_1和电路5363_2的驱动频率可降低，使得功耗可降低。备选地，可使其中可布置一级的触发器的面积更大。因此，显示装置可具有更高的清晰度。备选地，可使显示装置更大。注意，这个实施例并不局限于这个示例。如图30A中那样，电路5361可向电路5363_1和电路5363_2提供同一个信号。
注意，如图30B中那样，在图30A中，电路5361可向电路5363_1和电路5363_2提供不同的信号。
至此，描述了显示装置的系统框的示例。
接下来参照图31A至图31E来描述显示装置的结构的示例。
在图31A中，具有向像素部分5364输出信号的功能的电路(例如电路5362、电路5363_1和电路5363_2)在与像素部分5364相同的衬底5380之上形成。另外，电路5361在与像素部分5364不同的衬底之上形成。这样，由于外部组件的数量减少，所以可实现成本的降低。备选地，由于输入到衬底5380的信号或电压的数量减少，所以衬底5380与外部组件之间的连接数量可减少。因此，可实现可靠性的提高或者产率的增加。
注意，在其中电路在与像素部分5364不同的衬底之上形成的情况下，衬底可通过TAB(带式自动接合)安装到FPC(柔性印刷电路)上。备选地，衬底可通过COG(玻璃上芯片)安装到与像素部分5364相同的衬底5380上。
注意，在其中电路在与像素部分5364不同的衬底之上形成的情况下，使用单晶半导体所形成的晶体管可在衬底上形成。因此，在衬底之上形成的电路的驱动频率从大范围来设置。例如，通过增加驱动频率，为像素部分5364所提供的像素的数量可增加(即，分辨率可提高)。通过降低驱动电压，功耗可降低。另外，由于在衬底之上形成的电路的驱动电压可以很高，所以具有高驱动电压的显示元件可用作显示元件。此外，在衬底之上形成的电路中，输出信号的变化可减小。
注意，在许多情况下，信号、电压、电流等通过输入端子5381从外部电路输入。
在图31B中，电路5363_1和电路5363_2在与像素部分5364相同的衬底5380之上形成，因为电路5363_1和电路5363_2的每个的驱动频率在许多情况下低于电路5361或电路5362的驱动频率，并且在与像素部分中所形成的晶体管相同的步骤中形成的晶体管可用于电路5363_1和电路5363_2。另外，电路5361和电路5362在与像素部分5364不同的衬底之上形成。这样，由于在衬底5380之上形成的电路可使用具有低迁移率的晶体管来形成，所以非晶半导体、微晶半导体、有机半导体、氧化物半导体等等可用于晶体管的半导体层。相应地，可实现显示装置的大小的增加、步骤数量的减少、成本的降低、产率的提高等等。
注意，如图31C所示，电路5362的一部分(电路5362a)可在与像素部分5364相同的衬底5380之上形成，而电路5362的另一部分(电路5362b)可在与像素部分5364不同的衬底之上形成。在许多情况下，电路5362a包括可使用具有低迁移率的晶体管来形成的电路(例如移位寄存器、选择器或开关)。另外，在许多情况下，电路5362b包括优选地使用具有高迁移率和极少特性变化的晶体管来形成的电路(例如移位寄存器、锁存电路、缓冲器电路、DA转换器电路或者AD转换器电路)。这样，如图31B中那样，例如，非晶半导体、微晶半导体、有机半导体、氧化物半导体等等可用于晶体管的半导体层。此外，可实现外部组件的减少。
在图31D中，具有向像素部分5364输出信号的功能的电路(例如电路5362、电路5363_1和电路5363_2)以及具有控制这些电路的功能的电路(例如电路5361)在与像素部分5364不同的衬底之上形成。这样，由于像素部分及其外围电路可在不同衬底之上形成，所以可实现产率的提高。
注意，如31D中那样，在图31A至图31C中，电路5363_1和电路5363_2可在与像素部分5364不同的衬底之上形成。
在图31E中，电路5361的一部分(电路5361a)可在与像素部分5364相同的衬底5380之上形成，而电路5361的另一部分(电路5361b)在与像素部分5364不同的衬底之上形成。在许多情况下，电路5361a包括可使用具有低迁移率的晶体管来形成的电路(例如开关、选择器或电平移位器)。另外，在许多情况下，电路5361b包括优选地使用具有高迁移率和极小变化的晶体管来形成的电路(例如移位寄存器、定时发生器、振荡器、调节器或者模拟缓冲器)。
注意，还在图31A至图31D中，电路5361a可在与像素部分5364相同的衬底之上形成，而电路5361b可在与像素部分5364不同的衬底之上形成。
在这里，作为电路5363_1和电路5363_2的每个，可使用实施例1至4中的半导体装置或移位寄存器。在那种情况下，由于电路5363_1、电路5363_2和像素部分在一个衬底之上形成，因此，在该衬底之上形成的所有晶体管可以是n沟道晶体管，或者在该衬底之上形成的所有晶体管可以是p沟道晶体管。相应地，可实现步骤数量的减少、产率的提高、可靠性的提高或者成本的降低。具体来说，如果所有晶体管都是n沟道晶体管，则非晶半导体、微晶半导体、有机半导体、氧化物半导体等等可用于晶体管的半导体层。相应地，可实现显示装置的大小的增加、成本的降低、产率的提高等等。
备选地，在实施例1至4的半导体装置或移位寄存器中，晶体管的沟道宽度可减小。相应地，布局面积可减小，使得帧可减小。备选地，由于布局面积可减小，所以分辨率可增加。
备选地，在实施例1至4的半导体装置或移位寄存器中，寄生电容可减小。因此功耗可降低。备选地，外部电路的电流容量(currentcapability)可减小。备选地，可减小外部电路的大小或者包括外部电路的显示装置的大小。
注意，在许多情况下，在其中非单晶半导体、微晶半导体、有机半导体、氧化物半导体等等用作半导体层的晶体管中，引起例如阈值电压的增加或者迁移率的减小等特性的降级。但是，由于可抑制实施例1至4的半导体装置或移位寄存器中的晶体管特性的降级，所以可使显示装置的使用寿命更长。
注意，作为电路5362的一部分，可使用实施例1至4中的半导体装置或移位寄存器。例如，电路5362a可包括实施例1至4中的半导体装置或移位寄存器。
(实施例6)
在这个实施例中，将描述信号线驱动器电路的一个示例。注意，信号线驱动器电路可称作半导体装置或信号生成电路。
参照图32A来描述信号线驱动器电路的一个示例。信号线驱动器电路包括电路602_1至602_N(N为自然数)的多个电路、电路600和电路601。电路602_1至602_N各包括晶体管603_1至603_k(k为2或更大的自然数)的多个晶体管。晶体管603_1至603_k是n沟道晶体管。但是，这个实施例并不局限于此。例如，晶体管603_1和603_k可以是p沟道晶体管或CMOS开关。
将通过使用电路602_1作为示例来描述信号线驱动器电路的连接关系。晶体管603_1至603_k的第一端子连接到布线605_1。晶体管603_1至603_k的第二端子分别连接到布线S1至Sk。晶体管603_1至603_k的栅极分别连接到布线604_1至604_k。例如，晶体管603_1的第一端子连接到布线605_1，晶体管603_1的第二端子连接到布线S1，并且晶体管603_1的栅极连接到布线604_1。
电路600具有通过布线604_1至604_k向电路602_1至602_N提供信号的功能，并且可用作移位寄存器、解码器等等。该信号往往是数字信号，并且可用作选择信号。此外，布线604_1至604_k可用作信号线。
电路601具有向电路602_1至602_N输出信号的功能，并且可用作视频信号生成电路等等。例如，电路601通过布线605_1向电路602_1提供信号。同时，电路601通过布线605_2向电路602_2提供信号。该信号往往是模拟信号，并且可用作视频信号。此外，布线605_1至605_N可用作信号线。
电路602_1至602_N各具有选择向其输出来自电路601的输出信号的布线的功能，并且可用作选择器电路。例如，电路602_1具有选择布线S1至Sk其中之一以便向布线605_1输出从电路601所输出的信号的功能。
晶体管603_1至603_k各具有按照来自电路600的输出信号来控制布线605_1和布线S1至Sk的电连续性的状态的功能，并且用作开关。
接下来，参照图32B的时序图来描述图32A中的信号线驱动器电路的操作。图32B示出输入到布线604_1的信号614_1、输入到布线604_2的信号614_2、输入到布线604_k的信号614_k、输入到布线605_1的信号615_1以及输入到布线605_2的信号615_2的示例。
注意，信号线驱动器电路的一个操作周期对应于显示装置中的一个栅极选择周期。一个栅极选择周期是其中选择属于一行的像素并且可将视频信号写入该像素的周期。
注意，一个栅极选择周期分为周期T0和周期T1至周期Tk。周期T0是用于同时将预充电的电压施加到属于所选行的像素的周期，并且可用作预充电周期。周期T1至Tk的每个是用于将视频信号写入属于所选行的像素的周期，并且可用作写入周期。
为了简洁起见，通过使用电路602_1的操作作为示例来描述信号线驱动器电路的操作。
首先，在周期T0，电路600向布线604_1至604_k输出H电平的信号。相应地，晶体管603_1至603_k导通，由此使布线605_1和布线S1至Sk进入电连续性。此时，电路601向布线605_1施加预充电电压Vp，使得预充电电压Vp分别通过晶体管603_1至603_k输出到布线S1至Sk。然后，将预充电电压Vp写入属于所选行的像素，使得对属于所选行的像素预充电。
随后，在周期T1，电路600向布线604_1输出H电平的信号。相应地，晶体管603_1导通，由此使布线605_1和布线S1进入电连续性。此外，使布线605_1和布线S2至Sk没有电连续性。此时，如果电路601向布线605_1输出信号Data(S1)，则信号Data(S1)通过晶体管603_1输出到布线S1。这样，将信号Data(S1)写入连接到布线S1的像素中属于所选行的像素。
随后，在周期T2，电路600向布线604_2输出H电平的信号。相应地，晶体管603_2导通，由此使布线605_2和布线S2进入电连续性。此外，使布线605_1和布线S1没有电连续性，并且布线605_1和布线S3至Sk保持为没有电连续性。此时，如果电路601向布线605_1输出信号Data(S2)，则信号Data(S2)通过晶体管603_2输出到布线S2。这样，将信号Data(S2)写入连接到布线S2的像素中属于所选行的像素。
此后，电路600依次向布线604_1至604_k输出H电平的信号，直到周期Tk结束，使得电路600从周期T3至周期Tk依次向布线604_3至604_k输出H电平的信号，如同周期T1和周期T2中那样。因此，由于晶体管603_3至603_k依次导通，所以晶体管603_1至603_k依次导通。相应地，把从电路601输出的信号依次输出到布线S1至Sk。这样，信号可依次写入属于所选行的像素。
以上是对信号线驱动器电路的示例的描述。由于这个实施例中的信号线驱动器电路包括用作选择器的电路，所以信号的数量或者布线的数量可减少。备选地，由于预充电的电压在将视频信号写入像素(在周期T0期间)之前写入像素，所以视频信号的写入时间可缩短。相应地，可实现显示装置的大小的增加和显示装置的更高分辨率。但是，这个实施例并不局限于此，而是可消除周期T0，使得没有对像素预充电。
注意，如果k是过大的数目，则对像素的写入时间缩短，由此在一些情况下，将视频信号写入像素的操作在写入时间中没有完成。相应地，优选的是，k≤6。更优选的是，k≤3。进一步优选的是，k＝2。
具体来说，在像素的彩色元件分为n的情况下，有可能设置k＝n。例如，在像素的彩色元件分为红色(R)、绿色(G)和蓝色(B)的情况下，有可能设置k＝3。在那种情况下，一个栅极选择周期分为周期T0、周期T1、周期T2和周期T3。在周期T1、周期T2和周期T3，可将视频信号分别写入红色(R)像素、绿色(G)像素和蓝色(B)像素。但是，这个实施例并不局限于此，而是可适当地设置周期T1、周期T2和周期T3的顺序。
具体来说，在像素分为n个子像素(n为自然数)的情况下，有可能设置k＝n。例如，在像素分为2个子像素的情况下，有可能设置k＝2。在那种情况下，一个栅极选择周期分为周期T0、周期T1和周期T2。视频信号可在周期T1写入两个子像素其中之一，并且视频信号可在周期T2写入两个子像素的另一个。
注意，由于与电路601相比，在许多情况下，电路600和电路602_1至602_N的驱动频率很低，所以电路600和电路602_1至602_N可在与像素部分相同的衬底之上形成。相应地，在其上形成像素部分的衬底与外部电路之间的连接数量可减少；因此可实现产率的提高、可靠性的提高等等。此外，如图31A至31E所示，通过还在与像素部分相同的衬底之上形成扫描线驱动器电路，在其上形成像素部分的衬底与外部电路之间的连接数量可进一步减少。
注意，实施例1至4中所述的半导体装置或移位寄存器的任一个可用作电路600。在那种情况下，电路600中的所有晶体管均可以是n沟道晶体管，或者电路600中的所有晶体管均可以是p沟道晶体管。相应地，可实现步骤数量的减少、产率的提高或者成本的降低。
注意，不仅电路600中包含的晶体管、而且电路602_1至602_N中的所有晶体管均可以是n沟道晶体管。备选地，不仅电路600中包含的晶体管、而且电路602_1至602_N中的所有晶体管均可以是p沟道晶体管。相应地，当电路600和电路602_1至602_N在与像素部分相同的衬底之上形成时，可实现步骤数量的减少、产率的提高或者成本的降低。具体来说，通过仅使用n沟道晶体管作为电路600和602_1至602_N中的晶体管，例如非晶半导体、微晶半导体、有机半导体、氧化物半导体等等可用于晶体管的半导体层。
(实施例7)
在这个实施例中，将描述可应用于液晶显示装置的像素的结构和操作。
图33A示出像素的一个示例。像素3020包括晶体管3021、液晶元件3022和电容器3023。晶体管3021的第一端子连接到布线3031。晶体管3021的第二端子连接到液晶元件3022的一个电极以及电容器3023的一个电极。晶体管3021的栅极连接到布线3032。液晶元件3022的另一个电极连接到电极3034。电容器3023的另一个电极连接到布线3033。
例如，可将视频信号输入到布线3031。例如，可将扫描信号、选择信号或栅极信号输入到布线3032。例如，可将恒定电压施加到布线3033。例如，可将恒定电压施加到布线3034。注意，这个实施例并不局限于这个示例。可通过向布线3031提供预充电电压来缩短视频信号的写入时间。备选地，施加到液晶元件3022的电压可通过向布线3033输入信号来控制。备选地，帧反相驱动可通过向电极3034输入信号来实现。
注意，布线3031可用作信号线、视频信号线或者源极信号线。布线3032可用作信号线、扫描线或栅极信号线。布线3033可用作电源线或电容器线。电极3034可用作公共电极或者相对电极。但是，这个实施例并不局限于这个示例。在向布线3031和布线3032提供电压的情况下，这些布线可用作电源线。备选地，在向布线3033输入信号的情况下，布线3033可用作信号线。
晶体管3021具有通过控制布线3031和液晶元件3022的一个电极的电连续性的状态来控制向像素写入视频信号的定时的功能，并且可用作开关。电容器3023具有通过存储液晶元件3022的一个电极与布线3033之间的电位差来使施加到液晶元件3022的电压保持稳定值的功能，并且用作存储电容器(storage capacitor)。注意，这个实施例并不局限于这个示例。
图33B示出用于说明图33A中的像素的操作的时序图的示例。图33B示出信号3042_j(j为自然数)、信号3042_j+1、信号3041_i、信号3041_i+1和电压3043。另外，图33B示出第k(k为自然数)帧和第(k+1)帧。注意，信号3042_j、信号3042_j+1、信号3041_i、信号3041_i+1和电压3043分别是输入到第j行的布线3032的信号、输入到第(j+1)行的布线3032的信号、输入到第i列的布线3031的信号、输入到第(i+1)列的布线3031的信号和提供给布线3033的电压的示例。
描述第j行和第i列的像素3020的操作。当信号3042_j设置在H电平时，晶体管3021导通。相应地，由于使第i列的布线3031和液晶元件3022的一个电极进入电连续性，所以信号3041_j通过晶体管3021输入到液晶元件3022的一个电极。然后，电容器3023保持液晶元件3022的一个电极与布线3033之间的电位差。因此，此后，施加到显示元件3022的电压是恒定的，直到信号3042_j再次设置在H电平。然后，液晶元件3022显示与所施加电压对应的灰度级。
注意，图33B示出其中正信号和负信号在每一个选择周期交替输入到布线3031的情况的示例。正信号是电位高于参考值(例如电极3034的电位)的信号。负信号是电位低于参考值(例如电极3034的电位)的信号。但是，这个实施例并不局限于这个示例，而是可在一个帧周期将具有相同极性的信号输入到布线3031。
注意，图33B示出其中信号3041_i的极性和信号3041_i+1的极性相互不同的情况的示例。但是，这个实施例并不局限于这个示例。信号3041_i的极性和信号3041_i+1的极性可以相同。
注意，图33B示出信号3042_j处于H电平的周期以及信号3042_j+1处于H电平的周期没有相互重叠的情况的示例。但是，这个实施例并不局限于这个示例。如图33C所示，信号3042_j处于H电平的周期以及信号3042_j+1处于H电平的周期可相互重叠。在那种情况下，相同极性的信号优选地在一个帧周期提供给布线3031。这样，可通过使用写入第j行的像素的信号3041_j，对第(j+1)行中的像素预充电。相应地，视频信号对像素的写入时间可缩短。因此，可获得高清晰度显示装置。备选地，可使显示装置的显示部分很大。备选地，由于相同极性的信号在一个帧周期输入到布线3031，所以功耗可降低。
注意，通过组合图34A的像素结构和图33C的时序图，可实现点反转驱动(dot inversion driving)。在图34A的像素结构中，像素3020(i，j)连接到布线3031_i。另一方面，像素3020(i，j+1)连接到布线3031_i+1。换言之，第i列中的像素备选地逐行连接到布线3031_i和布线3031_i+1。这样，由于正信号和负信号交替地逐行写入第i列的像素，所以可实现点反转驱动。但是，这个实施例并不局限于这个示例。第i列中的每多行(例如两行或三行)的像素可交替连接到布线3031_i和布线3031_i+1。
注意，子像素结构可用作像素结构。图34B和图34C各示出其中像素分为两个子像素的情况的结构。图34B示出称作1S+2G的子像素结构(例如其中一个信号线和两个扫描线用于一个子像素的结构)，而图34C示出称作2S+1G的子像素结构(例如其中两个信号线和一个扫描线用于一个子像素的结构)。子像素3020A和子像素3020B对应于像素3020。晶体管3021A和晶体管3021B对应于晶体管3021。液晶元件3022A和液晶元件3022B对应于液晶元件3022。电容器3023A和电容器3023B对应于电容器3023。布线3031A和布线3031B对应于布线3031。布线3032A和布线3032B对应于布线3032。
在这里，通过组合这个实施例中的像素以及实施例1至6中所述的半导体装置、移位寄存器、显示装置和信号线驱动器电路的任一个，可获得各种优点。例如，在子像素结构用于像素的情况下，驱动显示装置所需的信号的数量增加。因此，栅极信号线或源极信号线的数量增加。因此，在一些情况下，其上形成像素部分的衬底与外部电路之间的连接数量极大地增加。但是，即使栅极信号线的数量增加，扫描线驱动器电路也可在其上形成像素部分的衬底之上形成，如实施例7中所述。相应地，可使用具有子像素结构的像素，而无需极大地增加其上形成像素部分的衬底与外部电路之间的连接数量。备选地，即使源极信号线的数量增加，实施例6中的信号线驱动器电路的使用也可减少源极信号线的数量。相应地，可使用具有子像素结构的像素，而无需极大地增加其上形成像素部分的衬底与外部电路之间的连接数量。
备选地，在其中将信号输入到电容器线的情况下，在一些情况下，其上形成像素部分的衬底与外部电路之间的连接数量极大地增加。对于那种情况，可通过使用实施例1至5中的半导体装置和移位寄存器的任一个将信号提供给电容器线。另外，实施例1至5中的半导体装置或移位寄存器可在其上形成像素部分的衬底之上形成。相应地，可将信号输入到电容器线，而无需极大地增加其上形成像素部分的衬底与外部电路之间的连接数量。
备选地，在采用交流电驱动的情况下，用于将视频信号写入像素的时间很短。因此，在一些情况下引起用于将视频信号写入像素的时间变短。类似地，在使用具有子像素结构的像素的情况下，用于将视频信号写入像素的时间很短。因此，在一些情况下引起用于将视频信号写入像素的时间变短。对于那种情况，可通过使用实施例6中的信号线驱动器电路，将视频信号写入像素。在那种情况下，由于预充电的电压在将视频信号写入像素之前被写入像素，所以视频信号可在短时间内写入像素。备选地，当如图28B所示选择一行的周期与选择不同行的周期重叠时，该不同行的视频信号可用作预充电的电压。
(实施例8)
在这个实施例中，参照图35A至图35C来描述显示装置的示例。注意，在这里，作为一个示例描述液晶显示装置。
图35A示出显示装置的顶视图的一个示例。驱动器电路5392和像素部分5393在衬底5391之上形成。驱动器电路5392的一个示例是扫描线驱动器电路、信号线驱动器电路等等。例如，在液晶显示装置的情况下，像素部分5393包括像素，并且按照来自驱动器电路5392的输出信号而施加到液晶元件的电压被设置到像素。
图35B示出沿图35A的线条A-B截取的截面的示例。图35B示出衬底5400、在衬底5400之上形成的导电层5401、为了覆盖导电层5401所形成的绝缘层5402、在导电层5401和绝缘层5402之上形成的半导体层5403a、在半导体层5403a之上形成的半导体层5403b、在半导体层5403b和绝缘层5402之上形成的导电层5404、在绝缘层5402和导电层5404之上形成并且提供有开口部分的绝缘层5405、在绝缘层5405之上并且在绝缘层5405的开口部分中所形成的导电层5406、设置在绝缘层5405和导电层5406之上的绝缘层5408、在绝缘层5405之上形成的液晶层5407、在液晶层5407和绝缘层5408之上形成的导电层5409以及设置在导电层5409之上的衬底5410。
导电层5401可用作栅电极。绝缘层5402可用作栅绝缘膜。导电层5404可用作布线、晶体管的电极、电容器的电极等等。绝缘层5405可用层间膜或平坦化膜。导电层5406可用作布线、像素电极或反射电极。绝缘层5408可用作密封层。导电层5409可用作相对电极或公共电极。
在这里，在一些情况下，寄生电容在驱动器电路5392与导电层5409之间生成。相应地，使来自驱动器电路5392的输出信号或者各节点的电位失真或延迟，或者增加功耗。但是，当如图24B所示可用作密封层的绝缘层5408在驱动器电路5392之上形成时，驱动器电路5392与导电层5409之间所生成的寄生电容可减小。这是因为密封层的介电常数往往低于液晶层的介电常数。因此，来自驱动器电路5392的输出信号或者各节点的电位的失真或延迟可减小。备选地，驱动器电路5392的功耗可降低。
注意，如图35C所示，可用作密封层的绝缘层5408可在驱动器电路5392的一部分之上形成。还在这种情况下，驱动器电路5392与导电层5409之间所生成寄生电容可减小。因此，来自驱动器电路5392的输出信号或者各节点的电位的失真或延迟可减小。注意，这个实施例并不局限于此。有可能不在驱动器电路5392之上形成可用作密封层的绝缘层5408。
注意，显示元件并不局限于液晶元件，而是可使用例如EL元件或电泳元件等各种显示元件。
如上所述，这个实施例描述显示装置的截面结构的一个示例。这种结构可与实施例1至4中的半导体装置或移位寄存器进行组合。例如，在非晶半导体、微晶半导体、有机半导体、氧化物半导体等用于晶体管的半导体层的情况下，在许多情况下，晶体管的沟道宽度增加。但是，通过如这个实施例中那样减小驱动器电路的寄生电容，晶体管的沟道宽度可减小。因此，布局面积可减小，使得显示装置的帧可减小。备选地，显示装置可具有更高的清晰度。
(实施例9)
在这个实施例中，参照图36A至图36C来描述晶体管的结构的示例。
图36A示出显示装置的结构的示例或者顶栅晶体管的结构的示例。图36B示出显示装置的结构的示例或者底栅晶体管的结构的示例。图36C示出使用半导体衬底所形成的晶体管的结构的示例。
图36A的晶体管包括：半导体层5262，它隔着绝缘层5261在衬底5260之上形成，并且提供有区域5262a、区域5262b、区域5262c、区域5262d和区域5262e；为了覆盖半导体层5262而形成的绝缘层5263；导电层5264，在半导体层5262和绝缘层5263之上形成；绝缘层5265，它在绝缘层5263和导电层5264之上形成，并且提供有开口；以及导电层5266，它在绝缘层5265之上并且在绝缘层5265中所形成的开口中形成。
图36B中的晶体管的一个示例包括：导电层5301，在衬底5300之上形成；为了覆盖导电层5301而形成的绝缘层5302；半导体层5303a，在导电层5301和绝缘层5302之上形成；半导体层5303b，在半导体层5303a之上形成；导电层5304，在半导体层5305b和绝缘层5302之上形成；绝缘层5305，它在绝缘层5302和导电层5304之上形成并且提供有开口；以及导电层5306，它在绝缘层5305之上并且在绝缘层5305中所形成的开口中形成。
图36C中的晶体管的一个示例包括：半导体衬底5352，包括区域5353和区域5355；绝缘层5356，在半导体衬底5352之上形成；绝缘层5354，在半导体衬底5352之上形成；导电层5357，在绝缘层5356之上形成；绝缘层5358，它在绝缘层5354、绝缘层5356和导电层5357之上形成，并且提供有开口；以及导电层5359，它在绝缘层5358之上并且在绝缘层5358中所形成的开口中形成。因此，晶体管在区域5350和区域5351的每个中形成。
注意，在其中显示装置使用这个实施例中所示的晶体管来形成的情况下，如图36A所示，有可能形成：绝缘层5267，它在导电层5266和绝缘层5265之上形成并且提供有开口；导电层5268，它在绝缘层5267之上并且在绝缘层5267中所形成的开口中形成；绝缘层5269，它在绝缘层5267和导电层5268之上形成，并且提供有开口；发光层5270，它在绝缘层5269之上并且在绝缘层5269中所形成的开口中形成；以及导电层5271，在绝缘层5269和发光层5270之上形成。
注意，如图36A所示，有可能形成：液晶层5307，它在绝缘层5305和导电层5306之上形成；以及导电层5308，它在液晶层5307之上形成。
绝缘层5261可用作基底膜。绝缘层5354用作元件隔离层(例如场氧化物膜)。绝缘层5263、绝缘层5302和绝缘层5356的每个可用作栅绝缘膜。导电层5264、导电层5301和导电层5357的每个可用作栅电极。绝缘层5265、绝缘层5267、绝缘层5305和绝缘层5358的每个可用作层间膜或平坦化膜。导电层5266、导电层5304和导电层5359的每个可用作布线、晶体管的电极、电容器的电极等等。导电层5268和导电层5306的每个可用作像素电极、反射电极等等。绝缘层5269可用作隔墙。导电层5271和导电层5308的每个可用作相对电极、公共电极等等。
例如，可使用衬底5260和衬底5300、玻璃衬底、石英衬底、半导体衬底(例如，诸如硅衬底等单晶衬底)或单晶衬底、SOI衬底、塑料衬底、金属衬底、不锈钢衬底、包括不锈钢箔的衬底、钨衬底、包括钨箔的衬底、柔性衬底等等的每个。作为玻璃衬底，例如，可使用钡硼硅酸盐玻璃衬底、铝硼硅酸盐玻璃衬底等等。对于柔性衬底，例如，可使用例如由聚对苯二甲酸乙二醇酯(PET)、聚邻苯二甲酸乙二醇酯(PEN)和聚醚砜(PES)或丙烯酸所代表的塑料等柔性合成树脂。备选地，可使用贴合膜(使用聚丙烯、聚酯、乙烯基、聚氟乙烯、聚氯乙烯等等形成)、纤维材料纸、基底材料膜(使用聚酯、聚酰胺、聚酰亚胺、无机气相沉积膜、纸等形成)等等。
作为半导体衬底5352，例如，可使用具有n型或p型导电性的单晶硅衬底。例如，区域5353是其中将杂质添加到半导体衬底5352的区域，并且用作阱区。例如，在半导体衬底5352具有p型导电性的情况下，区域5353具有n型导电性，并且用作n阱。另一方面，在半导体衬底5352具有n型导电性的情况下，区域5353具有p型导电性，并且用作p阱。例如，区域5355是其中将杂质添加到半导体衬底5352的区域，并且用作源区或漏区。注意，LDD区域可在半导体衬底5352中形成。
对于绝缘层5261，例如，可使用包含氧或氮的绝缘膜，例如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y＞0)或者氮氧化硅(SiNxOy)(x＞y＞0)或者其分层结构。在绝缘膜5261具有两层结构的情况的一个示例中，可形成氮化硅膜和氧化硅膜，分别作为第一绝缘层和第二绝缘层。在绝缘层5261具有三层结构的情况的一个示例中，可形成氧化硅膜、氮化硅膜和氧化硅膜，分别作为第一绝缘层、第二绝缘层和第三绝缘层。
对于半导体层5262、半导体层5303a和半导体层5303b的每个，例如，可使用非单晶半导体(例如非晶硅、多晶硅或微晶硅)、单晶半导体、化合物半导体或氧化物半导体(例如ZnO、InGaZnO、SiGe、GaAs、IZO、ITO、SnO、AZTO、有机半导体或碳纳米管)等等。
注意，例如，区域5262a是没有将杂质添加到半导体衬底5262的本征区，并且用作沟道区。但是，可将杂质添加到区域5262a。添加到区域5262a的杂质的浓度优选地低于添加到区域5262b、区域5262c、区域5262d或区域5262e的杂质的浓度。区域5262b和区域5262d的每个是以比区域5262c或区域5262e更低的浓度对其中添加杂质的区域，并且用作LDD区域。注意，可消除区域5262b和区域5262d。区域5262c和区域5262e的每个是以高浓度对其中添加杂质的区域，并且用作源区或漏区。
注意，半导体层5303b是对其中添加作为杂质元素的磷等的半导体层，并且具有n型导电性。
注意，在氧化物半导体或化合物半导体用于半导体层5303a的情况下，可消除半导体层5303b。
对于绝缘层5263、绝缘层5302和绝缘层5356的每个，例如，可使用包含氧或氮的膜，例如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)(x＞y＞0)或者氮氧化硅(SiNxOy)(x＞y＞0)或者其分层结构。
作为导电层5264、导电层5266、导电层5268、导电层5271、导电层5301、导电层5304、导电层5306、导电层5308、导电层5357和导电层5359的每个，可使用具有单层结构或分层结构的导电膜等等。例如，对于导电膜，可使用包含从下列元素所组成的组中选取的一种元素的单层膜或者包含从该组选取的一种或多种元素的化合物等：铝(Al)、钽(Ta)、钛(Ti)、钼(Mo)、钨(W)、钕(Nd)、铬(Cr)、镍(Ni)、铂(Pt)、金(Au)、银(Ag)、铜(Cu)、锰(Mn)、钴(Co)、铌(Nb)、硅(Si)、铁(Fe)、钯(Pd)、碳(C)、钪(Sc)、锌(Zn)、镓(Ga)、铟(In)、锡(Sn)、锆(Zr)和铈(Ce)。注意，单膜或化合物可包含磷(P)、硼(B)、砷(As)和/或氧(O)。例如，该化合物是：包含从上述多种元素所选取的一种或多种元素的合金(例如，合金材料，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、包含氧化硅的氧化铟锡(ITSO)、氧化锌(ZnO)、氧化锡(SnO)、氧化镉锡(CTO)、铝钕(Al-Nd)、铝钨(Al-W)、铝锆(Al-Zr)、铝钛(Al-Ti)、铝铈(Al-Ce)、镁银(Mg-Ag)、钼铌(Mo-Nb)、钼钨(Mo-W)或钼钽(Mo-Ta))；包含氮以及从上述多种元素所选取的一种或多种元素的化合物(例如，包含氮化钛、氮化钽、氮化钼等的氮化物膜)；或者包含硅以及从上述多种元素所选取的一种或多种元素的化合物(例如包含硅化钨、硅化钛、硅化镍、硅化铝或硅化钼的硅化物膜)；等等。备选地，例如，可使用诸如碳纳米管、有机纳米管、无机纳米管或金属纳米管等纳米管材料。
对于绝缘层5265、绝缘层5267、绝缘层5269、绝缘层5305和绝缘层5358的每个，例如可使用具有单层结构或分层结构的绝缘层等等。例如，作为绝缘层，可使用：例如氧化硅(SiOx)、氮化硅(SiNz)、氧氮化硅(SiOxNy)(x＞y＞0)或氧化氮化硅(SiNxOy)(x＞y＞0)等的包含氧或氮的膜；例如菱形碳(DLC)等包含碳的膜；例如硅氧烷树脂、环氧树脂、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯或丙烯酸等有机材料；等等。
对于发光层5270，例如可使用有机EL元件、无机EL元件等等。对于有机EL元件，例如，可使用采用空穴注入材料所形成的空穴注入层、采用空穴传输材料所形成的空穴传输层、采用发光材料所形成的发光层、采用电子传输材料所形成的电子传输层、采用电子注入材料所形成的电子注入层或者其中混合这多种材料的层的单层结构或分层结构。
作为液晶层5307的示例或者可施加到液晶层5307的材料的示例，可使用下列液晶：向列型液晶、胆甾型液晶、近晶型液晶、盘状液晶、热致型液晶、溶致液晶、低分子液晶、高分子液晶、PDLC(聚合物分散型液晶)、铁电液晶、反铁电液晶、主链类型液晶、侧链类型聚合物液晶、等离子体寻址液晶(PALC)或香蕉形液晶。作为可应用于包括液晶层5307的液晶元件的液晶模式的示例，可采用下列液晶模式：TN(扭转向列)模式、STN(超扭转向列)模式、IPS(共面转换)模式、FFS(边缘场转换)模式、MVA(多区域垂直排列)模式、PVA(图案化垂直排列)模式、ASV(高级超视觉)模式、ASM(轴向对称排列微单元)模式、OCB(光学补偿双折射)模式、ECB(电可控双折射)模式、FLC(铁电液晶)模式、AFLC(反铁电液晶)模式、PDLC(聚合物分散型液晶)模式、主-从模式和蓝相模式等。
注意，用作取向膜的绝缘层、用作突出部分的绝缘层等等可在绝缘层5305和导电层5306之上形成。
注意，用作滤色件、黑矩阵或突出部分的绝缘层等可在导电层5308之上形成。用作取向膜的绝缘层可在导电层5308之下形成。
这个实施例中的晶体管可适用于实施例1至8。具体来说，在非晶半导体、微晶半导体、有机半导体、氧化物半导体等用于图36B的半导体层的情况下，在一些情况下，晶体管降级。因此，如果这个实施例中的晶体管用于半导体装置、移位寄存器或显示装置，则半导体装置、移位寄存器或显示装置的使用寿命变得更短。但是可抑制实施例1至8的半导体装置、移位寄存器或显示装置中的晶体管的降级。因此，通过将这个实施例中的晶体管应用于实施例1至8中的半导体装置、移位寄存器或显示装置，可使其使用寿命更长。
(实施例10)
在这个实施例中，描述晶体管和电容器的制造过程的一个示例。特别地，描述在氧化物半导体用于半导体层的情况下的制造过程。
参照图37A至图37C来描述晶体管和电容器的制造过程的一个示例。图37A至图37C示出晶体管5441和电容器5442的制造过程的示例。晶体管5441是倒置交错薄膜晶体管的示例，其中布线隔着源电极或漏电极设置在氧化物半导体层之上。
首先，第一导电层通过溅射在衬底5420的整个表面之上形成。随后，使用通过采用第一光掩模的光刻过程所形成的抗蚀剂掩模而有选择地蚀刻第一导电层，从而形成导电层5421和导电层5422。导电层5421可用作栅电极。导电层5422可用作电容器的电极之一。注意，这个实施例并不局限于此，而是导电层5421和5422的每个可包括用作布线、栅电极或者电容器的电极的部分。此后，去除抗蚀剂掩模。
随后，绝缘层5423通过等离子体增强CVD或溅射在整个表面之上形成。绝缘层5423可用作栅绝缘层，并且被形成以便覆盖导电层5421和5422。注意，绝缘层5423的厚度通常为50至250nm。
随后，使用通过采用第二光掩模的光刻过程所形成的抗蚀剂掩模有选择地蚀刻绝缘层5423，从而形成到达导电层5421的接触孔5424。然后，去除抗蚀剂掩模。注意，这个实施例并不局限于此，而是可消除接触孔5424。备选地，接触孔5424可在形成氧化物半导体层之后形成。到目前为止的步骤的截面图对应于图37A。
随后，氧化物半导体层通过溅射在整个表面之上形成。注意，这个实施例并不局限于此，而是有可能通过溅射来形成氧化物半导体层以及形成其上的缓冲器层(例如n+层)。注意，氧化物半导体层的厚度通常为5至200nm。
随后，使用通过采用第三光掩模的光刻过程所形成的抗蚀剂掩模有选择地蚀刻氧化物半导体层。此后，去除抗蚀剂掩模。
随后，第二导电层通过溅射在整个表面之上形成。随后，使用通过采用第四光掩模的光刻过程所形成的抗蚀剂掩模有选择地蚀刻第二导电层，从而形成导电层5429、导电层5430和导电层5431。导电层5429通过接触孔5424连接到导电层5421。导电层5429和5430可用作源电极和漏电极。导电层5431可用作电容器的电极中的另一个。注意，这个实施例并不局限于此，而是导电层5429、5430和5431的每个可包括用作布线、源电极、漏电极或者电容器的电极的部分。
注意，如果热处理(例如在200℃至600℃)在下一个步骤执行，则第二导电层优选地具有足够高的耐热性，以便耐受热处理。相应地，对于第二导电层，优选地结合使用Al以及具有高耐热性的导电材料(例如，诸如Ti、Ta、W、Mo、Cr、Nd、Sc、Zr或Ce等元素；其中组合这些元素的合金；或者包含这些元素的任一个的氮化物)。注意，这个实施例并不局限于此，而是通过采用分层结构，第二导电层可具有高耐热性。例如，有可能在Al膜之上或之下提供具有高耐热性的例如Ti或Mo等导电材料。
注意，在蚀刻第二导电层时，也蚀刻氧化物半导体层的一部分，从而形成氧化物半导体层5425。通过这种蚀刻，在许多情况下，与导电层5421重叠的氧化物半导体层5425的部分、或者其上没有形成第二导电层的氧化物半导体层5425的部分经过蚀刻以变薄。注意，这个实施例并不局限于此，而是有可能不蚀刻氧化物半导体层5425。但是，在氧化物半导体层5425之上形成n+层的情况下，通常蚀刻氧化物半导体层5425。然后，去除抗蚀剂掩模。当这种蚀刻完成时，晶体管5441和电容器5442完成。到目前为止的步骤的截面图对应于图37B。
随后，热处理在空气气氛或氮气氛中以200至600℃执行。通过这种热处理，在氧化物半导体层5425中发生原子级的重新排列。这样，通过热处理(包括光亮退火)，释放抑制截流子移动的应变。注意，对于执行热处理的定时没有具体限制，热处理而是可在形成氧化物半导体层之后的任何时间执行。
随后，绝缘层5432在整个表面之上形成。绝缘层5432可具有单层结构或者分层结构。例如，在有机绝缘层用作绝缘层5432的情况下，有机绝缘层以如下方式来形成：作为有机绝缘层的材料的成分被施加并且在空气气氛或者氮气氛中经过以200至600℃的热处理。通过这样形成与氧化物半导体层5425接触的有机绝缘层，可制造极为可靠的薄膜晶体管。注意，在有机绝缘层用作绝缘层5432的情况下，氮化硅膜或氧化硅膜可设置在有机绝缘层之下。
图37C示出一种模式，其中绝缘层5432使用非光敏树脂来形成，使得绝缘层5432的端部分在形成接触孔的区域的截面中是有棱角的(angular)。但是，当绝缘层5432使用光敏树脂来形成时，绝缘层5432的端部分可在形成接触孔的区域的截面中是弧形的(curved)。因此，绝缘层5432与稍后形成的第三导电层或像素电极的覆盖范围增加。
注意，代替该成分的应用，而是可根据材料来使用下列方法：浸渍涂敷、喷涂、喷墨方法、印刷方法、涂层刀(doctor knife)、辊涂机、幕涂机、刮刀式涂层机等等。
注意，在形成氧化物半导体层之后没有执行热处理的情况下，作为有机绝缘层的材料的成分的热处理也可用于加热氧化物半导体层5425。
注意，绝缘层5432可形成厚度为200nm至5μm、优选地为300nm至1μm。
随后，第三导电层在整个表面之上形成。然后，使用通过采用第五光掩模的光刻过程所形成的抗蚀剂掩模有选择地蚀刻第三导电层，从而形成导电层5433和导电层5434。到目前为止的步骤的截面图对应于图37C。导电层5433和5434的每个可用作布线、像素电极、反射电极、透光电极或者电容器的电极。具体来说，由于导电层5434连接到导电层5422，所以导电层5434可用作电容器5442的电极。注意，这个实施例并不局限于此，而是导电层5433和5434可具有将使用第一导电层所形成的导电层与使用第二导电层所形成的导电层相互连接的功能。例如，通过将导电层5433和5434相互连接，导电层5422和导电层5430可通过第三导电层(导电层5433和5434)相互连接。
由于电容器5442具有其中导电层5431夹于导电层5422与5434之间的结构，所以电容器5442的电容值可增加。注意，这个实施例并不局限于此，而是可消除导电层5422和5434其中之一。
注意，在通过湿式蚀刻去除抗蚀剂掩模之后，有可能在空气气氛或者氮气氛中以200℃至600℃来执行热处理。
通过上述步骤，可制造晶体管5441和电容器5442。
注意，如图37D所示，绝缘层5435可在氧化物半导体层5425之上形成。绝缘层5435具有防止氧化物半导体层5425在对第二导电层图案化时被蚀刻，并且用作沟道阻挡膜。相应地，氧化物半导体层5425的厚度可减小，使得可实现晶体管的驱动电压的减小、截止状态电流的减小、漏极电流的通/断比的增加、亚阈值摆幅(S值)的改进等。绝缘层5435可按照如下方式来形成：氧化物半导体层和绝缘层在整个表面之上连续地形成，然后，使用通过采用光掩模的光刻过程所形成的抗蚀剂掩模有选择地对绝缘层图案化。此后，第二导电层在整个表面之上形成，并且在与第二导电层同时对氧化物半导体层图案化。也就是说，可使用相同的掩模(中间掩模)对氧化物半导体层和第二导电层图案化。在那种情况下，氧化物半导体层始终放置在第二导电层之下。这样，可形成绝缘层5435，而无需步骤数量的增加。氧化物半导体层往往在这种制造过程中在第二导电层之下形成。但是，这个实施例并不局限于此。绝缘层5435可按照如下方式来形成：在对氧化物半导体层图案化之后，绝缘层在整个表面之上形成并且图案化。
在图37D，电容器5442具有一种结构，其中绝缘层5423和氧化物半导体层5436夹于导电层5422与5431之间。注意，可消除氧化物半导体层5436。此外，通过经由对第三导电层图案化而形成的导电层5437来连接导电层5430和5431。例如，这种结构可用于液晶显示装置的像素。例如，晶体管5441可用于开关晶体管，并且电容器5442可用作存储电容器。此外，导电层5421、5422、5429和5437可分别用作栅极线、电容器线、源极线和像素电极。但是，这个实施例并不局限于此。另外，如图37D中那样，在图37C中，导电层5430和导电层5431可通过第三导电层连接。
注意，如图37E所示，氧化物半导体层5425可在对第二导电层图案化之后形成。相应地，在对第二导电层图案化时，氧化物半导体层5425尚未形成，使得没有蚀刻氧化物半导体层5425。相应地，氧化物半导体层5425的厚度可减小，使得可实现晶体管的驱动电压的减小、截止状态电流的减小、漏极电流的通/断比的增加、亚阈值摆幅(S值)的改进等。注意，氧化物半导体层5425可按照如下方式来形成：在对第二导电层图案化之后，氧化物半导体层5425在整个表面之上形成并且使用通过采用光掩模的光刻过程所形成的抗蚀剂掩模有选择地图案化。
在图37E，电容器5442具有一种结构，其中绝缘层5423和5432夹于导电层5422与通过对第三导电层图案化而形成的导电层5439之间。此外，通过经由对第三导电层图案化而形成的导电层5438来连接导电层5422和5430。此外，导电层5439连接到通过对第二导电层图案化而形成的导电层5440。另外，如图37E中那样，在图37C和图37D中，导电层5430和5422可通过导电层5438连接。
注意，可通过使氧化物半导体层(或沟道层)的厚度小于或等于晶体管截止的情况下所形成的耗尽层的厚度，来获得完全耗尽状态。相应地，截止状态电路可减小。为了实现这个方面，氧化物半导体层5425的厚度优选地小于或等于20nm。更优选的是，氧化物半导体层5425的厚度小于或等于10nm。进一步优选的是，氧化物半导体层5425的厚度小于或等于6nm。
注意，为了实现晶体管的操作电压的减小、截止状态电流的减小、漏极电流的通/断比的增加、S值的改进等，氧化物半导体层的厚度优选地是晶体管中包含的那些层的厚度之中最小的。例如，氧化物半导体层的厚度优选地比绝缘层5423要小。更优选的是，氧化物半导体层的厚度小于或等于绝缘层5423的厚度的1/2。进一步优选的是，氧化物半导体层的厚度小于或等于绝缘层5423的厚度的1/5。进一步优选的是，氧化物半导体层的厚度小于或等于绝缘层5423的厚度的1/10。注意，这个实施例并不局限于此，氧化物半导体层的厚度而是可比绝缘层5423要大，以便提高可靠性。由于氧化物半导体层的厚度特别是在如图37C中那样蚀刻氧化物半导体层的情况下优选地更大，所以有可能使氧化物半导体层的厚度比绝缘层5423要大。
注意，绝缘层5423的厚度优选地比第一导电层要大，以便增加晶体管的耐受电压。更优选的是，氧化物半导体层5423的厚度大于或等于绝缘层5423的厚度的5/4。更优选的是，氧化物半导体层5423的厚度大于或等于绝缘层5423的厚度的4/3。注意，这个实施例并不局限于此，绝缘层5423的厚度而是可比第一导电层要小，以便增加晶体管的迁移率。
注意，对于这个实施例中的衬底、绝缘层、导电层和半导体层，可使用其它实施例中所述的材料或者与本说明书中所述材料相似的材料。
当这个实施例中的晶体管用于实施例1至8的半导体装置、移位寄存器或显示装置的任一个时，显示部分的大小可增加。备选地，显示部分可具有更高的清晰度。
(实施例11)
在这个实施例中，将描述移位寄存器的布局图(下文中又称作顶视图)。在这个实施例中，作为一个示例，将描述实施例4中所述的移位寄存器的布局图。注意，除了实施例4中的移位寄存器之外，这个实施例中所述的内容还可适用于实施例1至7中的半导体装置、移位寄存器或显示装置的任一个。注意，这个实施例中的布局图是一个示例，而不是限制这个实施例。
参照图38来描述这个实施例中的布局图。图38示出图5A的布局图的一个示例。注意，图38的右部的阴影图案是赋予各阴影图案的参考标号的组成元件的阴影图案。
图38中所示的晶体管、布线等包括导电层701、半导体层702、导电层703、导电层704和接触孔705。注意这个实施例并不局限于此。额外可形成不同的导电层、绝缘膜或接触孔。例如，额外可提供将导电层701连接到导电层703的接触孔。
导电层701可包括用作栅电极或布线的部分。半导体层702可包括用作晶体管的半导体层的部分。导电层703可包括用作布线或者源电极或漏电极的部分。导电层704可包括用作具有透光性质的电极、像素电极或布线的部分。接触孔705具有连接导电层701和导电层704的功能或者连接导电层703和导电层704的功能。
在这个实施例中，在晶体管101_1、晶体管101_2、晶体管201_1和晶体管202_2的任一个中，其中用作第二端子的导电层703的部分和导电层701重叠的面积优选地小于其中用作第一端子的导电层703的部分和导电层701重叠的面积。这样，由于可抑制第二端子上的电场的集中，所以可抑制晶体管的降级或者晶体管的击穿。但是，这个实施例并不局限于这个示例。其中用作第二端子的导电层703的部分和导电层701重叠的面积可大于其中用作第一端子的导电层703的部分和导电层701重叠的面积。
注意，半导体层702可设置在导电层701和导电层703相互重叠的部分中。相应地，导电层701和导电层703之间的寄生电容可减小，由此可实现噪声的降低。由于类似的原因，半导体层702可设置在导电层703和导电层704相互重叠的部分中。
注意，导电层704可在导电层701的一部分之上形成，并且可通过接触孔705连接到导电层701。相应地，布线电阻可减小。备选地，导电层703和704可在导电层701的一部分之上形成，使得导电层701可通过接触孔705连接到导电层704，而导电层703可通过不同的接触孔705连接到导电层704。相应地，布线电阻可减小。
注意，导电层704可在导电层703的一部分之上形成，使得导电层703可通过接触孔705连接到导电层704。相应地，布线电阻可减小。
注意，导电层701或导电层703可在导电层704的一部分之下形成，使得导电层704可通过接触孔705连接到导电层701或导电层703。相应地，布线电阻可减小。
注意，如以上所述，晶体管101_1的栅极与第二端子之间的寄生电容可高于晶体管101_1的栅极与第一端子之间的寄生电容。如图38所示，可用作晶体管101_1的第一端子的导电层703的宽度称作宽度731，而可用作晶体管101_1的第二端子的导电层703的宽度称作宽度732。宽度731可大于宽度732。这样，晶体管101_1的栅极与第二端子之间的寄生电容可高于晶体管1012的栅极与第一端子之间的寄生电容。但是，这个实施例并不局限于此。
注意，如以上所述，晶体管101_2的栅极与第二端子之间的寄生电容可高于晶体管101_2的栅极与第一端子之间的寄生电容。如图38所示，可用作晶体管101_1的第一端子的导电层703的宽度称作宽度741，而可用作晶体管101_2的第二端子的导电层703的宽度称作宽度742。宽度741可大于宽度742。相应地，晶体管101_2的栅极与第二端子之间的寄生电容可高于晶体管101_2的栅极与第一端子之间的寄生电容。但是，这个实施例并不局限于此。
(实施例12)
在这个实施例中，将描述电子装置的示例。
图39A至图39H和图40A至图40D示出电子装置。这些电子装置可包括壳体5000、显示部分5001、扬声器5003、LED灯5004、操作按键5005(包括控制显示装置的操作的电源开关或操作开关)、连接端子5006、传感器5007(具有测量力、位移、位置、速度、加速度、角速度、旋转频率、距离、光、液体、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射、流率、湿度、梯度、振荡、气味或红外线的功能)、话筒5008等等。
图39A示出移动计算机，它除了上述对象之外还可包括开关5009、红外端口5010等等。图39B示出提供有存储介质(例如DVD读取装置)的便携图像再现装置，它除了上述对象之外还可包括第二显示部分5002、存储介质读取部分5011等等。图39C示出眼镜式显示器，它除了上述对象之外还可包括第二显示部分5002、支承部分5012、耳机5013等等。图39D示出便携游戏机，它除了上述对象之外还可包括存储介质读取部分5011等等。图39E示出投影仪，它除了上述对象之外还可包括光源5033、投影透镜5034等等。图39F示出便携游戏机，它除了上述对象之外还可包括第二显示部分5002、存储介质读取部分5011等等。图39G示出电视接收器，它除了上述对象之外还可包括调谐器、图像处理部分等等。图39H示出便携电视接收器，它除了上述对象之外还可包括能够传送和接收信号的加载装置(charger)5017等等。图40A示出显示器，它除了上述对象之外还可包括支承底座5018等等。图40B示出相机，它除了上述对象之外还可包括外部连接端口5019、快门按钮5015、图像接收部分5016等等。图40C示出计算机，它除了上述对象之外还可包括指针装置5020、外部连接端口5019、读卡器/写入器5021等等。图40D示出移动电话，它除了上述对象之外还可包括天线5014、移动电话和移动终端的一段(lseg数字电视广播)部分接收服务的调谐器等等。
图39A至图39H和图40A至40D所示的电子装置可具有各种功能，例如：在显示部分显示各种信息(例如静止图像、运动图像和文本图像)的功能；触摸屏功能；显示日历、日期、时间等的功能；采用多个软件(程序)来控制处理的功能；无线通信功能；连接到具有无线通信功能的各种计算机网络的功能；采用无线通信功能来传送和接收许多数据的功能；读取存储介质中存储的程序或数据并且在显示部分显示程序或数据的功能。此外，包括多个显示部分的电子装置可具有主要在一个显示部分显示图像信息而同时在另一个显示部分显示文本信息的功能、显示三维图像的功能(通过在考虑视差的情况下显示图像在多个显示部分上)等等。此外，包括图像接收部分的电子装置可具有拍摄静止图像的功能、拍摄运动图像的功能、自动或手动校正拍摄图像的功能、将拍摄图像存储在存储介质(外部存储介质或者相机中结合的存储介质)中的功能、在显示部分显示拍摄图像的功能等等。注意，可为图39A至39H和图40A至40D所示的电子装置提供的功能并不局限于以上所述，电子装置而是可具有各种功能。
这个实施例中所述的电子装置各包括用于显示某种信息的显示部分。通过组合这个实施例的电子装置以及实施例1至9的半导体装置、移位寄存器或显示装置，可实现可靠性提高、产率的提高、成本的降低、显示部分大小的增加、显示部分清晰度的增加等等。
接下来将描述半导体装置的应用。
图40E示出其中半导体装置结合在建筑物结构中的一个示例。图40E示出壳体5022、显示部分5023、作为操作部分的遥控器5024、扬声器5025等等。半导体装置作为壁挂式结合在建筑物结构中，并且可被提供而无需大空间。
图40F示出其中半导体装置结合在建筑物结构中的另一个示例。显示面板5026结合在预制浴室间5027中，使得洗浴者可观看显示面板5026。
注意，虽然这个实施例描述墙壁预制浴室间(作为建筑物结构的示例而给出)，但这个实施例并不局限于此。半导体装置可设置在各种建筑物结构中。
接下来描述其中半导体装置结合在运动物体中的示例。
图40G示出其中半导体装置结合在汽车中的一个示例。显示面板5028结合在汽车的车体5029中，并且可按需求显示与汽车的运行相关的信息或者从汽车内部或外部输入的信息。注意，显示面板5028可具有导航功能。
图40H示出其中半导体装置结合在客机中的一个示例。图40H示出为客机座位上方的天花板5030提供显示面板5031时的使用模式。显示面板5031通过铰链部分5032结合在天花板5030中，并且乘客可通过拉直铰链部分5032来观看显示面板5031。显示面板5031具有通过乘客的操作来显示信息的功能。
注意，虽然在这个实施例中作为运动物体的示例示出汽车和飞机的主体，但这个实施例并不局限于此。可为例如两轮车辆、四轮车辆(包括汽车、公共汽车等等)、火车(包括单轨、铁路等等)和船只等的各种对象提供半导体装置。
本申请基于2009年3月26日向日本专利局提交的日本专利申请序号2009-077200，通过引用将它们的完整内容结合于此。

Claims (7)

1. 一种液晶显示装置，包括：
驱动器电路，对其中输入第一输入信号、第二输入信号、第三输入信号和第四输入信号，并且将输出信号从其中输出；以及
像素，其中包含液晶元件并且施加到所述液晶元件的电压按照所述输出信号来设置，
其中，所述驱动器电路包括：
将所述第一输入信号输入到其中的第一布线；
将所述第二输入信号输入到其中的第二布线；
将所述第三输入信号输入到其中的第三布线；
将所述第四输入信号输入到其中的第四布线；
第五布线；
具有栅极、源极和漏极的第一晶体管；
具有栅极、源极和漏极的第二晶体管；
具有栅极、源极和漏极的第三晶体管；以及
具有栅极、源极和漏极的第四晶体管；
其中所述第一晶体管的源极和漏极其中之一以及栅极电连接到所述第一布线；
其中所述第二晶体管的源极和漏极其中之一以及栅极电连接到所述第二布线；
其中所述第三晶体管的栅极电连接到所述第一晶体管的源极和漏极中的另一个，并且所述第三晶体管的源极和漏极其中之一电连接到所述第三布线；
其中所述第四晶体管的栅极电连接到所述第二晶体管的源极和漏极中的另一个，并且所述第四晶体管的源极和漏极其中之一电连接到所述第四布线；以及
其中，所述第五布线电连接到所述第三晶体管的源极和漏极中的另一个和所述第四晶体管的源极和漏极中的另一个，并且施加到所述第五布线的电位等于所述输出信号的电位。
2. 一种液晶显示装置，包括：
驱动器电路，对其中输入第一输入信号和第二输入信号，并且将输出信号从其中输出；以及
像素，其中包含液晶元件并且施加到所述液晶元件的电压按照所述输出信号来设置，
其中，所述驱动器电路包括：
将所述第一输入信号输入到其中的第一布线；
将所述第二输入信号输入到其中的第二布线；
第三布线；
具有栅极、源极和漏极的第一晶体管；
具有栅极、源极和漏极的第二晶体管；
具有栅极、源极和漏极的第三晶体管；以及
具有栅极、源极和漏极的第四晶体管；
其中所述第一晶体管的源极和漏极其中之一以及栅极电连接到所述第一布线；
其中所述第二晶体管的源极和漏极其中之一以及栅极电连接到所述第二布线；
其中所述第三晶体管的源极和漏极其中之一以及栅极电连接到所述第一晶体管的源极和漏极中的另一个；
其中所述第四晶体管的源极和漏极其中之一以及栅极电连接到所述第二晶体管的源极和漏极中的另一个；以及
其中所述第三布线电连接到所述第三晶体管的源极和漏极中的另一个和所述第四晶体管的源极和漏极中的另一个，并且施加到所述第三布线的电位等于所述输出信号的电位。
3. 一种液晶显示装置，包括：
驱动器电路，对其中输入第一输入信号和第二输入信号，并且将输出信号从其中输出；以及
像素，其中包含液晶元件并且施加到所述液晶元件的电压按照所述输出信号来设置，
其中，所述驱动器电路包括：
将所述第一输入信号输入到其中的第一布线；
将所述第二输入信号输入到其中的第二布线；
第三布线；
具有栅极、源极和漏极的第一晶体管；
具有栅极、源极和漏极的第二晶体管；
具有阳极和阴极的第一二极管；以及
具有阳极和阴极的第二二极管；
其中所述第一晶体管的源极和漏极其中之一以及栅极电连接到所述第一布线；
其中所述第二晶体管的源极和漏极其中之一以及栅极电连接到所述第二布线；
其中所述第一二极管的阳极电连接到所述第一晶体管的源极和漏极中的另一个；
其中所述第二二极管的阳极电连接到所述第二晶体管的源极和漏极中的另一个；以及
其中所述第三布线电连接到所述第一二极管的阴极和所述第二二极管的阴极，并且施加到所述第三布线的电位等于所述输出信号的电位。
4. 如权利要求1或2所述的液晶显示装置，其中，所述第三晶体管的沟道宽度等于所述第四晶体管的沟道宽度。
5. 如权利要求1或2所述的液晶显示装置，
其中，所述第一晶体管的沟道宽度小于所述第三晶体管的沟道宽度，以及
其中所述第二晶体管的沟道宽度小于所述第四晶体管的沟道宽度。
6. 如权利要求1-3中任一项所述的液晶显示装置，其中，所述第一晶体管的沟道宽度等于所述第二晶体管的沟道宽度。
7. 一种电子装置，其至少包括权利要求1-3中任一项所述的液晶显示装置和配置成控制所述液晶显示装置的操作的操作开关。
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