KR20080026391A - 쉬프트 레지스트용 박막 트랜지스터 및 이를 포함하는쉬프트 레지스터 - Google Patents
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Abstract
고온 동작시 기생 용량을 감소시켜 구동 신호의 리플(ripple)을 억제할 수 있는 쉬프트 레지스트용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터가 제공된다. 쉬프트용 박막 트랜지스터는, 절연 기판 상에 제1 방향으로 뻗은 게이트 배선 및 게이트 배선에 연결된 다수의 게이트 전극으로 이루어진 게이트 패턴과, 게이트 전극 상에 형성된 반도체층과, 게이트 패턴의 일측에서 제1 방향으로 뻗은 소오스 배선과, 소오스 배선으로부터 분지되어 반도체층 상부까지 연장된 다수의 소오스 전극으로 이루어진 소오스 패턴과, 게이트 패턴의 타측에서 제1 방향으로 뻗은 드레인 배선과, 드레인 배선으로부터 분지되어 반도체층 상부까지 연장되며, 각 게이트 전극과 중첩되는 내부 영역에 반도체층을 외부로 노출시키는 반도체층 노출부가 각각 형성된 다수의 드레인 전극으로 이루어진 드레인 패턴을 포함한다.
쉬프트 레지스터, 박막 트랜지스터, 리플
Description
도 1은 본 발명의 실시예들에 따른 쉬프트 레지스터를 나타낸 블록도의 한 예이다.
도 2는 도 1의 한 스테이지의 내부 회로도의 한 예이다.
도 3은 본 발명의 제1 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터의 배치도이다.
도 4는 도 3의 쉬프트 레지스터용 박막 트랜지스터를 Ⅳ~Ⅳ'의 선으로 자른 단면도이다.
도 5는 도 3의 쉬프트 레지스터용 박막 트랜지스터를 Ⅴ~Ⅴ'의 선으로 자른 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터의 배치도이다.
도 7은 도 6의 쉬프트 레지스터용 박막 트랜지스터를 Ⅶ~Ⅶ'의 선으로 자른 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 쉬프트 레지스터 12: 절연 기판
22: 게이트 배선 26a, 26b, 26c: 게이트 전극
30: 게이트 절연막 40a, 40b, 40c: 반도체층
55, 56: 오믹 콘택층 62: 소스 배선
65a, 65b, 65c: 소스 전극 66a, 66b, 66c: 드레인 전극
67: 드레인 배선 68a, 68b, 68c: 반도체층 노출부
70: 보호막 100: 입력부
200: 출력부 300: 풀업 구동부
400: 풀다운 구동부
본 발명은 쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터에 관한 것으로, 보다 상세하게는 기생 용량을 감소시킬 수 있는 쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터에 관한 것이다.
액정 표시 장치는 게이트 구동 IC를 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였으나, 제조 원가 또는 제품의 크기, 설계적인 측면에서 다른 방법이 모색되고 있다. 즉, 게이트 구동 IC를 채택하지 않고, 비정질-실리콘 박막 트랜지스터(Thin Film Transistor, 이하 'TFT'라 함)를 이용하여 게이트 온/오프 신호를 발생시키는 쉬프트 레지스터를 액정패널의 유리 기판에 집적하고 있다.
이러한 액정 표시 장치에 있어서 게이트선과 연결되는 게이트 온/오프 신호를 출력하는 쉬프트 레지스터용 TFT의 경우, 채널 폭(width)을 넓히기 위하여 다수의 단위 TFT를 병렬로 연결한 구조를 채택하고 있다. 여기서 하나의 쉬프트 레지스터는 다수의 스테이지, 예를 들어 입력부, 출력부, 풀업 구동부 및 풀다운 구동부를 포함하여 구성될 수 있다.
상기한 구조의 쉬프트 레지스터를 포함하는 액정 표시 장치가 고온에서 동작할 경우, 쉬프트 레지스터의 특성, 예를 들어 출력부의 TFT에 발생하는 기생 용량으로 인해 게이트 온 신호에 리플(ripple)이 발생하게 되고, 이러한 리플은 액정 표시 장치의 구동 불량으로 나타나게 된다.
본 발명이 이루고자 하는 기술적 과제는, 기생 용량을 감소시켜 리플을 억제하는 쉬프트 레지스터용 박막 트랜지스터를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 쉬프트 레지스터용 박막 트랜지스터를 포함하는 쉬프트 레지스터를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터는, 절연 기판 상에 제1 방향으로 뻗은 게이트 배선 및 게 이트 배선에 연결된 다수의 게이트 전극으로 이루어진 게이트 패턴과, 게이트 전극 상에 형성된 반도체층과, 게이트 패턴의 일측에서 제1 방향으로 뻗은 소오스 배선과, 소오스 배선으로부터 분지되어 반도체층 상부까지 연장된 다수의 소오스 전극으로 이루어진 소오스 패턴과, 게이트 패턴의 타측에서 제1 방향으로 뻗은 드레인 배선과, 드레인 배선으로부터 분지되어 반도체층 상부까지 연장되며, 각 게이트 전극과 중첩되는 내부 영역에 반도체층을 외부로 노출시키는 반도체층 노출부가 각각 형성된 다수의 드레인 전극으로 이루어진 드레인 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터는, 게이트 온/오프 신호를 순차적으로 출력하는 다수의 스테이지를 포함하는 쉬프트 레지스터로서, 상기 각 스테이지는 제1 캐리 신호를 입력받아 제어 신호를 출력하는 입력부와, 상기 입력부에 연결되고, 제1 클럭 신호 및 상기 제어 신호에 따라 상기 게이트 온/오프 신호 및 제2 캐리 신호를 출력하는 출력부로서, 상기 쉬프트 레지스터용 박막 트랜지스터를 포함하는 출력부와, 상기 제1 클럭 신호에 동작하는 풀업 구동부와, 상기 입력부, 상기 풀업 구동부 및 상기 출력부에 연결되고, 상기 제1 클럭 신호, 제2 클럭 신호 및 다음 스테이지의 게이트 온/오프 신호에 따라 동작하는 풀다운 구동부를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 도 1 및 도 2를 참조하여 본 발명의 실시예들에 따른 쉬프트 레지스터를 상세히 설명한다. 도 1은 본 발명의 실시예들에 따른 쉬프트 레지스터를 나타낸 블록도의 한 예이고, 도 2는 도 1의 한 스테이지의 내부 회로도의 한 예이다.
도 1을 참조하면, 쉬프트 레지스터(10)는 서로 종속적으로 연결되어 있으며, 순차적으로 게이트 온/오프 신호(Gout1,…, Gout(n+1))를 출력하는 다수의 스테이지(ST1,…, STn +1)를 포함하며, 게이트 오프 전압(Voff), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB), 초기화 신호(INT)가 입력된다. 마지막 스테이지(STn +1)를 제외한 모든 스테이지는 액정 패널(미도시)의 게이트 라인(미도시)과 일대일로 연결되어 있다.
각 스테이지(ST1,…, STn +1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.
각 스테이지(ST1,…, STn +1), 예를 들면, j번째 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj-1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후단 스테이지(STj +1)의 게이트 온/오프 신호(Gout(j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 최기화 신호(INT)가 입력된다. 게이트 출력 단자(OUT1)는 게이트 온/오프 신호(Gout1)를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다. 마지막 스테이지(STn +1)의 캐리 신호(Cout(n+1))는 초기화 신호로서 각 스테이지(ST1,…, STn +1)에 제공된다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 주사 시작 신호(STV)가 입력되며, 마지막 스테이지(STn +1)에는 후단 게이트 온/오프 신호 대신 주사 시작 신호(STV)가 입력된다.
여기서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 액정 패널(미도시)의 화소(미도시)를 구성하는 TFT(미도시)를 구동할 수 있도록, 하이 레벨인 경우는 게이트 온 전압과 같고, 로우 레벨인 경우에는 게이트 오프 전압(Voff)과 같을 수 있으며, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 듀티비가 50%이고, 그 위상차 는 180°일 수 있다.
도 2를 참조하면, j번째 스테이지(STj)는 입력부(100), 출력부(200), 풀업 구동부(300) 및 풀다운 구동부(400)를 포함한다.
입력부(100)는 드레인과 게이트가 공통 연결되어 이전 스테이지의 캐리 신호(Cout(j-1))를 입력받는 제4 TFT(T4)를 포함하며, 전단 캐리 신호(Cout(j-1))를 입력받아 소스를 통하여 제어 신호(CONT)를 출력한다. 제4 TFT(T4)의 게이트와 드레인은 셋 단자(S)에 공통으로 연결되어 있으며 소스는 제1 노드(N1)에 연결되어 있다.
출력부(200)는 입력부(100)에 연결되고, 제1 클럭 신호(CKV) 및 제어 신호(CONT)에 따라 게이트 온/오프 신호(Gout(j)) 및 캐리 신호(Cout(j))를 출력한다.
이러한 출력부(200)는, 드레인이 제1 클럭 단자(CK1)에 연결되고 소스가 게이트 출력 단자(OUT1)에 연결되고 게이트가 제1 노드(N1)에 연결되는 제1 TFT(T1)와, 드레인이 제1 클럭 단자(CK1)에 연결되고 소스가 캐리 출력 단자(OUT2)에 연결되고 게이트가 제1 노드(N1)에 연결되는 제15 TFT(T15)와, 제1 TFT(T1)의 게이트와 소스 사이에 연결되어 있는 제1 커패시터(C1)와, 제15 TFT(T15)의 게이트와 소스 사이에 연결되어 있는 제2 커패시터(C2)를 포함한다.
풀업 구동부(300)는 제1 클럭 신호(CKV)에 동작하는데, 풀다운 구동부(400)가 출력부(200)를 풀다운시키는 것을 방지한다.
이러한 풀업 구동부(300)는, 제1 클럭 단자(CK1)와 제3 노드(N3) 사이에 연결되어 있는 제12 TFT(T12), 제1 클럭 단자(CK1)와 제4 노드(N4) 사이에 연결되어 있는 제7 TFT(T7)를 포함한다. 제12 TFT(T12)의 게이트와 드레인은 제1 클럭 단자(CK1)에 공통으로 연결되어 있고 소스는 제3 노드(N3)에 연결되어 있다. 제7 TFT(T7)의 게이트는 제3 노드(N3)에 연결됨과 동시에 제3 커패시터(C3)를 통하여 제1 클럭 단자(CK1)에 연결되어 있고, 드레인은 제1 클럭 단자(CK1)에, 소스는 제4 노드(N4)에 연결되어 있으며, 제3 노드(N3)와 제4 노드(N4) 사이에 제4 커패시터(C4)가 연결되어 있다.
풀다운 구동부(400)는 입력부(100), 풀업 구동부(300) 및 출력부(200)에 연결되고, 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 다음 스테이지의 게이트 온/오프 신호(Gout(j+1))에 따라 동작하여, 출력부(200)를 풀다운 시킨다.
이러한 풀다운 구동부(400)는, 셋 단자(S)와 전원 전압 단자(GV) 사이에 직렬로 연결되어 있는 세 개의 TFT(T5, T10, T11)와, 제1 노드(N1)와 전원 전압 단자(GV) 사이에 병렬로 연결되어 있는 한 쌍의 TFT(T6, T9)와, 풀업 구동부(300)의 제3 노드(N3) 및 제4 노드(N4)와 전원 전압 단자(GV) 사이에 각각 연결되어 있는 한 쌍의 TFT(T13, T8)와, 제2 노드(N2)와 전원 전압 단자(GV) 사이에 병렬로 연결되어 있는 한 쌍의 TFT(T2, T3)를 포함한다.
제11 TFT(T11)의 드레인은 셋 단자(S)에 연결되고, 게이트는 제2 클럭 단자(CK2)에 연결되고, 소스는 제1 노드(N1)에 연결되어 있다. 제10 TFT(T10)의 드레인은 제11 TFT(T11)의 소스 및 제1 노드(N1)에 연결되고, 게이트는 제1 클럭 단자(CK1)에 연결되고, 소소는 게이트 출력단자(OUT1)에 연결되어 있다. 제5 TFT(T5) 의 드레인은 게이트 출력 단자(OUT1)에 연결되고, 게이트는 제2 클럭 단자(CK2)에 연결되고, 소스는 전원 전압 단자(GV)에 연결되어 있다.
제6 및 제9 TFT(T6, T9)의 드레인은 제1 노드(N1)에 연결되고, 소소는 전원 전압 단자(GV)에 연결되고, 게이트는 각각 프레임 리셋 단자(FR) 및 리셋 단자(R)에 연결되어 있다.
제13 및 제8 TFT(T13, T8)의 게이트는 게이트 출력 단자(OUT1)에 연결되고, 소스는 전원 전압 단자(GV)에 연결되고, 드레인은 각각 제3 노드(N3) 및 제4 노드(N4)에 연결되어 있다.
제2 및 제3 TFT(T2, T3)의 소스는 게이트 출력 단자(OUT1)에 연결되고, 드레인은 전원 전압 단자(GV)에 연결되고, 게이트는 각각 리셋 단자(R) 및 제4 노드(N4)에 연결되어 있다.
이와 같은 구조의 쉬프트 레지스터에 있어서, 출력부(200)의 제1 TFT(T1)은 제1 클럭 단자(CK1)에 연결된 드레인으로부터 제1 클럭 신호(CKV)를 입력받아서 게이트 출력 단자(OUT1)에 연결된 소스로 게이트 온/오프 신호(Gout(j))를 출력한다. 제1 TFT(T1)의 채널을 이루는 비정질 실리콘은 상대적으로 낮은 전하의 이동도(mobility)를 가지기 때문에, 제1 TFT(T1)은 다수의 단위 TFT를 병렬로 연결한 구조로 형성하여 채널 폭(W)을 넓혀서 낮은 이동도를 보상한다. 또한 제1 TFT(T1)는 고온의 동작 상태에서 발생하는 기생 용량(Cgd)을 감소시키기 위하여 제1 TFT(T1)의 게이트 전극과 드레인 전극 사이의 중첩 폭을 작게하여 형성될 수 있다.
이하 도 3 내지 도 5를 참조하여 상술한 제1 TFT(T1)의 구조에 대하여 자세히 설명한다. 여기서 도 3은 본 발명의 제1 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터의 배치도이고, 도 4는 도 3의 쉬프트 레지스터용 박막 트랜지스터를 Ⅳ~Ⅳ'의 선으로 자른 단면도이고, 도 5는 도 3의 쉬프트 레지스터용 박막 트랜지스터를 Ⅴ~Ⅴ'의 선으로 자른 단면도이다.
우선 도 3 및 도 4를 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(12) 위에 가로 방향으로 게이트 배선(22)이 형성되어 있다. 게이트 배선(22)은 가로 방향으로 나란히 배열되어 형성될 수 있다. 여기서 게이트 전극(26a, 26b, 26c)은 게이트 배선(22)으로부터 분지되어 돌기 형태로 형성될 수 있다. 본 실시예에서는 게이트 배선(22)이 하나의 게이트선으로 이루어진 경우를 예로 들어 설명하고 있으나, 본 발명은 이에 한정되지 않으며 게이트 배선(22)은 다수의 게이트선을 포함할 수 있다. 이때 게이트 전극(26a, 26b, 26c)은 다수의 게이트선이 연결되어 소정의 면적으로 형성될 수 있다. 이와 같은 게이트 배선(22) 및 게이트 전극(26a, 26b, 26c)을 게이트 패턴이라 한다.
게이트 패턴(22, 26a, 26b, 26c)은 알루미늄(Al)과 알루미늄 합금 등의 알루미늄 계열 금속, 은(Ag)과 은 합금 등의 은 계열 금속, 구리(Cu)와 구리 합금 등의 구리 계열 금속, 몰리브덴(Mo)과 몰리브덴 합금 등의 몰리브덴 계열 금속, 크롬(Cr), 티타늄(Ti), 또는 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 패턴(22, 26a, 26b, 26c)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다.
게이트 패턴(22, 26a, 26b, 26c) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등의 반도체로 이루어진 반도체층(40a, 40b, 40c)이 형성되어 있다. 반도체층(40a, 40b, 40c)은 채널 영역에서 게이트 전극(26a, 26b, 26c)과 중첩한다. 반도체층(40a, 40b, 40c)은 TFT의 채널 영역을 제외하고는 후술할 드레인 배선(67), 드레인 전극(66a, 66b, 66c), 소스 배선(62) 및 소스 전극(65a, 65b, 65c)과 실질적으로 동일한 형상으로 패터닝되어 있다. 이는 반도체층(40a, 40b, 40c), 드레인 배선(67), 드레인 전극(66a, 66b, 66c), 소스 배선(62) 및 소스 전극(65a, 65b, 65c)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다. 다만 본 발명은 이에 한정되지 않으며 반도체층(40a, 40b, 40c)을 별도의 식각 마스크를 사용하여 패터닝할 수도 있다.
반도체층(40a, 40b, 40c)의 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(55, 56)이 형성되어 있다. 이러한 오믹 콘택층(55, 56)은 채널 영역을 제외하고는 반도체층(40a, 40b, 40c)과 실질적으로 동일한 형상으로 패터닝되어 있다.
오믹 콘택층(55, 56) 및 게이트 절연막(30) 위에는 드레인 배선(67), 드레인 전극(66a, 66b, 66c), 반도체층 노출부(68a, 68b, 68c), 소스 배선(62) 및 소스 전극(65a, 65b, 65c)이 형성되어 있다.
여기서 드레인 배선(67)은 가로 방향으로 뻗어 있고, 기생 용량을 줄이기 위 하여 게이트 패턴(22, 26a, 26b, 26c)과 중첩되지 않도록 형성된다. 드레인 전극(66a, 66b, 66c)은 드레인 배선(67)으로부터 다수의 가지(branch) 형태로 분지되어 게이트 전극(26a, 26b, 26c) 및 오믹 콘택층(56)의 상부까지 연장되어 있다.
또한 드레인 전극(66a, 66b, 66c)은 게이트 패턴(22, 26a, 26b, 26c)과 중첩하는 부분과, 중첩하지 않는 부분으로 이루어진다. 여기서 드레인 전극(66a, 66b, 66c)이 게이트 패턴(22, 26a, 26b, 26c), 예를 들어 게이트 전극(26a, 26b, 26c)과 중첩되는 영역에는 반도체층(40)을 외부로 노출시키는 반도체층 노출부(68a. 68b, 68c)가 형성될 수 있다. 구체적으로 반도체층 노출부(68a. 68b, 68c)는 게이트 전극(26a, 26b, 26c)과 중첩되는 드레인 전극(66a, 66b, 66c)의 내부에 형성될 수 있으며, 이때 반도체층 노출부(68a. 68b, 68c)는 드레인 전극(66a, 66b, 66c)의 길이 방향으로 길게 연장되어 형성될 수 있다. 이러한 반도체층 노출부(68a. 68b, 68c)는 드레인 전극(66a, 66b, 66c) 및 오믹 콘택층(56)을 제거하여 반도체층(40)을 외부로 노출시킨다. 이로 인해 드레인 전극(66a, 66b, 66c)의 크기가 줄어들게 되고, 따라서 게이트 전극(26a, 26b, 26c)과 드레인 전극(66a, 66b, 66c) 사이에 형성되는 기생 용량의 크기 또한 줄어들게 된다. 여기서 반도체층 노출부(68a. 68b, 68c)는 예를 들어 사각형 또는 타원형 등으로 형성될 수 있으나, 이에 제한되지는 않는다.
또한 반도체층 노출부(68a. 68b, 68c)의 유효폭은 드레인 전극(66a, 66b, 66c)의 유효폭과 실질적으로 동일하거나 작게 형성될 수 있다. 여기서 드레인 전극(66a, 66b, 66c)의 유효폭이라 함은, 드레인 전극(66a, 66b, 66c)이 실질적으로 차지하는 폭, 예를 들어 게이트 전극(26a, 26b, 26c)에 실질적으로 중첩되는 드레인 전극(66a, 66b, 66c)의 폭을 의미한다.
도 5를 참조하여 구체적으로 설명하면, 반도체층 노출부(68a)는 드레인 전극(66a)의 길이 방향으로 연장되어 소정의 유효폭(d2)으로 형성될 수 있다. 여기서 드레인 전극(66a)의 유효폭(d1+d3)은 반도체층 노출부(68a)의 유효폭(d2)과 실질적으로 동일하거나 크게 형성될 수 있다. 구체적으로 드레인 전극(66a)의 일측으로부터 반도체층 노출부(68a)까지의 유효폭(d1)과 드레인 전극(66a)의 타측으로부터 반도체층 노출부(68a)까지의 유효폭(d3)의 합(d1+d3)으로 정의되는 드레인 전극(66a)의 유효폭(d1+d3)은 반도체층 노출부(68a)의 유효폭(d2)과 실질적으로 동일하거나 더 크게 형성될 수 있다. 여기서 드레인 전극(66a)의 유효폭(d1+d3)과 반도체층 노출부(68a)의 유효폭(d2)은 대략 1:1 내지 1:2의 비율로 형성될 수 있으나, 바람직하게는 드레인 전극(66a)의 유효폭(d1+d3)과 반도체층 노출부(68a)의 유효폭(d2)은 1:1의 비율로 형성될 수 있다. 본 실시예에서는 드레인 전극(66a) 및 반도체층 노출부(68a)의 가로 방향 유효폭(d1, d3, d3)을 예로 들어 도시하였으나, 드레인 전극(66a) 및 반도체층 노출부(68a)의 세로 방향 유효폭의 비율도 동일할 수 있음은 자명한 일이다.
상술한 드레인 배선(67) 및 드레인 전극(66a, 66b, 66c)을 드레인 패턴이라 한다.
다시 도 3 및 도 4를 참조하면, 소스 배선(62)은 가로 방향으로 뻗어 있고, 기생 용량을 줄이기 위하여 게이트 패턴(22, 26a, 26b, 26c)과 중첩되지 않도록 형성된다. 소스 전극(65a, 65b, 65c)은 소스 배선(62)으로부터 다수의 가지 형태로 분지되어 게이트 전극(26a, 26b, 26c) 및 오믹 콘택층(55)의 상부까지 연장되어 있다. 소스 전극(65a, 65b, 65c)은 게이트 패턴(22, 26a, 26b, 26c)과 중첩하는 부분과, 중첩하지 않는 부분으로 이루어진다. 이러한 소스 배선(62) 및 소스 전극(65a, 65b, 65c)을 소스 패턴이라 한다.
드레인 배선(67)을 통하여 외부로부터 제1 클럭 신호(CKV)가 제공되고, 드레인 전극(66a, 66b, 66c)에 제1 클럭 신호(CKV)가 전달된다.
그리고 소스 전극(65a, 65b, 65c)은 드레인 전극(66a, 66b, 66c)과 분리되어 있으며 게이트 전극(26a, 26b, 26c) 또는 TFT의 채널부를 중심으로 드레인 전극(66a, 66b, 66c)과 대향한다. 다수의 소스 전극(65a, 65b, 65c)은 다수의 드레인 전극(66a, 66b, 66c)과 크로스 핑거(cross finger) 형상을 이룬다. 소스 배선(62)을 통하여 게이트 온/오프 신호(Gout(j))가 액정 패널의 게이트 라인(미도시)에 전달된다.
드레인 패턴(67, 66a, 66b, 66c) 및 소스 패턴(62, 65a, 65b, 65c)은 예컨대 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등을 포함하는 단일층 또는 다중층으로 이루어질 수 있 다. 예를 들어 몰리브덴, 티타늄 등의 단일층, 티타늄/알루미늄의 이중층 또는 티타늄/알루미늄/티타늄, 티타늄/알루미늄/질화티타늄, 몰리브덴/알루미늄/몰리브덴 등의 삼중층 등으로 이루어질 수 있으며, 이상의 예시에 제한되지 않음은 물론이다.
오믹 콘택층(55, 56)은 그 하부의 반도체층(40a, 40b, 40c)과 그 상부의 드레인 전극(66a, 66b, 66c) 및 소스 전극(65a, 65b, 65c)의 접촉 저항을 낮추어 주는 역할을 한다.
한편 반도체층(40a, 40b, 40c)은 TFT의 채널부를 제외하면 드레인 패턴(67, 66a, 66b, 66c) 및 소스 패턴(62, 65a, 65b, 65c)과 실질적으로 동일한 형상을 가진다. 즉 TFT의 채널부에서 소스 전극(65a, 65b, 65c)과 드레인 전극(66a, 66b, 66c)이 분리되어 있고 소스 전극(65a, 65b, 65c) 하부의 오믹 콘택층(55)과 드레인 전극(66a, 66b, 66c) 하부의 오믹 콘택층(56)도 분리되어 있으나, 반도체층(40a, 40b, 40c)은 이곳에서 끊어지지 않고 연결되어 TFT의 채널을 형성한다.
드레인 패턴(67, 66a, 66b, 66c) 및 소스 패턴(62, 65a, 65b, 65c) 및 이에 의해 노출된 반도체층(40a, 40b, 40c) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소 등으로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다. 또한 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 반도체층(40a, 40b, 40c)을 보호하기 위 하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
본 발명의 쉬프트 레지스터용 박막 트랜지스터는 병렬로 연결된 다수의 단위 TFT로 구성되어 있다. 예를 들어 본 실시예에서와 같이 쉬프트 레지스터용 박막 트랜지스터가 3개의 단위 TFT로 구성되는 경우, 제1 단위 TFT는 게이트 전극(26a), 드레인 전극(66a) 및 소스 전극(65a)을 3단자로 하며, 제2 단위 TFT는 게이트 전극(26b), 드레인 전극(66b) 및 소스 전극(65b)을 3단자로 하며, 제3 단위 TFT는 게이트 전극(26c), 드레인 전극(66c) 및 소스 전극(65c)을 3단자로 한다. 각 단위 TFT의 드레인 전극(66a, 66b, 66c)은 드레인 배선(67)에, 소스 전극(65a, 65b, 65c)은 소스 배선(62)에, 게이트 전극(26a, 26b, 26c)은 게이트 배선(22)에 연결되어 있다. 여기서 앞서 설명한 반도체층 노출부(68a, 68b, 68c)는 각 단위 TFT의 드레인 전극(66a, 66b, 66c)에 각각 형성될 수 있다.
이하 도 6 및 도 7을 참조하여 본 발명의 다른 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터에 대해 설명한다. 도 6은 본 발명의 제2 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터의 배치도이고, 도 7은 도 6의 쉬프트 레지스터용 박막 트랜지스터를 Ⅶ~Ⅶ'의 선으로 자른 단면도이다. 설명의 편의를 위하여 도 3 내지 도 5에 도시된 도면의 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 쉬프트 레지스터용 박막 트랜지스터는, 도 6에 나타낸 바와 같이, 제1 실시예의 쉬프트 레지스터용 박막 트랜지스터와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 6에 도시된 바와 같이, 각 단위 TFT의 드레인 전극(66a, 66b, 66c)은 드레인 배선(67)으로부터 'U'자 형상으로 분지되어 형성될 수 있다. 구체적으로 드레인 전극(66a, 66b, 66c)은 앞서 설명한 바와 같이, 게이트 패턴(22, 26a, 26b, 26c)과 중첩하는 부분과, 중첩하지 않는 부분으로 이루어진다. 여기서 드레인 전극(66a, 66b, 66c)은 게이트 패턴(22, 26a, 26b, 26c), 예를 들어 게이트 전극(26a, 26b, 26c)과 중첩되는 영역에서 드레인 배선(67)으로부터 다수의 가지 형태, 예를 들어 'U'자 형상으로 분지되어 게이트 전극(26a, 26b, 26c) 및 오믹 콘택층(56)의 상부까지 연장되어 형성될 수 있다. 이때 드레인 전극(66a, 66b, 66c)은 소스 전극(65a, 65b, 65c)과의 채널폭을 유지하면서 'U'자 형상으로 분지될 수 있다. 따라서 드레인 전극(66a, 66b, 66c)의 크기가 줄어들게 되고, 이로 인해 게이트 전극(26a, 26b, 26c)과 드레인 전극(66a, 66b, 66c) 사이에 형성되는 기생 용량의 크기 또한 줄어들게 된다.
또한 'U'자 형상으로 분지된 드레인 전극(66a, 66b, 66c)의 사이에는 반도체층(40)을 외부로 노출시키는 반도체층 노출부(68a. 68b, 68c)가 형성될 수 있다. 여기서 반도체층 노출부(68a. 68b, 68c)는 앞서 설명한 바와 같이, 드레인 전극(66a, 66b, 66c)의 길이 방향으로 연장된 사각형 또는 타원형 등으로 형성할 수 있으나, 이에 제한되는 것은 아니다.
또한 반도체층 노출부(68a. 68b, 68c)의 유효폭은 드레인 전극(66a, 66b, 66c)의 유효폭과 실질적으로 동일하거나 작게 형성될 수 있다. 여기서 드레인 전극(66a, 66b, 66c)의 유효폭이라 함은, 드레인 전극(66a, 66b, 66c)이 실질적으로 차지하는 폭, 예를 들어 게이트 전극(26a, 26b, 26c)에 실질적으로 중첩되는 드레 인 전극(66a, 66b, 66c)의 폭을 의미한다.
도 5를 참조하여 구체적으로 설명하면, 반도체층 노출부(68a)는 드레인 전극(66a)의 길이 방향으로 연장되어 소정의 유효폭(d2)으로 형성될 수 있다. 여기서 드레인 전극(66a)의 유효폭(d1+d3)은 반도체층 노출부(68a)의 유효폭(d2)과 실질적으로 동일하거나 크게 형성될 수 있다. 구체적으로 드레인 전극(66a)의 일측으로부터 반도체층 노출부(68a)까지의 유효폭(d1)과 드레인 전극(66a)의 타측으로부터 반도체층 노출부(68a)까지의 유효폭(d3)의 합(d1+d3)으로 정의되는 드레인 전극(66a)의 유효폭(d1+d3)은 반도체층 노출부(68a)의 유효폭(d2)과 실질적으로 동일하거나 더 크게 형성될 수 있다. 여기서 드레인 전극(66a)의 유효폭(d1+d3)과 반도체층 노출부(68a)의 유효폭(d2)은 대략 1:1 내지 1:2의 비율로 형성될 수 있으나, 바람직하게는 드레인 전극(66a)의 유효폭(d1+d3)과 반도체층 노출부(68a)의 유효폭(d2)은 1:1의 비율로 형성될 수 있다.
이상의 실시예들은 서로 독립적으로 설명되고 있으나, 본 발명은 이러한 실시예들을 하나 이상 조합한 형태로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이 며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터에 의하면, 드레인 전극을 일부 제거함으로써 게이트 전극과 드레인 전극 사이에 형성되는 기생 용량의 크기를 줄일 수 있으며, 이에 따라 액정 표시 장치의 고온 동작시 발생하는 리플을 억제하여 액정 표시 장치의 구동 불량을 방지할 수 있다.
Claims (8)
- 절연 기판 상에 제1 방향으로 뻗은 게이트 배선 및 상기 게이트 배선에 연결된 다수의 게이트 전극으로 이루어진 게이트 패턴;상기 게이트 전극 상에 형성된 반도체층;상기 게이트 패턴의 일측에서 상기 제1 방향으로 뻗은 소오스 배선과, 상기 소오스 배선으로부터 분지되어 상기 반도체층 상부까지 연장된 다수의 소오스 전극으로 이루어진 소오스 패턴; 및상기 게이트 패턴의 타측에서 상기 제1 방향으로 뻗은 드레인 배선과, 상기 드레인 배선으로부터 분지되어 상기 반도체층 상부까지 연장되며, 각 상기 게이트 전극과 중첩되는 내부 영역에 상기 반도체층을 외부로 노출시키는 반도체층 노출부가 각각 형성된 다수의 드레인 전극으로 이루어진 드레인 패턴을 포함하는 쉬프트 레지스터용 박막 트랜지스터.
- 제1 항에 있어서,상기 반도체층 노출부는 각 상기 드레인 전극의 길이 방향으로 연장되어 형성되는 쉬프트 레지스트용 박막 트랜지스터.
- 제1 항에 있어서,각 상기 드레인 전극은 'U'자 형상인 쉬프트 레지스트용 박막 트랜지스터.
- 제1 항에 있어서,각 상기 드레인 전극의 유효폭은 상기 반도체층 노출부의 유효폭과 실질적으로 동일하거나 크도록 형성되는 쉬프트 레지스트용 박막 트랜지스터.
- 제4 항에 있어서,각 상기 드레인 전극의 유효폭과 상기 반도체 노출부의 유효폭은 대략 1:1 내지 1:2인 쉬프트 레지스트용 박막 트랜지스터.
- 제1 항에 있어서,상기 드레인 배선에는 외부로부터 클럭 신호가 제공되고, 상기 소오스 배선은 게이트 온/오프 신호를 출력하는 쉬프트 레지스터용 박막 트랜지스터.
- 제1 항에 있어서,상기 다수의 소오스 전극과 상기 다수의 드레인 전극은 크로스 핑거 형태로 상기 반도체층 상에 형성되는 쉬프트 레지스터용 박막 트랜지스터.
- 게이트 온/오프 신호를 순차적으로 출력하는 다수의 스테이지를 포함하는 쉬프트 레지스터로서,상기 각 스테이지는,제1 캐리 신호를 입력받아 제어 신호를 출력하는 입력부;상기 입력부에 연결되고, 제1 클럭 신호 및 상기 제어 신호에 따라 상기 게이트 온/오프 신호 및 제2 캐리 신호를 출력하는 출력부로서, 제1 항 내지 제7 항 중 어느 한 항의 상기 쉬프트 레지스터용 박막 트랜지스터를 포함하는 출력부;상기 제1 클럭 신호에 동작하는 풀업 구동부; 및상기 입력부, 상기 풀업 구동부 및 상기 출력부에 연결되고, 상기 제1 클럭 신호, 제2 클럭 신호 및 다음 스테이지의 게이트 온/오프 신호에 따라 동작하는 풀다운 구동부를 포함하는 쉬프트 레지스터.
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