KR20080019146A - 쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는쉬프트 레지스터 - Google Patents

쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는쉬프트 레지스터 Download PDF

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KR20080019146A
KR20080019146A KR1020060081304A KR20060081304A KR20080019146A KR 20080019146 A KR20080019146 A KR 20080019146A KR 1020060081304 A KR1020060081304 A KR 1020060081304A KR 20060081304 A KR20060081304 A KR 20060081304A KR 20080019146 A KR20080019146 A KR 20080019146A
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Abstract

쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터가 제공된다. 쉬프트 레지스터용 박막 트랜지스터는 절연 기판 상에 형성된 게이트 패턴과, 게이트 패턴 상에 형성된 반도체층과, 소스 라인과, 상기 소스 라인으로부터 분기되어 반도체층 상에 형성된 소소 전극과, 상기 소스 라인 상에 형성된 제1 브릿지용 패드를 포함하는 소스 패턴과, 소스 패턴과 분리되고, 스페어 소스 라인과, 스페어 소스 라인으로부터 분기되어 반도체층 상에 형성된 스페어 소스 전극과, 스페어 소스 라인 상에 형성된 제2 브릿지용 패드를 포함하는 스페어 소스 패턴 및 반도체층 상에 형성되고, 소스 패턴 및 스페어 소스 패턴과 분리된 드레인 패턴을 포함한다.
Figure P1020060081304
쉬프트 레지스터, 박막 트랜지스터, 채널 폭, 채널 길이

Description

쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터{Thin film transistor of shift register and shift register comprising the same}
도 1은 본 발명의 실시예들에 따른 쉬프트 레지스터를 나타낸 블록도의 한 예이다.
도 2는 도 1의 한 스테이지의 내부 회로도의 한 예이다.
도 3a는 L이 소정 값보다 큰 경우의 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이다.
도 3b는 도 3a의 Ⅲb-Ⅲ'b선을 따라 절단한 단면도이다.
도 3c는 도 3a의 Ⅲc-Ⅲ'c선을 따라 절단한 단면도이다.
도 3d는 도 3a의 Ⅲd-Ⅲ'd선을 따라 절단한 단면도이다.
도 4a는 L이 소정 범위 내의 값인 경우의 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이다.
도 4b는 도 4a의 Ⅳb- Ⅳ'b선을 따라 절단한 단면도이다.
도 4c는 도 4a의 Ⅳb- Ⅳ'b선을 따라 절단한 단면의 변형예이다.
도 5는 L이 소정 값보다 작은 경우의 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 쉬프트 레지스터 100: 입력부
200: 출력부 300: 풀업 구동부
400: 풀다운 구동부 510: 절연 기판
520: 게이트 패턴 530: 소스 패턴
540: 스페어 소스 패턴 550: 드레인 패턴
570: 보호막 580: 투명 브릿지 패드
본 발명은 쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터에 관한 것이다.
액정 표시 장치는 게이트 구동 IC를 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였으나, 제조 원가 또는 제품의 크기, 설계적인 측면에서 다른 방법이 모색되고 있다. 즉, 게이트 구동 IC를 채택하지 않고, 비정질-실리콘 박막 트랜지스터(Thin Film Transistor, 이하 'TFT'라 함)를 이용하여 게이트 온/오프 신호를 발생시키는 쉬프트 레지스터를 액정패널의 유리 기판에 실장하고 있다.
쉬프트 레지스터가 액정 패널의 유리 기판에 실장된 액정 표시 장치의 경우, 원하는 범위의 채널 길이를 갖는 쉬프트 레지스터용 TFT를 생산하기가 쉽지 않다. 쉬프트 레지스터용 TFT의 채널 길이가 일정한 범위 내로 형성되지 않는 경우, 즉, 채널 폭과 채널 길이의 비(이하 'W/L' 이라 함)가 소정 범위를 벗어나는 경우, 쉬프트 레지스터가 올바르게 동작하지 않게 된다. 예를 들어, 게이트 온/오프 신호를 출력하는 TFT의 W/L이 커지게 되면, 저주파 및 고온 동작시 노이즈가 발생하고, 고주파 및 저온 동작시에는 동작 불능 상태가 된다. 특히, 4-mask를 이용하여 액정 표시 장치를 생산하는 경우에 더욱 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는 동작 신뢰성을 향상시킬 수 있는 쉬프트 레지스터용 박막 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 동작 신뢰성을 향상시킬 수 있는 쉬프트 레지스터를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터용 박막 트랜지스터는 절연 기판 상에 형성된 게이트 패턴과, 상기 게이트 패턴 상에 형성된 반도체층과, 소스 라인과, 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소소 전극과, 상기 소스 라인 상에 형성된 제1 브릿지용 패드를 포함하는 소스 패턴과, 상기 소스 패턴과 분리되고, 스페어 소스 라인과, 상기 스페어 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 스페어 소스 전 극과, 상기 스페어 소스 라인 상에 형성된 제2 브릿지용 패드를 포함하는 스페어 소스 패턴 및 상기 반도체층 상에 형성되고, 상기 소스 패턴 및 상기 스페어 소스 패턴과 분리된 드레인 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터는 게이트 온/오프 신호를 순차적으로 출력하는 복수의 스테이지를 포함하는 쉬프트 레지스터로서, 상기 각 스테이지는, 제1 캐리 신호를 입력받아 제어 신호를 출력하는 입력부와, 상기 입력부에 연결되고, 제1 클럭 신호 및 상기 제어 신호에 따라 상기 게이트 온/오프 신호 및 제2 캐리 신호를 출력하는 출력부와, 상기 제1 클럭 신호에 동작하는 풀업 구동부 및 상기 입력부, 상기 풀업 구동부 및 상기 출력부에 연결되고, 상기 제1 클럭 신호, 제2 클럭 신호 및 다음 스테이지의 게이트 온/오프 신호에 따라 동작하는 풀다운 구동부를 포함하되, 상기 출력부는, 절연 기판 상에 형성되어 상기 제어 신호를 입력받는 게이트 패턴과, 상기 게이트 패턴 상에 형성된 반도체층과, 상기 제1 클럭 신호를 입력받는 소스 라인과, 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소소 전극과, 상기 소스 라인 상에 형성된 제1 브릿지용 패드를 포함하는 소스 패턴과, 상기 소스 패턴과 분리되고, 스페어 소스 라인과, 상기 스페어 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 스페어 소스 전극과, 상기 스페어 소스 라인 상에 형성된 제2 브릿지용 패드를 포함하는 스페어 소스 패턴 및 상기 반도체층 상에 형성되고, 상기 소스 패턴 및 상기 스페어 소스 패턴과 분리되어 상기 게이트 온/오프 신호를 출력하는 드레인 패턴을 포함한다.
기타 본 발명의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 도 1 및 도 2를 참조하여 본 발명의 실시예들에 따른 쉬프트 레지스터를 상세히 설명한다. 도 1은 본 발명의 실시예들에 따른 쉬프트 레지스터를 나타낸 블록도의 한 예이고, 도 2는 도 1의 한 스테이지의 내부 회로도의 한 예이다.
도 1을 참조하면, 쉬프트 레지스터(10)는 서로 종속적으로 연결되어 있으며, 순차적으로 게이트 온/오프 신호(Gout1,…, Gout(n+1))를 출력하는 다수의 스테이지(ST1,…, STn +1)를 포함하며, 게이트 오프 전압(Voff), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB), 초기화 신호(INT)가 입력된다. 마지막 스테이지(STn +1)를 제외한 모든 스테이지는 액정 패널(미도시)의 게이트 라인(미도시)과 일대일로 연결되어 있다.
각 스테이지(ST1,…, STn +1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있다.
각 스테이지(ST1,…, STn +1), 예를 들면, j번째 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj-1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후단 스테이지(STj +1)의 게이트 온/오프 신호(Gout(j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 최기화 신호(INT)가 입력된다. 게이트 출력 단자(OUT1)는 게이트 온/오프 신호(Gout1)를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다. 마지막 스테이지(STn +1)의 캐리 신호(Cout(n+1))는 초기화 신호로서 각 스테이지(ST1,…, STn +1)에 제공된다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 주사 시작 신호(STV)가 입력되며, 마지막 스테이지(STn +1)에는 후단 게이트 온/오프 신호 대신 주사 시작 신호(STV)가 입력된다.
여기서 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 액정 패널(미도시)의 화소(미도시)를 구성하는 TFT(미도시)를 구동할 수 있도록, 하이 레벨인 경우는 게이트 온 전압과 같고, 로우 레벨인 경우에는 게이트 오프 전압(Voff)과 같을 수 있으며, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 듀티비가 50%이고, 그 위상차는 180°일 수 있다.
도 2를 참조하면, j번째 스테이지(STj)는 입력부(100), 출력부(200), 풀업 구동부(300) 및 풀다운 구동부(400)를 포함한다.
입력부(100)는 소스와 게이트가 공통 연결되어 이전 스테이지의 캐리 신호(Cout(j-1))를 입력받는 제4 TFT(T4)를 포함하며, 전단 캐리 신호(Cout(j-1))를 입력받아 드레인을 통하여 제어 신호(CONT)를 출력한다.
출력부(200)는 상기 입력부(100)에 연결되고, 제1 클럭 신호(CKV) 및 제어 신호(CONT)에 따라 게이트 온/오프 신호(Gout(j)) 및 캐리 신호(Cout(j))를 출력한다.
이러한 출력부(200)는 소스가 제1 클럭 단자(CK1)에 연결되고, 드레인이 각각 게이트 출력 단자(OUT1), 캐리 출력 단자(OUT2)에 연결되어 있고 게이트가 제1 노드에 연결되어 있는 한 쌍의 TFT(T1, T15)와 제1 TFT(T1)의 게이트와 소스 사이에 연결되어 있는 제1 커패시터(C1), 제15 TFT(T15)의 게이트와 드레인 사이에 연결되어 있는 제2 커패시터(C2)를 포함한다.
풀업 구동부(300)는 제1 클럭 신호(CKV)에 동작하는데, 풀다운 구동부(400) 가 출력부(200)를 풀다운시키는 것을 방지한다.
이러한 풀업 구동부(300)는, 제1 클럭 단자(CK1)와 제3 노드(N3) 사이에 연결되어 있는 제12 TFT(T12), 제1 클럭 단자(CK1)와 제4 노드(N4) 사이에 연결되어 있는 제7 TFT(T7)를 포함한다. 제4 TFT(T4)의 게이트와 소스는 셋 단자(S)에 공통으로 연결되어 있으며 드레인은 제1 노드(N1)에 연결되어 있고, 제12 TFT(T12)의 게이트와 소스는 제1 클럭 단자(CK1)에 공통으로 연결되어 있고, 소스는 제3 노드(N3)에 연결되어 있다. 제7 TFT(T7)의 게이트는 제3 노드(N3)에 연결됨과 동시에 제3 커패시터(C3)를 통하여 제1 클럭 단자(CK1)에 연결되어 있고, 소스는 제1 클럭 단자(CK1)에 소스는 제4 노드(N4)에 연결되어 있으며, 제3 노드(N3)와 제4 노드(N4) 사이에 제4 커패시터(C4)가 연결되어 있다.
풀다운 구동부(400)는 입력부(100), 풀업 구동부(300) 및 출력부(200)에 연결되고, 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 다음 스테이지의 게이트 온/오프 신호(Gout(j+1))에 따라 동작하여, 출력부(200)를 풀다운 시킨다.
이러한 풀다운 구동부(400)는, 셋 단자(S)와 전원 전압 단자(GV) 사이에 직렬로 연결되어 있는 세개의 TFT(T5, 510, T11), 제1 노드(N1)와 전원 전압 단자(GV) 사이에 병렬로 연결되어 있는 한 쌍의 TFT(T6, T9), 풀업 구동부(300)의 제3 노드(N3) 및 제4 노드(N4)와 전원 전압 단자(GV) 사이에 각각 연결되어 있는 한 쌍의 TFT(T3, T8) 그리고 제2 노드(N2)와 전원 전압 단자(GV) 사이에 병렬로 연결되어 있는 한 쌍의 TFT(T2, T3)를 포함한다.
여기서 제1 TFT(T1)가 게이트 온/오프 신호(Gout(j))를 출력하는 TFT로서, 제1 TFT(T1)는 절연 기판 상에 형성된 게이트 패턴과, 상기 게이트 패턴 상에 형성된 반도체층과, 소스 라인과, 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소소 전극과, 상기 소스 라인 상에 형성된 제1 브릿지용 패드를 포함하는 소스 패턴과, 상기 소스 패턴과 분리되고, 스페어 소스 라인과, 상기 스페어 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 스페어 소스 전극과, 상기 스페어 소스 라인 상에 형성된 제2 브릿지용 패드를 포함하는 스페어 소스 패턴 및 상기 반도체층 상에 형성되고, 상기 소스 패턴 및 상기 스페어 소스 패턴과 분리된 드레인 패턴을 포함한다.
또한, 제1 TFT(T1)는 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 투명 브릿지 패턴을 더 포함할 수 있다.
이러한 제1 TFT(T1)는 쉬프트 레지스터(도 1의 10 참조)의 동작 신뢰성을 향상시킨다. W/L의 값이 소정 범위 내인 경우에, 쉬프트 레지스터의 동작 신뢰성이 향상되는데, 예를 들어 제1 TFT(T1)의 채널 길이(이하 'L'이라 함)가 소정 값보다 작은 경우, 소스 패턴과 스페어 소스 패턴을 전기적으로 절연시켜 채널 폭(이하 'W'이라 함)을 작게 하여, W/L을 소정 범위 내의 값이 되도록 한다.
또는 L이 소정 값 보다 큰 경우, 소스 패턴과 스페어 소스 패턴을 전기적으로 연결하여 W을 크게 하여, W/L을 소정 범위 내의 값이 되도록 한다.
이러한 제1 TFT(T1)의 제조 방법을 간단히 설명하면, 게이트 패턴, 소스 패 턴, 스페어 소스 패턴 및 드레인 패턴을 형성한 후에 보호막을 형성할 때, 소스 패턴과 스페어 소스 패턴을 전기적으로 연결하기 위한 제1 및 제2 콘택홀을 형성한다. 다음으로 준비된 식각 마스크들, 즉, 소스 패턴 및 스페어 소스 패턴을 전기적으로 연결하는 2개의 투명 브릿지 패턴을 형성하는 제1 식각 마스크, 소스 패턴 및 스페어 소스 패턴을 전기적으로 연결하는 하나의 투명 브릿지를 형성하는 제2 식각 마스크 및 투명 브릿지 패턴을 형성하지 않는 제3 식각 마스크 중에서, L의 길이에 따라 하나의 식각 마스크를 선택하여 투명 브릿지를 형성하거나 또는 형성하지 않는다.
먼저, 도 3a 내지 도 3d를 참조하여, 제1 TFT의 L이 소정 값보다 큰 경우, 쉬프트 레지스터의 동작 신뢰성을 향상시키도록 형성된 제1 TFT의 구조에 대해서 상세히 설명한다. 도 3a는 L이 소정 값보다 큰 경우의 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이고, 도 3b는 도 3a의 Ⅲb-Ⅲ'b선을 따라 절단한 단면도이고, 도 3c는 도 3a의 Ⅲc-Ⅲ'c선을 따라 절단한 단면도이고 도 3d는 도 3a의 Ⅲd-Ⅲ'd선을 따라 절단한 단면도이다.
도 3a 내지 3d를 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(510) 상에 게이트 패턴(520)이 형성되어 있다.
게이트 패턴(520)은, 예를 들어 직사작형 형상으로 형성될 수 있는데, 이러한 게이트 패턴(520)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등을 포함하는 단일층 또는 다중층으로 이루어질 수 있다.
게이트 패턴(520) 위에는 게이트 절연막(521)이 형성되어 있다. 게이트 절연막(521)은 예컨대 질화 규소(SiNx) 등으로 이루어진다.
게이트 절연막(521) 위에는 수소화 비정질 규소 등의 반도체로 이루어진 반도체층(522)이 형성되어 있다. 반도체층(522)은 채널 영역에서 게이트 패턴(520)과 오버랩된다. 또한, 후술하는 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550)과 오버랩된다.
반도체층(522) 위에는 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(523)이 형성되어 있다. 저항성 접촉층(523)은 상부의 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550)과 오버랩된다.
저항성 접촉층(523) 위에는 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550)이 형성되어 있으며, 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550) 모두 동일한 층에 형성된다.
소스 패턴(530)은 소스 라인(532_1, 532_2)과, 소스 라인(532_1, 532_2)으로부터 분기된 소스 전극(534_1, 534_2) 및 소스 라인(532_1, 532_2)의 종단에 형성된 제1 브릿지용 패드(536_1, 536_2)를 포함한다.
소스 라인(532_1, 532_2)을 통해 외부로부터 제1 클럭 신호(CKV)를 제공받고, 소스 라인(532_1, 532_2)으로부터 분기된 소스 전극(534_1, 534_2)에 제1 클럭 신호 제1 클럭 신호(CKV)를 전달한다. 여기서 소스 라인(532_1, 532_2)은 기생 커패시턴스를 줄이기 위해 게이트 패턴(520)과 오버랩 되지 않을 수 있다.
소스 전극(534_1, 534_2)은 소스 라인(532_1, 532_2)으로부터 분기되어 게이트 패턴(520)과 오버랩 되도록 형성되는데, 도 3a에 도시된 바와 같이 소스 라인(532_1, 532_2)으로부터 다수의 소스 전극(534_1, 534_2)이 분기될 수 있다. 이러한 소스 전극(534_1, 534_2)은 후술하는 드레인 패턴(550)과 크로스 핑거 형태로 형성되어 있다.
제1 브릿지용 패드(536_1, 536_2)는 소스 라인(532_1, 532_2)의 종단에 형성될 수 있는데, 후술하는 스페어 소스 패턴(540)의 제2 브릿지용 패드(546_1, 546_2)와는 전기적으로 연결된다. 여기서 제1 브릿지용 패드(536_1, 536_2)는 기생 커패시턴스를 줄이기 위해 게이트 패턴(520)과 오버랩되지 않을 수 있다.
스페어 소스 패턴(540)은 소스 패턴(530)과 분리되어 게이트 패턴(520) 상에 형성되고, 스페어 소스 라인(542_1, 542_2)과, 스페어 소스 라인(542_1, 542_2)으로부터 분기된 스페어 소스 전극(544_1, 544_2)과, 스페어 소스 라인(542_1, 542_2) 상에 형성된 제2 브릿지용 패드(546_1, 546_2)를 포함한다. 여기서, 제2 브릿지용 패드(546_1, 546_2)는, 제1 브릿지용 패드(536_1, 536_2)와 인접하여 스페어 소스 라인(542_1, 542_2)의 종단에 형성될 수 있다.
스페어 소스 라인(542_1, 542_2)은 기생 커패시턴스를 줄이기 위해 게이트 패턴(520)과 오버랩 되지 않을 수 있으며, 스페어 소스 전극(544_1, 544_2)은 게이트 패턴(520)과 오버랩되도록 형성된다. 도 3a에 도시된 바와 같이 스페어 소스 라인(542_1, 542_2)으로부터 다수의 스페어 소스 전극(544_1, 544_2)이 분기될 수 있으며, 다수의 스페어 소스 전극(544_1, 544_2)은 후술하는 드레인 패턴(550)과 크 로스 핑거 형태로 형성될 수 있다.
드레인 패턴(550)은 게이트 패턴(520) 상에 형성되고, 소스 전극(534_1, 534_2) 및 스페어 소스 전극(544_1, 544_2)과 분리되어 채널을 형성한다. 여기서 드레인 패턴(550)과 소스 전극(534_1, 534_2) 및 스페어 소스 전극(544_1, 544_2)과의 이격된 거리가 채널 길이, 즉 L을 정의한다. 드레인 패턴(550)은 다수의 소스 전극(534_1, 534_2) 및 스페어 소스 전극(544_1, 544_2)과 크로스 핑거 형태로 배치된다. 이러한 드레인 패턴(550)을 통해 게이트 온/오프 신호(Goutj)가 게이트 라인(미도시)에 전달된다.
이러한 소스 패턴(530) 및 스페어 소스 패턴(540)은 드레인 패턴(550)을 중심으로 대칭적으로 형성될 수 있다.
즉, 도 3a에 도시된 바와 같이 소스 패턴(530)은 한 쌍의 소스 라인(532_1, 532_2), 즉 제1 소스 라인(532_1)과 제2 소스 라인(532_2), 그로부터 각각 분기된 다수의 소스 전극(534_1, 534_2), 한 쌍의 제1 브릿지용 패드(536_1, 536_2)를 포함한다. 스페어 소스 패턴(540)은 한 쌍의 스페어 소스 라인(542_1, 542_2), 즉 제1 스페어 소스 라인(542_1)과 제2 스페어 소스 라인(542_2), 그로부터 각각 분기된 다수의 스페어 소스 전극(544_1, 544_2), 한 쌍의 제2 브릿지용 패드(546_1, 546_2)를 포함하여, 소스 패턴(530) 및 스페어 소스 패턴(540)은 드레인 패턴(550)과 한 쌍의 크로스 핑거 형태로 형성될 수 있다.
여기서 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550)은, 예 컨대 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등을 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 바람직하기로는 건식 식각이 가능한 물질로 이루어질 수 있다. 예를 들어 몰리브덴이나 티타늄 단일층, 티타늄/알루미늄 이중층 또는 티타늄/알루미늄/티타늄, 티타늄/알루미늄/질화티타늄, 몰리브덴/알루미늄/몰리브덴 등의 삼중층 등으로 이루어질 수 있으며, 이상의 예시에 제한되지 않음은 물론이다.
소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550) 위에는 질화 규소(SiNx) 및/또는 유기막 등으로 이루어진 보호막(560)이 형성되어 있다. 보호막(560)에는 하부의 제1 브릿지용 패드(536_1)를 노출시키는 제1 콘택홀(562_1)과, 제2 브릿지용 패드(546_1)를 노출시키는 제2 콘택홀(564_1)이 형성되어 있다.
보호막(560) 위에는 제1 및 제2 콘택홀(562_1, 564_1)을 통하여 소스 패턴(530)과 스페어 소스 패턴(540)을 전기적으로 연결되는 한 쌍의 투명 브릿지 패턴(570_1, 570_2)이 형성되어 있다. 투명 브릿지 패턴(570_1, 570_2)은 예컨대, 인듐-주석 산화물(ITO) 또는 인듐-아연 산화물(IZO) 등과 같은 투명한 도전막으로 이루어질 수 있다. 여기서 투명 브릿지 패턴(570_1, 570_2)은 액정 패널(미도시)의 화소 전극을 형성하는 과정과 동시에 형성될 수 있다. 따라서, 박막 트랜지스터 어레이 기판이 적용되는 모드에 따라서는 투명 브릿지 패턴(570_1, 570_2)은 알루미늄, 구리, 은 등과 같은 반사성이 우수한 도전성 물질로 이루어질 수도 있다.
이러한 구조의 제1 TFT(T1)는 쉬프트 레지스터의 동작 신뢰성을 향상시킨다. 구체적으로 설명하면, 제1 TFT(T1)를 제조하는 과정에서, 게이트 패턴(520), 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550)을 형성한 후, L의 길이를 측정한다. 측정된 L의 길이가 소정 값, 예컨데 5.5㎛를 초과하여서 W/L의 값이 소정 범위를 초과하는 경우, W의 길이를 늘려 W/L이 소정 범위내의 값이 되도록 한다. W의 길이는, 투명 브릿지 패턴(570_1, 570_2)을 통해, 소스 패턴(530)과 스페어 소스 패턴(540)을 전기적으로 연결함으로써 크게 할 수 있다.
다시 말해서, 채널의 길이를 L1, 소스 패턴(530)과 드레인 패턴(550)이 형성하는 W를 W1이라 하고, 제1 스페어 소스 패턴(540)과 드레인 패턴(550)이 형성하는 W 및 제1 스페어 소스 패턴(540)과 드레인 패턴(550)이 형성하는 W 를 각각 W2라 하면, 투명 브릿지 패턴(570_1, 570_2)이 형성되기 전의 TFT의 W/L은 W1/L1 이지만, 투명 브릿지 패턴(570_1, 570_2)을 통해 소스 패턴(530)과 스페어 소스 패턴(540)이 전기적으로 연결되면 TFT의 W/L은 (W1+2×W2)/L1이 된다.
이러한 제1 TFT(T1)의 제조 방법을 구체적으로 설명하면, 게이트 패턴(520), 소스 패턴(530), 스페어 소스 패턴(540) 및 드레인 패턴(550)을 형성한 후에 보호막(560)을 형성할 때, 소스 패턴(530)과 스페어 소스 패턴(540)을 전기적으로 연결하기 위한 제1 및 제2 콘택홀(562_1, 564_1)을 형성한다. 다음으로 2개의 투명 브릿지 패턴(570_1, 570_2)을 형성한다.
즉, L이 크게 형성된 경우, 투명 브릿지 패턴(570_1, 570_2)을 통해 W의 길이를 크게 하여 제1 TFT(T1)의 W/L이 소정 범위 내의 값이 되도록 제1 TFT(T1)를 형성하여 쉬프트 레지스터의 동작 신뢰성을 향상시킬 수 있다.
다음으로, 도 4a 내지 도 4c를 참조하여 제1 TFT의 L이 소정 범위 내의 값인 경우, 쉬프트 레지스터의 동작 신뢰성을 향상시키도록 형성된 제1 TFT의 구조에 대해서 상세히 설명한다. 도 4a는 L이 소정 범위 내의 값인 경우의 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이고, 도 4b는 도 4a의 Ⅳb- Ⅳ'b선을 따라 절단한 단면도이고, 도 4c는 도 4a의 Ⅳb- Ⅳ'b선을 따라 절단한 단면의 변형예이다.
도 4a 내지 도 4c를 참조하면, L이 소정 범위 내의 값인 경우의 제1 TFT(T1')은, 소스 패턴(530)과 스페어 소스 패턴(540)의 일부부만이 전기적으로 연결되어 있다.
즉, L이 소정 값, 예컨데 4.5㎛~5.5㎛내 인 경우에는, 제1 소스 라인(532_1)과 제1 스페어 소스 라인(542_1)이, 하나의 투명 브릿지 패턴(570_1)을 통해 전기적으로 연결되어 있다.
제2 소스 라인(532_2)과 제2 스페어 소스 라인(542_2)은 전기적으로 절연되어 있다. 즉, 도 4b에 도시된 바와 같이 투명 브릿지 패턴가 형성되어 있지 않아 소스 패턴(530)과 스페어 소스 패턴(540)은 전기적으로 연결되지 않는다. 또는 도 4c에 도시된 바와 같이 소스 패턴(530)과 스페어 소스 패턴(540)은 전기적으로 절연될 수 있다. 즉, 보호막(560)을 형성할 때, L의 길이에 따라 콘택홀을 형성하거나, 또는 형성하지 않을 수 있다.
이러한 경우, 채널의 길이를 L2, 소스 패턴(530)과 드레인 패턴(550)이 형성 하는 채널 폭을 W1이라 하고, 제1 스페어 소스 패턴(540)과 드레인 패턴(550)이 형성하는 W 및 제1 스페어 소스 패턴(540)과 드레인 패턴(550)이 형성하는 W를 각각 W2라 하면, 하나의 투명 브릿지 패턴(570_1)을 통해 소스 패턴(530)과 스페어 소스 패턴(540)이 전기적으로 연결되면 TFT의 W/L은 (W1+W2)/ L2이 된다.
다음으로, 도 5를 참조하여 제1 TFT의 L이 소정 값보다 작은 경우, 쉬프트 레지스터의 동작 신뢰성을 향상시키도록 형성된 제1 TFT의 구조에 대해서 상세히 설명한다. 도 5는 L이 소정 값보다 작은 경우의 쉬프트 레지스터용 박막 트랜지스터의 레이 아웃도이다.
도 5를 참조하면, L이 소정 값보다 작은 경우의 제1 TFT(T1'')는, 소스 패턴(530)과 스페어 소스 패턴(540)이 전기적으로 완전히 절연되어 있다.
즉, 채널의 길이를 L3, 소스 패턴(530)과 드레인 패턴(550)이 형성하는 W를 W1이라 하면, 채널 길이가 L2인 경우 TFT의 W/L은 (W1+W2)/L2이지만, 투명 브릿지 패턴(570_1, 570_2)이 형성되지 않으면, TFT의 W/L은 W1/L3이 된다. 결국, L이 작게 형성된 경우, 예컨데 L이 4.5㎛이하인 경우, W를 작게 하면 TFT의 W/L는 일정한 범위 내의 값이 된다.
즉, L이 작게 형성된 경우, 투명 브릿지 패턴(570_1, 570_2)을 통해 W의 길이를 작게하여 제1 TFT(T1'')의 W/L이 소정 범위 내의 값이 되도록 제1 TFT(T1'')를 형성하여 쉬프트 레지스터의 동작 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같은 본 발명에 실시예들에 따른 쉬프트 레지스터용 박막 트랜지스터 및 이를 포함하는 쉬프트 레지스터에 의하면, 쉬프트 레지스터의 동작 신뢰성이 향상된다.

Claims (17)

  1. 절연 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴 상에 형성된 반도체층;
    소스 라인과, 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소소 전극과, 상기 소스 라인 상에 형성된 제1 브릿지용 패드를 포함하는 소스 패턴;
    상기 소스 패턴과 분리되고, 스페어 소스 라인과, 상기 스페어 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 스페어 소스 전극과, 상기 스페어 소스 라인 상에 형성된 제2 브릿지용 패드를 포함하는 스페어 소스 패턴; 및
    상기 반도체층 상에 형성되고, 상기 소스 패턴 및 상기 스페어 소스 패턴과 분리된 드레인 패턴을 포함하는 쉬프트 레지스터용 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 쉬프트 레지스터용 박막 트랜지스터는, 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 투명 브릿지 패턴을 더 포함하는 쉬프트 레지스터용 박막 트랜지스터.
  3. 제 2항에 있어서,
    상기 투명 브릿지 패턴은 상기 게이트 패턴과 오버랩되지 않는 쉬프트 레지 스터용 박막 트랜지스터.
  4. 제 2항에 있어서,
    상기 쉬프트 레지스터용 박막 트랜지스터는 상기 소스 패턴, 상기 스페어 소스 패턴 및 상기 드레인 패턴 상에 형성되고, 상기 제1 브릿지용 패드를 노출시키는 제1 콘택홀과 상기 제2 브릿지용 패드를 노출시키는 제2 콘택홀이 형성된 보호막을 더 포함하고, 상기 투명 브릿지 패턴은 상기 제1 콘택홀 및 상기 제2 콘택홀을 통하여 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 쉬프트 레지스터용 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 소스 패턴은 상기 소스 라인으로부터 분기된 다수의 상기 소스 전극을 포함하고, 상기 소스 전극과 상기 드레인 패턴은 크로스 핑거 형태로 형성된 쉬프트 레지스터용 박막 트랜지스터.
  6. 제 5항에 있어서,
    상기 스페어 소스 패턴은 상기 스페어 소스 라인으로부터 분기된 다수의 상기 스페어 소스 전극을 포함하고, 상기 스페어 소스 전극과 상기 드레인 패턴은 크로스 핑거 형태로 형성된 쉬프트 레지스터용 박막 트랜지스터.
  7. 제 6항에 있어서,
    상기 소스 패턴 및 상기 스페어 소스 패턴은 상기 드레인 패턴을 중심으로 대칭적으로 형성되어 상기 소스 패턴 및 상기 스페어 소스 패턴과 상기 드레인 패턴은 한쌍의 크로스 핑거 형태로 형성된 쉬프트 레지스터용 박막 트랜지스터.
  8. 제 7항에 있어서,
    상기 쉬프트 레지스터용 박막 트랜지스터는 상기 소스 패턴, 상기 스페어 소스 패턴 및 상기 드레인 패턴 상에 형성되고, 한 쌍의 상기 제1 브릿지용 패드를 노출시키는 제1 콘택홀과 한 쌍의 상기 제2 브릿지용 패드를 노출시키는 제2 콘택홀이 형성된 보호막을 더 포함하는 쉬프트 레지스터용 박막 트랜지스터.
  9. 제 8항에 있어서
    상기 쉬프트 레지스터용 박막 트랜지스터는 상기 한 쌍의 제1 콘택홀 및 상기 한 쌍의 제2 콘택홀을 통하여 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 한 쌍의 투명 브릿지 패턴을 더 포함하는 쉬프트 레지스터용 박막 트랜지스터.
  10. 제 8항에 있어서,
    상기 쉬프트 레지스터용 박막 트랜지스터는 상기 한 쌍의 제1 콘택홀 및 상기 한 쌍의 제2 콘택홀 중에서 하나의 제1 콘택홀 및 하나의 제2 콘택홀을 통하여 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 하나의 투명 브릿지 패턴을 더 포함하는 쉬프트 레지스터용 박막 트랜지스터.
  11. 제 1항에 있어서,
    상기 투명 브릿지 패턴은 상기 투명 전극 브릿지는 인듐-주석 산화물(ITO) 또는 인듐-아연 산화물(IZO)인 쉬프트 레지스터용 박막 트랜지스터.
  12. 게이트 온/오프 신호를 순차적으로 출력하는 복수의 스테이지를 포함하는 쉬프트 레지스터로서,
    상기 각 스테이지는,
    제1 캐리 신호를 입력받아 제어 신호를 출력하는 입력부;
    상기 입력부에 연결되고, 제1 클럭 신호 및 상기 제어 신호에 따라 상기 게이트 온/오프 신호 및 제2 캐리 신호를 출력하는 출력부;
    상기 제1 클럭 신호에 동작하는 풀업 구동부; 및
    상기 입력부, 상기 풀업 구동부 및 상기 출력부에 연결되고, 상기 제1 클럭 신호, 제2 클럭 신호 및 다음 스테이지의 게이트 온/오프 신호에 따라 동작하는 풀다운 구동부를 포함하되,
    상기 출력부는,
    절연 기판 상에 형성되어 상기 제어 신호를 입력받는 게이트 패턴;
    상기 게이트 패턴 상에 형성된 반도체층;
    상기 제1 클럭 신호를 입력받는 소스 라인과, 상기 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 소소 전극과, 상기 소스 라인 상에 형성된 제1 브릿지용 패드를 포함하는 소스 패턴;
    상기 소스 패턴과 분리되고, 스페어 소스 라인과, 상기 스페어 소스 라인으로부터 분기되어 상기 반도체층 상에 형성된 스페어 소스 전극과, 상기 스페어 소스 라인 상에 형성된 제2 브릿지용 패드를 포함하는 스페어 소스 패턴; 및
    상기 반도체층 상에 형성되고, 상기 소스 패턴 및 상기 스페어 소스 패턴과 분리되어 상기 게이트 온/오프 신호를 출력하는 드레인 패턴을 포함하는 쉬프트 레지스터.
  13. 제 12항에 있어서,
    상기 소스 패턴 및 상기 스페어 소스 패턴은 각각 상기 소스 라인 및 상기 스페어 소스 라인으로부터 분기된 다수의 상기 소스 전극 및 상기 스페어 소스 전극을 포함하고, 상기 다수의 소스 전극 및 상기 다수의 스페어 소스 전극과 상기 드레인 패턴은 크로스 핑거 형태로 형성된 쉬프트 레지스터.
  14. 제 13항에 있어서,
    상기 소스 패턴 및 상기 스페어 소스 패턴은 상기 드레인 패턴을 중심으로 대칭적으로 형성되어 상기 소스 패턴 및 상기 스페어 소스 패턴과 상기 드레인 패턴은 한 쌍의 크로스 핑거 형태로 형성된 쉬프트 레지스터.
  15. 제 14항에 있어서,
    상기 쉬프트 레지스터 출력부는 상기 소스 패턴, 상기 스페어 소스 패턴 및 상기 드레인 패턴 상에 형성되고, 한 쌍의 상기 제1 브릿지용 패드를 노출시키는 제1 콘택홀과 한 쌍의 상기 제2 브릿지용 패드를 노출시키는 제2 콘택홀이 형성된 보호막을 더 포함하는 쉬프트 레지스터.
  16. 제 15항에 있어서
    상기 쉬프트 레지스터 출력부는 상기 한 쌍의 제1 콘택홀 및 상기 한 쌍의 제2 콘택홀을 통하여 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 한 쌍의 투명 브릿지 패턴을 더 포함하는 쉬프트 레지스터.
  17. 제 15항에 있어서,
    상기 쉬프트 레지스터 출력부는 상기 한 쌍의 제1 콘택홀 및 상기 한 쌍의 제2 콘택홀 중에서 하나의 제1 콘택홀 및 하나의 제2 콘택홀을 통하여 상기 소스 패턴과 상기 스페어 소스 패턴을 전기적으로 연결하는 하나의 투명 브릿지 패턴을 더 포함하는 쉬프트 레지스터.
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KR101531853B1 (ko) * 2014-08-26 2015-06-29 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그의 제조 방법

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