KR20170001789A - 박막 트랜지스터 기판 - Google Patents

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Abstract

기판 및 박막 트랜지스터를 포함하는 박막 트랜지스터 기판이 제공된다. 박막 트랜지스터는 상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 액티브 층, 및 상기 액티브 층 상의 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 복수의 브랜치 전극들, 및 상기 복수의 브랜치 전극들이 연결되는 메인 전극을 포함한다. 상기 복수의 브랜치 전극들 각각은 적어도 부분적으로 상기 게이트 전극과 중첩한다.

Description

박막 트랜지스터 기판{Thin film transistor substrate}
본 발명은 박막 트랜지스터 기판에 관한 것이다.
일반적으로, 평판 표시 장치에서 화소를 구동하거나 주변 회로를 동작하기 위해 박막 트랜지스터가 사용된다. 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 액티브 패턴을 포함한다. 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다. 박막 트랜지스터의 게이트 전극과 소스 전극 사이의 기생 커패시턴스로 인하여 용량성 부하가 증가하여 킥백이 증가하고 RC 지연이 증가하는 문제가 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는 박막 트랜지스터 기판을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 일 측면에 따른 박막 트랜지스터 기판은 기판 및 박막 트랜지스터를 포함한다. 박막 트랜지스터는 상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 액티브 층, 및 상기 액티브 층 상의 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 복수의 브랜치 전극들, 및 상기 복수의 브랜치 전극들이 연결되는 메인 전극을 포함한다. 상기 복수의 브랜치 전극들 각각은 적어도 부분적으로 상기 게이트 전극과 중첩한다.
상기 브랜치 전극들은 채널 폭 방향으로 서로 적어도 1um이상 이격될 수 있다.
상기 브랜치 전극들은 채널 폭 방향으로 서로 적어도 2um이상 이격될 수 있다.
상기 액티브 층은 상기 브랜치 전극들에 의해 채널 폭이 한정되는 주 채널 영역들, 및 상기 주 채널 영역들 사이의 기생 채널 영역들을 포함할 수 있다.
상기 소스 전극은 복수의 소스 브랜치 전극들, 및 상기 복수의 소스 브랜치 전극들이 연결되는 소스 메인 전극을 포함할 수 있다.
상기 드레인 전극은 복수의 드레인 브랜치 전극들, 및 상기 복수의 드레인 브랜치 전극들이 연결되는 드레인 메인 전극을 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 박막 트랜지스터, 및 상기 소스 전극에 연결되는 화소 전극을 포함하는 화소, 및 상기 드레인 전극에 연결되고, 상기 화소에 데이터 전압을 인가하는 데이터 라인을 더 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 소스 전극에 연결되는 데이터 라인, 및 상기 데이터 라인에 연결되는 복수의 화소들을 더 포함하는 박막 트랜지스터 기판을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 다른 측면에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에서 제1 방향을 따라 연장되는 제어 라인, 상기 제1 방향과 상이한 제2 방향을 따라 연장되고, 상기 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 층, 및 상기 액티브 층에서 상기 제2 방향을 따라 연장되며, 상기 채널 영역 상에서 서로 이격된 드레인 전극과 소스 전극을 포함하는 데이터 라인을 포함한다. 상기 소스 전극의 상기 제1 방향에 따른 제1 폭은 상기 드레인 전극의 상기 제1 방향에 따른 제2 폭보다 짧다.
상기 제1 폭은 상기 제2 폭보다 적어도 일측으로 적어도 1um이상 짧을 수 있다.
상기 제1 폭은 상기 제2 폭보다 적어도 일측으로 적어도 2um이상 짧을 수 있다.
상기 액티브 층은 상기 게이트 전극과 중첩하는 영역에서 상기 제2 방향을 따라 일정한 폭을 가질 수 있다.
상기 데이터 라인에 연결되는 복수의 화소들을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 다른 측면에 따른 박막 트랜지스터 기판은 기판 및 박막 트랜지스터를 포함한다. 상기 박막 트랜지스터는 상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 액티브 층, 및 상기 액티브 층 상의 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극은 상기 게이트 전극 및 상기 액티브 층과 중첩하는 단부를 갖는다. 상기 액티브 층은 상기 소스 전극의 단부로부터 채널 폭 방향으로 적어도 일측으로 적어도 1um이상 연장된다.
상기 액티브 층은 상기 소스 전극의 단부로부터 채널 폭 방향으로 양측으로 적어도 1um이상 연장될 수 있다.
상기 액티브 층은 상기 소스 전극의 단부로부터 채널 폭 방향으로 적어도 일측으로 적어도 2um이상 연장될 수 있다.
상기 액티브 층은 상기 소스 전극의 단부의 길이에 의해 채널 폭이 한정되는 주 채널 영역, 및 상기 주 채널 영역의 상기 적어도 일측에 배치되고 적어도 1um이상의 폭을 갖는 기생 채널 영역을 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 박막 트랜지스터, 및 상기 소스 전극에 연결되는 화소 전극을 포함하는 화소, 및 상기 드레인 전극에 연결되고, 상기 화소에 데이터 전압을 인가하는 데이터 라인을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판에 따르면, 박막 트랜지스터의 턴 온 전류의 감소를 최소화하면서 게이트 전극과 소스 전극 간의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 기생 용량성 부하로 인해 발생하였던 문제가 해소될 수 있다.
도 1은 일 실시예에 따른 박막 트랜지스터 기판의 블록도이다.
도 2는 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 3은 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 4는 또 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 일 요소(elements) 또는 층이 다른 요소 또는 층의 "위(on)" 또는 "상(on)"에 배치되는 것으로 지칭되는 것은 다른 요소 또는 층의 바로 위뿐만 아니라 중간에 다른 요소 또는 층이 개재된 경우를 모두 포함한다. 반면, 요소가 다른 요소의 "직접 위(directly on)" 또는 "바로 위"에 배치되는 것으로 지칭되는 것은 중간에 다른 요소 또는 층이 개재되지 않은 것을 나타낸다. "및/또는"은 언급된 항목들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들 간의 위치 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용 시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
비록 제1, 제2 등의 용어가 다양한 요소들을 서술하기 위해서 사용되지만, 이 요소들은 이러한 용어에 의해 제한되지 않는다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 요소는 본 발명의 기술적 사상 내에서 제2 요소일 수 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 개시되는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 박막 트랜지스터 기판의 블록도이다.
도 1을 참조하면, 박막 트랜지스터 기판(100)은 화소들(PX)이 배치되는 표시 영역(120), 및 표시 영역(120) 주변에 배치되는 비표시 영역(110)을 포함한다. 박막 트랜지스터 기판(100)은 표시 패널로 지칭될 수 있다.
표시 영역(120) 상에는 복수의 화소들(PX), 복수의 게이트 라인들(GL1~GLn), 및 복수의 데이터 라인들(DL1~DLm)이 배치된다.
화소들(PX)은 표시 영역(120) 상에 매트릭스 형태로 배열된다. 예를 들어 화소들(PX)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다. 화소들(PX)은 박막 트랜지스터(TFTp) 및 액정층을 포함한다. 액정층은 화소 전극과 공통 전극 사이에 개재된다.
게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차하도록 배열된다. 게이트 라인들(GL1~GLn)은 게이트 구동부(미 도시)에 연결되어 게이트 구동부로부터 게이트 신호들을 수신한다.
데이터 라인들(DL1~DLm)은 데이터 구동부(미 도시)에 연결되어 데이터 구동부로부터 데이터 전압들을 수신한다.
화소들(PX)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX)은 대응하는 게이트 라인들(GL1~GLn)을 통해 전달된 게이트 신호에 응답하여 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압을 수신한다. 화소들(PX)은 데이터 전압에 대응하는 계조를 표시한다.
게이트 구동부는 타이밍 컨트롤러(미 도시)로부터의 게이트 제어 신호에 응답하여 게이트 신호들을 생성하여, 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX)에 제공한다.
데이터 구동부는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 수신한다. 데이터 구동부는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX)에 제공한다.
데이터 구동부는 복수의 소스 구동 칩들(미 도시)을 포함할 수 있다. 소스 구동 칩들은 데이터 패드 전극들(DP1~DPk)을 통해 데이터 라인들(DL1~DLm)에 연결된다. k는 m/2이다.
데이터 패드 전극들(DP1~DPk)과 데이터 라인들(DL1~DLm) 사이에 선택 회로가 배치될 수 있다. 선택 회로는 제1 제어 라인(CLa)에 의해 제어되는 제1 행의 박막 트랜지스터들(TFTa) 및 제2 제어 라인(CLb)에 의해 제어되는 제2 행의 박막 트랜지스터들(TFTb)을 포함할 수 있다.
제1 제어 라인(CLa)이 활성화될 경우, 제1 행의 박막 트랜지스터들(TFTa)이 턴 온되면서, 소스 구동 칩들은 홀수 번째 데이터 라인들(DL1, DL3, ~ DL(m-1))에 연결된 픽셀들(PX)에 데이터 전압들을 제공한다. 제2 제어 라인(CLb)이 활성화될 경우, 제2 행의 박막 트랜지스터들(TFTb)이 턴 온되면서, 소스 구동 칩들은 짝수 번째 데이터 라인들(DL2, DL4, ~ DLm)에 연결된 픽셀들(PX)에 데이터 전압들을 제공한다. 따라서, 데이터 패드 전극들(DP1~DPk)의 개수(k)는 데이터 라인들(DL1~DLm)의 개수(m)의 절반일 수 있으며, 사용되는 소스 구동 칩들의 개수를 절반으로 줄일 수 있다. 이 경우, 픽셀(PX)에 데이터 전압들을 인가해야 하는 시간은 절반으로 감소된다. 즉, 종래에는 1 주사 시간 내에 픽셀(PX)에 데이터 전압을 인가하면 되었지만, 박막 트랜지스터 기판(100)의 픽셀(PX)에는 0.5 주사 시간 내에 데이터 전압을 인가해야 한다.
픽셀(PX)에 데이터 전압을 0.5 주사 시간 내에 인가하기 위해서는 박막 트랜지스터들(TFTa, TFTb)의 턴 온 전류가 증가되어야 한다. 이를 위해서는 박막 트랜지스터들(TFTa, TFTb)의 채널 폭이 증가되어야 하는데, 채널 폭이 증가될 경우, 게이트 전극과 소스 전극 간의 기생 커패시턴스가 함께 증가하게 된다. 기생 커패시턴스가 증가할 경우, 용량성 부하가 증가함에 따라 RC 지연이 증가하게 되어 데이터 전압을 빠르게 인가하기가 더욱 어려워지는 문제가 발생할 뿐만 아니라, 용량성 부하로 인하여 킥백 전압의 편차가 크게 발생하게 되어, 플리커가 발생하는 문제가 발생할 수 있다.
도 2는 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2를 참조하면, 박막 트랜지스터(200)는 게이트 전극(GE), 액티브 층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 기판(미 도시) 상에 제1 방향(D1)을 따라 연장된다. 제1 방향(D1)은 채널 폭 방향으로 지칭될 수 있으며, 제2 방향(D2)은 채널 길이 방향으로 지칭될 수 있다.
기판은 일반적인 반도체 소자의 제조에 사용되는 기판일 수 있으며, 예컨대 유리 기판, 또는 플라스틱 기판일 수 있다.
게이트 전극(GE)은 도전성 물질을 포함할 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속, 또는 IZO(InZnO), AZO(AlZnO), ITO(indium tin oxide)와 같은 도전성 산화물일 수 있다.
액티브 층(ACT)은 게이트 전극(GE) 상에 제2 방향(D2)을 따라 연장되며, 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 액티브 층(ACT)은 반도체 물질을 포함할 수 있으며, 예를 들어 산화물 반도체, 유기 반도체, C, Si, Ge, SiGe, GaN, GaAs, InSb, InP, CdS 등의 3족, 4족, 5족 반도체 및 그 화합물을 포함할 수 있다. 산화물 반도체는, 예컨대, 산화 아연(ZnO), 아연 주석 산화물(ZTO), 아연 인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐 갈륨 아연 산화물(IGZO) 또는 인듐 아연 주석 산화물(IZTO)을 포함할 수 있다.
액티브 층(ACT)은 제2 방향(D2)을 따라 일정한 폭을 갖는 라인 형상을 가질 수 있다. 일 실시예에 따르면, 액티브 층(ACT)은 게이트 전극(GE)과 중첩하는 영역을 포함하며, 액티브 층(ACT)은 적어도 게이트 전극(GE)과 중첩하는 영역에서 일정한 폭을 가질 수 있다.
액티브 층(ACT)은 게이트 전극(GE)의 상부에 배치될 수 있다. 그러나, 이에 한정되지 않고, 액티브 층(ACT)은 게이트 전극(GE)의 하부에, 즉, 게이트 전극(GE)과 기판 사이에 개재될 수 있다.
게이트 전극(GE)과 액티브 층(ACT) 사이에 게이트 절연막(미 도시)이 개재된다. 게이트 절연막은 일반적인 반도체 소자의 제조에 사용되는 무기 절연 물질, 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 서로 이격하여 액티브 층(ACT) 상에 배치된다. 소스 전극(SE)과 드레인 전극(DE)은 직접 액티브 층(ACT) 상에 접촉하거나, 오믹 콘택을 통해 액티브 층(ACT) 상에 연결될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 도전성 물질을 포함할 수 있다. 소스 전극(DE)과 드레인 전극(DE)은 액티브 층(ACT)과 함께 제2 방향(D2)을 따라 연장되지만, 액티브 층(ACT)이 게이트 전극(GE)과 중첩하는 영역에서 서로 이격되어 액티브 층(ACT) 내에 채널 영역을 정의한다.
액티브 층(ACT)은 소스 전극(SE)과 중첩하는 소스 영역, 드레인 전극(DE)과 중첩하는 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함할 수 있다. 액티브 층(ACT)은 게이트 전극(GE)과 중첩하는트랜지스터 영역과 게이트 전극(GE)과 중첩하지 않는 배선 영역으로 구분될 수 있으며, 상기 트랜지스터 영역은 소스 영역, 드레인 영역 및 채널 영역으로 구분될 수도 있다. 또한, 아래에서 더욱 자세히 설명되겠지만, 채널 영역은 주 채널 영역(MCR)과 기생 채널 영역(PCR)으로 구분될 수 있다. 채널 영역 내의 한 점이 채널 길이 방향으로 연장될 경우 소스 전극(SE)과 드레인 전극(DE)에 모두 도달하는 경우, 상기 한 점은 주 채널 영역(MCR) 내로 정의될 수 있다. 그러나, 채널 영역 내의 한 점이 채널 길이 방향으로 연장될 경우 소스 전극(SE)과 드레인 전극(DE) 중 어느 하나라도 도달하지 못하는 경우, 상기 한 점은 기생 채널 영역(PCR) 내로 정의될 수 있다. 예컨대, 도 2에서 기생 채널 영역(PCR) 내의 한 점은 제2 방향으로 연장될 경우, 드레인 전극(DE)에 도달하지만 소스 전극(SE)에는 도달하지 못한다.
소스 전극(SE)과 드레인 전극(DE)은 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 소스 전극(SE)은 게이트 전극(GE)과 중첩하는 부분이 제1 폭(w1)을 가지며, 드레인 전극(DE)은 게이트 전극(GE)과 중첩하는 부분이 제2 폭(w2)을 갖는다. 소스 전극(SE)의 제1 폭(w1)은 드레인 전극(DE)의 제2 폭(w2)에 비해 짧다.
소스 전극(SE)은 제1 방향(D1)을 따라 제1 폭(w1)을 가지고, 드레인 전극(DE)은 제1 방향(D1)을 따라 제2 폭(w2)을 갖는다. 소스 전극(SE)의 제1 폭(w1)은 드레인 전극(DE)의 제2 폭(w2)에 비해 짧다. 일 실시예에 따르면, 제1 폭(w1)은 제2 폭(w2)의 70%이하일 수 있다. 일 실시예에 따르면, 제1 폭(w1)은 제2 폭(w2)의 60%이하일 수 있다. 일 실시예에 따르면, 제1 폭(w1)은 제2 폭(w2)의 50%이하일 수 있다.
일 실시예에 따르면, 소스 전극(SE)의 제1 폭(w1)은 드레인 전극(DE)의 제2 폭(w2)에 비해 적어도 일측으로 적어도 1um이상 짧을 수 있다. 일 실시예에 따르면, 제1 폭(w1)은 제2 폭(w2)에 비해 양측으로 적어도 1um이상 짧을 수 있다. 일 실시예에 따르면, 제1 폭(w1)은 제2 폭(w2)에 비해 적어도 일측으로 적어도 2um이상 짧을 수 있다. 일 실시예에 따르면, 제1 폭(w1)은 제2 폭(w2)에 비해 양측으로 적어도 2um이상 짧을 수 있다.
소스 전극(SE)의 제1 폭(w1)이 드레인 전극(DE)의 제2 폭(w2)보다 짧음에 따라 게이트 전극(GE)과 소스 전극(SE) 간의 기생 커패시턴스는 감소될 수 있다. 기생 커패시턴스는 소스 전극(SE)의 제1 폭(w1)이 감소한 정도에 비례하여 감소할 수 있다. 액티브 층(ACT)의 물질에 따라 다르지만, 드레인 전극(DE)의 제2 폭(w2)이 5um일 때, 소스 전극(SE)의 제1 폭(w1)을 3um로 줄였을 때, 기생 커패시턴스는 29% 감소하였다. 소스 전극(SE)의 제1 폭(w1)이 감소할 경우, 턴 온 전류가 함께 감소하는 것이 문제될 수 있다. 그러나, 일 실시예에 따르면, 채널 영역에서 액티브 층(ACT)의 폭은 일정하게 유지된다. 이 경우, 액티브 층(ACT)의 주변 영역이 기생 채널 영역으로 동작한다는 것을 확인하였다. 도 2를 참조하면, 박막 트랜지스터(200)가 턴 온 될 때, 소스 전극(SE)과 드레인 전극(DE)의 사이에 위치한 액티브 층(ACT)의 영역이 주 채널 영역(MCR)으로 동작하는 것은 자명하지만, 주 채널 영역(MCR) 주변의 영역(PCR)에서도 턴 온 전류가 함께 흐르는 것이 확인되었다. 이 주변의 영역(PCR)은 기생 채널 영역으로 지칭될 수 있다.
본원의 발명자들은 소스 전극(SE)의 폭을 고정시킨 상태에서 액티브 층(ACT)의 폭을 증가시키면서 박막 트랜지스터의 턴 온 전류를 측정하였다. 소스 전극(SE)의 폭과 액티브 층(ACT)의 폭이 동일할 때 박막 트랜지스터의 턴 온 전류를 100이라고 할 때, 액티브 층(ACT)의 폭을 소스 전극(SE)의 폭보다 일측으로 1um 증가시켰을 때 박막 트랜지스터의 턴 온 전류는 약 140이었다. 액티브 층(ACT)의 폭을 소스 전극(SE)의 폭보다 일측으로 2um 증가시켰을 때 박막 트랜지스터의 턴 온 전류는 약 150이었다. 액티브 층(ACT)의 폭을 소스 전극(SE)의 폭보다 일측으로 2um를 초과하여 증가시키더라도 박막 트랜지스터의 턴 온 전류는 더 이상 증가하지 않았다.
이러한 결과를 기초로, 소스 전극(SE)의 제1 폭(w1)은 드레인 전극(DE)의 제2 폭(w2)에 비해 짧게 설계될 수 있다.
액티브 층(ACT)은 소스 전극(SE)이 게이트 전극(GE)과 중첩하는 부분으로부터 제1 방향(D1)을 따라 적어도 일측으로 제3 폭(w3)만큼 연장될 수 있다. 제3 폭(w3)은 예컨대, 1um일 수 있다. 제3 폭(w3)은 예컨대 2um일 수 있다.
박막 트랜지스터(200)는 도 1의 박막 트랜지스터들(TFTa, TFTb) 중 하나일 수 있다. 이 경우, 게이트 전극(GE)은 도 1의 제어 라인들(CLa, CLb) 중 하나에 연결되거나, 도 1의 제어 라인들(CLa, CLb) 중 하나의 일부일 수 있다. 또한, 드레인 전극(DE)은 도 1의 데이터 패드 전극들(DP1~DPk) 중 하나에 연결될 수 있다. 소스 전극(SE)는 도 1의 데이터 라인들(DL1~DLm) 중 하나에 연결되거나, 도 1의 데이터 라인들(DL1~DLm) 중 하나의 일부일 수 있다. 상술한 바와 같이, 데이터 라인들(DL1~DLm) 각각에는 복수의 화소들(PX)이 연결되며, 화소들(PX)에는 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압이 인가된다.
도 3은 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 3을 참조하면, 박막 트랜지스터(200a)는 게이트 전극(GE), 액티브 층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
게이트 전극(GE)은 기판(미 도시) 상에 제1 방향(D1)을 따라 연장된다. 제1 방향(D1)은 채널 폭 방향으로 지칭될 수 있으며, 제2 방향(D2)은 채널 길이 방향으로 지칭될 수 있다.
게이트 전극(GE)은 도전성 물질을 포함할 수 있다.
액티브 층(ACT)은 게이트 전극(GE) 상에 제2 방향(D2)을 따라 연장되며, 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 액티브 층(ACT)은 반도체 물질을 포함할 수 있으며, 예를 들어 산화물 반도체, 유기 반도체, 3족, 4족, 5족 반도체 및 그 화합물을 포함할 수 있다. 산화물 반도체는, 예컨대, 인듐 갈륨 아연 산화물(IGZO)을 포함할 수 있다.
액티브 층(ACT)은 제2 방향(D2)을 따라 일정한 폭을 갖는 라인 형상을 가질 수 있다. 일 실시예에 따르면, 액티브 층(ACT)은 적어도 게이트 전극(GE)과 중첩하는 영역에서 일정한 폭을 가질 수 있다. 게이트 전극(GE)과 액티브 층(ACT) 사이에 게이트 절연막(미 도시)이 개재된다.
소스 전극(SE)과 드레인 전극(DE)은 서로 이격하여 액티브 층(ACT) 상에 배치된다. 소스 전극(SE)과 드레인 전극(DE)은 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 소스 전극(SE)과 드레인 전극(DE)은 도전성 물질을 포함할 수 있다. 소스 전극(DE)과 드레인 전극(DE)은 함께 제2 방향(D2)을 따라 연장되지만, 액티브 층(ACT)이 게이트 전극(GE)과 중첩하는 영역에서 서로 이격되어 액티브 층(ACT) 내에 채널 영역을 정의한다.
액티브 층(ACT)은 소스 전극(SE)과 중첩하는 소스 영역, 드레인 전극(DE)과 중첩하는 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 포함할 수 있다. 액티브 층(ACT)은 게이트 전극(GE)과 중첩하는트랜지스터 영역과 게이트 전극(GE)과 중첩하지 않는 배선 영역으로 구분될 수 있으며, 상기 트랜지스터 영역은 소스 영역, 드레인 영역 및 채널 영역으로 구분될 수도 있다. 또한, 채널 영역은 주 채널 영역(MCR)과 기생 채널 영역(PCR)으로 구분될 수 있다.
소스 전극(SE)은 소스 브랜치 전극들(SBE) 및 소스 메인 전극(SME)을 포함할 수 있다. 도 3에는 소스 전극(SE)이 3개의 소스 브랜치 전극들(SBE)을 포함하는 것으로 도시되어 있지만, 이는 예시적이며, 소스 전극(SE)은 소스 전극(SE)의 제1 방향(D1)에 따른 폭 및 소스 브랜치 전극들(SBE)의 제1 방향(D1)에 따른 폭에 따라, 2개 또는 4개 이상의 소스 브랜치 전극들(SBE)을 포함할 수 있다.
소스 브랜치 전극들(SBE)은 소스 메인 전극(SME)에 공통적으로 연결될 수 있다. 소스 브랜치 전극들(SBE) 각각은 적어도 부분적으로 게이트 전극(GE)과 중첩할 수 있다. 도 3에서 소스 전극(SE)만이 소스 브랜치 전극들(SBE) 및 소스 메인 전극(SME)을 포함하는 것으로 도시되어 있지만, 드레인 전극(DE)도 드레인 브랜치 전극들(미 도시) 및 드레인 브랜치 전극들이 연결되는 드레인 메인 전극을 포함할 수 있다. 다른 예에 따르면, 드레인 전극(DE)은 드레인 브랜치 전극들(미 도시) 및 드레인 브랜치 전극들이 연결되는 드레인 메인 전극을 포함할 수 있다.
소스 브랜치 전극들(SBE)은 제1 방향(D1)을 따라 제4 거리(w4) 이상 이격될 수 있다. 일 실시예에 따르면, 제4 거리(w4)는 1um일 수 있다. 다른 실시예에 따르면, 제4 거리(w4)는 2um일 수 있다.
주 채널 영역(MCR)은 액티브 층(ACT) 상에서 소스 브랜치 전극들(SBE)과 드레인 전극들(DE) 사이의 영역으로 정의될 수 있다. 기생 채널 영역(PCR)은 주 채널 영역들(MCR) 사이의 채널 영역으로 정의될 수 있다. 기생 채널 영역(PCR)은 소스 브랜치 전극들(SBE) 사이의 이격 영역에 의해 한정될 수 있다.
도 3에 도시된 바와 같이, 게이트 전극(GE)은 소스 전극(SE) 중에서 소스 브랜치 전극들(SBE)의 일부와만 중첩한다. 따라서, 게이트 전극(GE)과 소스 전극(SE) 간의 기생 커패시턴스는 감소될 수 있다. 액티브 층(ACT) 상에는 주 채널 영역(MCR) 외에 기생 채널 영역(PCR)이 생기기 때문에, 박막 트랜지스터(200a)는 충분한 크기의 턴 온 전류를 출력할 수 있다.
박막 트랜지스터(200a)는 도 1의 박막 트랜지스터들(TFTa, TFTb) 중 하나일 수 있다. 이 경우, 게이트 전극(GE)은 도 1의 제어 라인들(CLa, CLb) 중 하나에 연결되거나, 도 1의 제어 라인들(CLa, CLb) 중 하나의 일부일 수 있다. 또한, 드레인 전극(DE)은 도 1의 데이터 패드 전극들(DP1~DPk) 중 하나에 연결될 수 있다. 소스 전극(SE)는 도 1의 데이터 라인들(DL1~DLm) 중 하나에 연결되거나, 도 1의 데이터 라인들(DL1~DLm) 중 하나의 일부일 수 있다. 상술한 바와 같이, 데이터 라인들(DL1~DLm) 각각에는 복수의 화소들(PX)이 연결되며, 화소들(PX)에는 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압이 인가된다.
도 4는 또 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 4를 참조하면, 박막 트랜지스터(200b)는 게이트 전극(GE), 액티브 층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다. 박막 트랜지스터(200b)는 도 1의 화소(PX)에 포함되는 박막 트랜지스터(TFTp)일 수 있다.
게이트 전극(GE)은 기판(미 도시) 상에서 제2 방향(D2)을 따라 연장되는 게이트 라인(GL)로부터 제1 방향(D1)을 따라 돌출된다. 게이트 전극(GE)은 게이트 라인(GL)에 연결되거나 게이트 라인(GL)의 일부일 수 있다. 게이트 전극(GE)은 도전성 물질을 포함할 수 있다. 제1 방향(D1)은 채널 폭 방향으로 지칭될 수 있으며, 제2 방향(D2)은 채널 길이 방향으로 지칭될 수 있다.
액티브 층(ACT)은 게이트 전극(GE) 상에서 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 액티브 층(ACT)은 제1 방향(D1)을 따라 연장되는 제1 부분(ACT1)과 제2 방향(D2)을 따라 연장되는 제2 부분(ACT2)을 포함한다. 액티브 층(ACT)은 제1 부분의 액티브 층(ACT1)과 제2 부분의 액티브 층(ACT2)의 경계에서 게이트 전극(GE)과 중첩한다. 제1 부분의 액티브 층(ACT1)은 드레인 영역을 포함하고, 제2 부분의 액티브 층(ACT2)은 채널 영역 및 소스 영역을 포함할 수 있다.
액티브 층(ACT)은 반도체 물질을 포함할 수 있으며, 예를 들어 산화물 반도체, 유기 반도체, 3족, 4족, 5족 반도체 및 그 화합물을 포함할 수 있다. 산화물 반도체는, 예컨대, 인듐 갈륨 아연 산화물(IGZO)을 포함할 수 있다. 게이트 전극(GE)과 액티브 층(ACT) 사이에 게이트 절연막(미 도시)이 개재된다.
소스 전극(SE)과 드레인 전극(DE)은 서로 이격하여 액티브 층(ACT) 상에 배치된다. 드레인 전극(DE)은 제1 부분의 액티브 층(ACT1) 상에 배치되고, 소스 전극(SE)은 제2 부분의 액티브 층(ACT2) 상에 배치된다. 소스 전극(SE)과 드레인 전극(DE)은 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 소스 전극(SE)과 드레인 전극(DE)은 도전성 물질을 포함할 수 있다.
드레인 전극(DE)은 데이터 라인(DL)에 연결되거나 데이터 라인(DL)의 일부일 수 있다. 소스 전극(SE)은 도 1에 도시되는 액정층의 화소 전극에 연결될 수 있다. 도시되지는 않았지만, 화소 전극은 드레인 전극(DE) 및 소스 전극(SE) 상에 배치되고, 화소 전극과 드레인 전극(DE) 및 소스 전극(SE) 사이에는 층간 절연막이 개재될 수 있다.
도 4에 도시된 바와 같이, 소스 전극(SE)은 게이트 전극(GE) 및 액티브 층(ACT)과 중첩하는 단부를 갖는다. 도 4에서, 소스 전극(SE)의 단부는 좌측 에지 또는 좌측에 위치한 모서리들로 정의될 수 있다. 액티브 층(ACT)은 소스 전극(SE)의 단부로부터 제1 방향(D1)으로 적어도 일측으로 적어도 제3 폭(w3)만큼 연장될 수 있다. 일 실시예에 따르면, 제3 폭(w3)은 1um일 수 있다. 다른 실시예에 따르면, 제3 폭(w3)은 2um일 수 있다.
일 실시예에 따르면, 도 4에 도시된 바와 같이, 액티브 층(ACT)은 소스 전극(SE)의 단부로부터 제1 방향(D1)으로 양측으로 적어도 제3 폭(w3)만큼 연장될 수 있다. 제3 폭(w3)은 1um일 수 있다. 제3 폭(w3)은 2um일 수 있다.
도 4에 도시된 바와 같이, 채널 영역(CR)은 주 채널 영역(MCR) 및 기생 채널 영역(PCR)을 포함한다. 주 채널 영역(MCR)은 소스 전극(SE)의 단부에 의해 한정된다. 주 채널 영역(MCR)의 채널 폭은 소스 전극(SE)의 단부의 길이와 동일할 수 있다. 기생 채널 영역(PCR)은 액티브 층(ACT)이 소스 전극(SE)의 단부로부터 제1 방향(D1)으로 적어도 일측으로 적어도 제3 폭(w3)만큼 연장됨으로써 한정될 수 있다.
채널 영역(CR) 중 일부가 기생 채널 영역(PCR)이므로, 게이트 전극(GE)과 소스 전극(SE) 간의 기생 커패시턴스는 감소될 수 있으면서도 박막 트랜지스터(100b)는 충분한 크기의 턴 온 전류를 출력할 수 있다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 5를 참조하면, 박막 트랜지스터(200c)는 게이트 전극(GE), 액티브 층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다. 박막 트랜지스터(200c)는 도 1의 화소(PX)에 포함되는 박막 트랜지스터(TFTp)일 수 있다.
게이트 전극(GE)은 제2 방향(D2)을 따라 연장되는 게이트 라인(GL)로부터 제1 방향(D1)을 따라 돌출된다. 게이트 전극(GE)은 게이트 라인(GL)에 연결되거나 게이트 라인(GL)의 일부일 수 있다. 제1 방향(D1)은 채널 폭 방향으로 지칭될 수 있으며, 제2 방향(D2)은 채널 길이 방향으로 지칭될 수 있다.
액티브 층(ACT)은 게이트 전극(GE) 상에서 적어도 부분적으로 게이트 전극(GE)과 중첩한다. 액티브 층(ACT)은 제1 방향(D1)을 따라 연장되는 제1 부분(ACT1)과 제2 방향(D2)을 따라 연장되는 제2 부분(ACT2)을 포함한다. 액티브 층(ACT)은 제1 부분의 액티브 층(ACT1)과 제2 부분의 액티브 층(ACT2)의 경계에서 게이트 전극(GE)과 중첩한다. 제1 부분의 액티브 층(ACT1)은 드레인 영역을 포함하고, 제2 부분의 액티브 층(ACT2)은 채널 영역 및 소스 영역을 포함할 수 있다. 액티브 층(ACT)은 반도체 물질을 포함할 수 있다.
드레인 전극(DE)은 제1 부분의 액티브 층(ACT1) 상에 배치되고, 소스 전극(SE)은 제2 부분의 액티브 층(ACT2) 상에 배치된다. 소스 전극(SE)과 드레인 전극(DE)은 적어도 부분적으로 게이트 전극(GE)과 중첩한다.
드레인 전극(DE)은 데이터 라인(DL)에 연결되거나 데이터 라인(DL)의 일부일 수 있다. 소스 전극(SE)은 도 1에 도시되는 액정층의 화소 전극에 연결될 수 있다.
도 5에 도시된 바와 같이, 소스 전극(SE)은 소스 브랜치 전극들(SBE) 및 소스 메인 전극(SME)을 포함할 수 있다. 도 5에는 소스 전극(SE)이 3개의 소스 브랜치 전극들(SBE)을 포함하는 것으로 도시되어 있지만, 이는 예시적이며, 소스 전극(SE)은 소스 전극(SE)의 제1 방향(D1)에 따른 폭 및 소스 브랜치 전극들(SBE)의 제1 방향(D1)에 따른 폭에 따라, 2개 또는 4개 이상의 소스 브랜치 전극들(SBE)을 포함할 수 있다.
소스 브랜치 전극들(SBE)은 소스 메인 전극(SME)에 공통적으로 연결될 수 있다. 소스 브랜치 전극들(SBE) 각각은 적어도 부분적으로 게이트 전극(GE)과 중첩할 수 있다.
소스 브랜치 전극들(SBE)은 제1 방향(D1)을 따라 제4 거리(w4) 이상 이격될 수 있다. 일 실시예에 따르면, 제4 거리(w4)는 1um일 수 있다. 다른 실시예에 따르면, 제4 거리(w4)는 2um일 수 있다.
채널 영역(CR)은 주 채널 영역(MCR) 및 기생 채널 영역(PCR)을 포함한다. 주 채널 영역(MCR)은 액티브 층(ACT) 상에서 소스 브랜치 전극들(SBE)과 드레인 전극(DE) 사이의 영역으로 정의될 수 있다. 기생 채널 영역(PCR)은 주 채널 영역들(MCR) 사이의 채널 영역으로 정의될 수 있다. 기생 채널 영역(PCR)은 소스 브랜치 전극들(SBE) 사이의 이격 영역에 의해 한정될 수 있다.
도 5에 도시된 바와 같이, 게이트 전극(GE)은 소스 전극(SE) 중에서 소스 브랜치 전극들(SBE)의 일부와만 중첩한다. 따라서, 게이트 전극(GE)과 소스 전극(SE) 간의 기생 커패시턴스는 감소될 수 있다. 액티브 층(ACT) 상에는 주 채널 영역(MCR) 외에 기생 채널 영역(PCR)이 생기기 때문에, 박막 트랜지스터(200c)는 충분한 크기의 턴 온 전류를 출력할 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
100: 박막 트랜지스터 기판
200, 200a, 200b, 200c: 박막 트랜지스터

Claims (18)

  1. 기판; 및
    상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 액티브 층, 및 상기 액티브 층 상의 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,
    상기 소스 전극과 상기 드레인 전극 중 적어도 하나는 복수의 브랜치 전극들, 및 상기 복수의 브랜치 전극들이 연결되는 메인 전극을 포함하고,
    상기 복수의 브랜치 전극들 각각은 적어도 부분적으로 상기 게이트 전극과 중첩하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 브랜치 전극들은 채널 폭 방향으로 서로 적어도 1um이상 이격되는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 브랜치 전극들은 채널 폭 방향으로 서로 적어도 2um이상 이격되는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 액티브 층은 상기 브랜치 전극들에 의해 채널 폭이 한정되는 주 채널 영역들, 및 상기 주 채널 영역들 사이의 기생 채널 영역들을 포함하는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 소스 전극은 복수의 소스 브랜치 전극들, 및 상기 복수의 소스 브랜치 전극들이 연결되는 소스 메인 전극을 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 드레인 전극은 복수의 드레인 브랜치 전극들, 및 상기 복수의 드레인 브랜치 전극들이 연결되는 드레인 메인 전극을 포함하는 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 박막 트랜지스터, 및 상기 소스 전극에 연결되는 화소 전극을 포함하는 화소; 및
    상기 드레인 전극에 연결되고, 상기 화소에 데이터 전압을 인가하는 데이터 라인을 더 포함하는 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 소스 전극에 연결되는 데이터 라인; 및
    상기 데이터 라인에 연결되는 복수의 화소들을 더 포함하는 박막 트랜지스터 기판을 더 포함하는 박막 트랜지스터 기판.
  9. 기판;
    상기 기판 상에서 제1 방향을 따라 연장되는 제어 라인;
    상기 제1 방향과 상이한 제2 방향을 따라 연장되고, 상기 게이트 전극과 중첩하는 채널 영역을 포함하는 액티브 층; 및
    상기 액티브 층에서 상기 제2 방향을 따라 연장되며, 상기 채널 영역 상에서 서로 이격된 드레인 전극과 소스 전극을 포함하는 데이터 라인을 포함하며,
    상기 소스 전극의 상기 제1 방향에 따른 제1 폭은 상기 드레인 전극의 상기 제1 방향에 따른 제2 폭보다 짧은 박막 트랜지스터 기판.
  10. 제9 항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 적어도 일측으로 적어도 1um이상 짧은 박막 트랜지스터 기판.
  11. 제9 항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 적어도 일측으로 적어도 2um이상 짧은 박막 트랜지스터 기판.
  12. 제9 항에 있어서,
    상기 액티브 층은 상기 게이트 전극과 중첩하는 영역에서 상기 제2 방향을 따라 일정한 폭을 갖는 박막 트랜지스터 기판.
  13. 제9 항에 있어서,
    상기 데이터 라인에 연결되는 복수의 화소들을 더 포함하는 박막 트랜지스터 기판.
  14. 기판; 및
    상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 액티브 층, 및 상기 액티브 층 상의 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,
    상기 소스 전극은 상기 게이트 전극 및 상기 액티브 층과 중첩하는 단부를 갖고,
    상기 액티브 층은 상기 소스 전극의 단부로부터 채널 폭 방향으로 적어도 일측으로 적어도 1um이상 연장되는 박막 트랜지스터 기판.
  15. 제14 항에 있어서,
    상기 액티브 층은 상기 소스 전극의 단부로부터 채널 폭 방향으로 양측으로 적어도 1um이상 연장되는 박막 트랜지스터 기판.
  16. 제14 항에 있어서,
    상기 액티브 층은 상기 소스 전극의 단부로부터 채널 폭 방향으로 적어도 일측으로 적어도 2um이상 연장되는 박막 트랜지스터 기판.
  17. 제14 항에 있어서,
    상기 액티브 층은 상기 소스 전극의 단부의 길이에 의해 채널 폭이 한정되는 주 채널 영역, 및 상기 주 채널 영역의 상기 적어도 일측에 배치되고 적어도 1um이상의 폭을 갖는 기생 채널 영역을 포함하는 박막 트랜지스터 기판.
  18. 제14 항에 있어서,
    상기 박막 트랜지스터, 및 상기 소스 전극에 연결되는 화소 전극을 포함하는 화소; 및
    상기 드레인 전극에 연결되고, 상기 화소에 데이터 전압을 인가하는 데이터 라인을 더 포함하는 박막 트랜지스터 기판.
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