KR102196565B1 - 박막트랜지스터 및 이를 이용한 표시기판 - Google Patents
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Abstract
본 발명의 일례는 상기 금속층을 갖는 소스 전극과 드레인 전극을 포함하며, 상기 소스전극과 드레인 전극에 구비된 금속층은 캡핑층 및 보호층에 의하여 보호된 박막트랜지스터를 제공한다.
Description
본 발명은 박막트랜지스터, 박막트랜지스터를 포함하는 표시기판 및 박막트랜지스터와 표시기판의 제조방법에 대한 것이다.
표시장치는 복수개의 화소가 구비된 표시기판을 갖는다. 예를 들어, 액정표시장치(liquid crystal display, LCD), 유기발광 표시장치(organic light emitting diode display, OLED display), 전기 영동 표시 장치(electrophoretic display) 등의 표시장치는 표시기판에 배치된 복수개의 화소를 포함하며, 각각의 화소는 한 쌍의 전극 및 상기 한 쌍의 전극에 인가되는 전압 또는 전류에 의하여 활성화되는 광학 활성층을 포함한다. 예컨대, 액정 표시 장치는 광학 활성층으로서 액정층을 포함하고, 유기발광 표시장치는 유기 발광층을 포함한다.
이러한 표시장치는 한 쌍의 전극 중 화소전극에 연결되어 전기 신호를 단속하는 스위칭 소자를 포함하며, 광학 활성층이 상기 전기 신호에 의해 활성화되어 영상을 표시한다. 이 때 스위칭 소자는 게이트 라인으로부터 인가되는 주사 신호에 따라 데이터 라인으로부터 인가되는 데이터 신호를 화소 전극에 전달한다. 상기 스위칭 소자는 주로 박막 트랜지스터(thin film transistor; TFT)로 이루어진다.
최근 표시장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해 산화물 반도체 기술이 연구되고 있고, 게이트 라인과 데이터 라인과 같은 신호선의 저항을 감소시키기 방법이 연구되고 있다. 이에 따라, 우수한 비저항 특성 및 전자 이동(electromigration) 특성을 가지는 구리를 이용하여 배선 및 전극을 형성하는 방법이 적극적으로 제안되고 있다.
그러나, 구리는 유리기판과의 접착력이 약하고, 비교적 저온(~ 200℃)에서도 절연층이나 반도체층으로의 확산이 일어나 단일 금속배선 물질로 적용하기에는 실질적으로 어려움이 있다. 따라서 구리를 이용하여 신호선 또는 전극을 형성하는 경우, 구리의 접착특성을 향상시키는 동시에 구리가 반도체층으로 확산되는 것을 방지하는 것이 필요하다.
본 발명의 일례는 전극 또는 배선에 사용되는 구리를 보호하기 위한 보호층을 포함하는 박막트랜지스터 및 상기 박막트랜지스터를 포함하는 표시기판을 제공하고자 한다.
또한, 본 발명의 일례는, 전극 또는 배선에 사용되는 구리를 보호하기 위한 보호층을 포함하는 탑 게이트(top gate)형 박막트랜지스터 및 상기 박막트랜지스터를 포함하는 표시기판을 제공하고자 한다.
본 발명의 일례는, 기판상에 서로 이격되어 배치된 소스 전극과 드레인 전극; 상기 소스 전극과 드레인 전극 사이의 기판상에 배치되며, 상기 소스 전극과 드레인 전극의 상면 중 적어도 일부를 덮는 보호층; 상기 소스 전극과 드레인 전극 사이의 상기 보호층상에 배치되며, 상기 소스 전극과 드레인 전극의 상면과 접촉하는 반도체층; 및 상기 반도체층과 절연되어 상기 반도체층상에 배치된 게이트 전극;을 포함하는 박막트랜지스터를 제공한다.
본 발명의 일례에서, 상기 소스 전극과 드레인 전극은 각각, 기판상에 배치된 금속층; 및 상기 금속층상에 배치된 캡핑층(capping layer)을 포함한다.
본 발명의 일례에서, 상기 금속층은 구리(Cu)를 포함한다.
본 발명의 일례에서, 상기 캡핑층은 IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITO(Indium Tin Oxide), AZO(Aluminum doped Zinc Oxide), SnO(Tin Oxied), IGZO(Indium Gallium Zinc Oxide) 및 ZrO(Zirconium Oxide)로 이루어진 군에서 선택된 적어도 하나를 포함한다.
본 발명의 일례에서, 상기 기판과 상기 금속층 사이에 블락층(blocking layer)을 더 배치된다.
본 발명의 일례에서, 상기 블락층은 상기 캡핑층과 동일한 물질로 이루어진다.
본 발명의 일례에서, 상기 반도체층은 산화물 반도체로 되어 있다.
본 발명의 일례에서, 상기 산화물 반도체는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함한다.
본 발명의 일례에서, 상기 보호층은 산화규소(silicon oxide)를 포함한다.
본 발명의 일례에서, 상기 반도체층과 상기 소스 전극이 중첩하는 영역 및 상기 반도체층과 드레인 전극이 중첩하는 영역은 각각 소스 전극과 드레인 전극 면적의 1/2 이하이다.
또한, 본 발명의 일례는, 기판; 상기 기판상에 서로 이격되어 배치된 소스 전극과 드레인 전극; 상기 소스 전극과 드레인 전극 사이의 기판상에 배치되며, 상기 소스 전극과 드레인 전극의 상면 중 적어도 일부를 덮는 보호층; 상기 소스 전극과 드레인 전극 사이의 상기 보호층상에 배치되며, 상기 소스 전극과 드레인 전극의 상면과 접촉하는 반도체층; 및 상기 반도체층과 절연되어 상기 반도체층상에 배치된 게이트 전극; 및 상기 드레인 전극과 연결된 화소전극;을 포함하는 표시기판을 제공한다.
본 발명의 일례에서, 상기 소스 전극과 드레인 전극은 각각, 기판상에 배치된 금속층; 및 상기 금속층상에 배치된 캡핑층(capping layer)을 포함한다.
본 발명의 일례에서, 상기 금속층은 구리(Cu)를 포함한다.
본 발명의 일례에서, 상기 기판과 상기 금속층 사이에 블락층이 배치된다.
본 발명의 일례에서, 상기 반도체층은 산화물 반도체로 되어 있다.
본 발명의 일례에서, 상기 산화물 반도체는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함한다.
본 발명의 일례에서, 상기 반도체층과 상기 소스 전극이 중첩하는 영역 및 상기 반도체층과 드레인 전극이 중첩하는 영역은 각각 소스 전극과 드레인 전극 면적의 1/2 이하이다.
본 발명의 일례에 따른 박막트랜지스터는 구리를 포함하는 전극과 배선을 구비함으로써 저저항 특성을 구현할 수 있고, 또한 보호층을 구비하여 전극과 배선에 사용되는 구리를 안정적으로 보호할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 박막트랜지스터의 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 단면도이다.
도 4a 내지 4g는 도 3에 의한 박막트랜지스터의 제조공정 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시기판의 평면도이다.
도 6은 도 5의 I-I'를 따른 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 단면도이다.
도 4a 내지 4g는 도 3에 의한 박막트랜지스터의 제조공정 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시기판의 평면도이다.
도 6은 도 5의 I-I'를 따른 단면도이다.
이하, 도면 및 실시예를 참조하여 본 발명을 상세하게 설명한다. 그러나, 본 발명의 범위가 하기 설명하는 도면이나 실시예에 의하여 한정되는 것은 아니다.
도면에서, 발명의 이해를 돕기 위하여 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서 도면은 발명의 이해를 돕기 위한 것으로 해석해야 한다. 도면에서 동일한 역할을 하는 요소들은 동일한 부호로 표시된다.
또한, 어떤 층이나 구성요소가 다른 층이나 또는 구성요소의 '상'에 있다라고 기재되는 경우에는, 상기 어떤 층이나 구성요소가 상기 다른 층이나 구성요소와 직접 접촉하여 배치된 경우 뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
이하 도 1을 참조하여 본 발명의 제 1 실시예에 따른 박막트랜지스터를 설명한다.
도 1의 박막트랜지스터는 기판(110)상에 서로 이격되어 배치된 소스 전극(120)과 드레인 전극(130)을 포함한다.
기판(110)은 유리 또는 플라스틱과 같은 절연물질로 만들어진다. 기판(110)은 스테인레스강과 같은 금속재료로 만들어질 수도 있다.
기판(110)상에 버퍼층(113)이 배치된다. 버퍼층(113)은 다양한 무기막들 및 유기막들 중에서 선택된 하나 이상의 막을 포함할 수 있다. 버퍼층(113)은 불순 원소 또는 수분과 같이 불필요한 성분이 박막트랜지스터로 침투하는 것을 방지하면서 동시에 표면을 평탄화하는 역할을 한다. 버퍼층(113)은 생략될 수도 있다.
버퍼층(113)상에 소스 전극(120)과 드레인 전극(130)이 배치된다. 소스 전극(120)과 드레인 전극(130)은 각각 금속층(122, 132) 및 금속층(122, 132)상에 배치된 캡핑층(123, 133)을 포함한다.
금속층(122, 132)은 구리(Cu)를 포함한다. 구리는 종래 표시장치의 전극과 배선으로 사용되던 몰리브덴, 크롬, 탄탈륨, 티타늄 등에 비하여 우수한 비저항 특성 및 전자 이동(electromigration) 특성을 가지기 때문에 박막트랜지스터의 고속 구동을 실현할 수 있고, 또한 대면적 표시장치에서 신호선의 저항 증가를 감소시킬 수 있다. 또한 금속층(122, 132)은 알루미늄(Al)을 포함할 수도 있다.
한편, 금속층(122, 132)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금을 더 포함할 수도 있다. 예를 들어, 상기 내화성 금속막과 구리막을 포함하는 다중막 구조를 가질 수도 있다. 상기 다중막 구조의 예로, 크롬 또는 몰리브덴 하부막과 구리 상부막으로 된 이중막, 몰리브덴 하부막과 구리 중간막과 몰리브덴 상부막으로 된 삼중막 등이 있다.
금속층(122, 132)상에 캡핑층(capping layer)(123, 133)이 배치된다. 캐핑층(123, 133)은 금속층(122, 132)을 보호하는 역할을 한다. 예를 들어, 금속층(122, 132)으로 구리(Cu)가 사용되는 경우 캐핑층(123, 133)은 구리의 보호에 유용하다. 구리는 우수한 전기전도 특성이 있지만, 절연막이나 반도체층(150)으로의 확산이 일어나 절연막이나 반도체층(150)을 오염시킬 수 있다. 이에, 구리를 포함하는 금속층(122, 132)상에 캐핑층(123, 133)을 배치하여 구리가 반도체층으로 확산되는 것을 방지한다.
캡핑층(123, 133)은 IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITO(Indium Tin Oxide), AZO(Aluminum doped Zinc Oxide), SnO(Tin Oxied), IGZO(Indium Gallium Zinc Oxide) 및 ZrO(Zirconium Oxide)로 이루어전 군에서 선택된 적어도 하나를 포함한다.
도 1에서 소스 전극(120)과 드레인 전극(130)은 금속층(122, 132) 및 캡핑층(123, 133)으로 된 2중층 구조를 가진다.
소스 전극(120)과 드레인 전극(130)의 사이에 보호층(140)이 배치된다. 도 1에서 보호층(140)은 소스 전극(120)과 드레인 전극(130)의 상면으로 연장되어 소스 전극(120)과 드레인 전극(130) 상면 중 적어도 일부를 덮는다. 보호층(140)은 소스 전극(120)과 드레인 전극(130)의 패터닝 과정에서 측면에 노출되는 금속층(122, 132)를 보호한다. 금속층(122, 132)이 구리(Cu)를 포함하는 경우, 보호층(140)이 구리를 보호하여 구리가 직접 반도체층(150)과 접촉하는 것을 방지한다.
즉, 소스 전극(120) 및 드레인 전극(130)을 구성하는 금속층(122, 132)의 상면은 캡핑층(123, 133)에 의하여 보호되고, 측면은 보호층(140)에 의하여 보호된다.
보호층(140)은 절연성 물질로 이루어지는데, 금속, 특히 구리(Cu)의 확산에 대한 저항성을 가진 물질로 이루어진다. 보호층(140)은 예를 들어 SiOx와 같은 산화규소(silicon oxide)로 만들어질 수 있다.
보호층(140)상의 일부에 반도체층(150)이 배치된다. 반도체층(150)은 소스 전극(120)의 상면 및 드레인 전극(130)의 상면의 일부와 접촉한다.
반도체층(150)은 산화물 반도체에 의하여 형성될 수 있다. 반도체층(150)이 비정질 규소 또는 다결정 규소 등의 반도체 재료에 의하여 형성될 수도 있다.
산화물 반도체로 이루어진 반도체층(150)은 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함한다.
예를 들어, 반도체층(150)은 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물로 만들어질 수 있는데, 또는 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(In-Zn-O), 아연-주석 산화물(Zn-Sn-O) 등과 같은 산화물 반도체로 만들어질 수 있다.
구체적으로, 상기 반도체층(150)은, 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함하는 IGZO계의 산화물 반도체로 이루어질 수 있다. 이외에도 반도체층(150)은 In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물로 이루어질 수 있다.
반도체층(150)상에 게이트 절연막(165)이 배치되고, 게이트 절연막(165)상에 게이트 전극(160)이 배치된다.
게이트 절연막(165)은 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 만들어질 수 있는데, 물리적 또는 화학적 성질이 다른 두 개 이상의 절연막을 포함하는 다층막 구조를 가질 수 있다.
게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금 등의 알루미늄 계열 금속, 은(Ag)이나 은 합금 등의 은 계열 금속, 구리(Cu)나 구리 합금 등의 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등의 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 게이트 전극(160)은 물리적 또는 화학적 특성이 다른 두 개 이상의 도전막이 적층된 다중막 구조를 가질 수 있다.
게이트 전극(160)은 공간적으로 소스 전극(120)과 드레인 전극(130) 사이에 배치되어 반도체층(150)과 적어도 일부가 중첩된다.
도 1에 개시된 박막트랜지스트는 탑게이트 구조이다. 이 때, 게이트 전극(160)과 소스 전극(120) 사이 또는 게이트 전극(160)과 드레인 전극(130) 사이에서 기생 커패시턴스(capitance)가 생성되는 것을 억제하기 위하여, 소스 전극(120)과 드레인 전극(130)이 반도체층(150)과 중첩하는 영역은 각각 소스 전극(120)과 드레인 전극(130) 면적의 1/2 이하가 되도록 한다.
탑게이트 구조의 박막트랜지스터에서, 반도체층(150)과 소스 전극(120) 또는 드레인 전극(130)이 중첩하는 영역이 상기와 같이 조정되고, 게이트 전극(160)이 반도체층(150) 영역 내에 배치되는 경우, 게이트 전극(160)과 소스 전극(120)의 중첩영역 및 게이트 전극(160)과 드레인 전극(130)의 중첩영역이 감소되어 박막트랜지스터에서의 기생 커패시턴스 발생이 줄어든다.
또한, 소스 전극(120)과 드레인 전극(130)의 상부에 캐핑층(123, 133)이 배치되어 있기 때문에 반도체층(150)을 형성하기 위한 에칭 등의 식각 과정에서 소스 전극(120)과 드레인 전극(130)이 손상되는 것이 방지된다.
이하 도 2를 참조하여 본 발명의 제 2 실시예에 따른 박막트랜지스터를 설명한다. 이하에서, 중복을 피하기 위하여, 각 실시예별로 동일한 구성요소에 대한 설명은 생략한다.
도 2의 박막트랜지스터는 기판(110)과 금속층(122, 132) 사이에 배치된 블락층(blocking layer)(121, 131)을 포함한다. 블락층 (121, 131)은 금속층(122, 132)을 보호하는 역할을 할 뿐 아니라 금속층(122, 132)과 기판(110) 또는 버퍼층(113) 사이의 접착력을 향상시킬 수 있다. 블락층(121, 131)은 캡핑층(123, 133)과 동일한 재료로 만들어질 수 있다. 예를 들어, 블락층(121, 131)은 IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITO(Indium Tin Oxide), AZO(Aluminum doped Zinc Oxide), SnO(Tin Oxied), IGZO(Indium Gallium Zinc Oxide) 및 ZrO(Zirconium Oxide)로 이루어전 군에서 선택된 적어도 하나를 포함한다.
도 2에서 소스 전극(120)과 드레인 전극(130)은 블락층(121, 131), 금속층(122, 132) 및 캡핑층(123, 133)으로 된 3중층 구조를 가진다.
이하 도 3을 참조하여 본 발명의 제 3 실시예에 따른 박막트랜지스터를 설명한다.
도 3에 개시된 박막트랜지스터는 기판(110)과 금속층(122, 132) 사이에 배치된 블락층 (121, 131)을 구비하는 대신 버퍼층(113)이 생략된다. 금속층(122, 132) 하부에 블락층 (121, 131)이 배치되어, 금속층(122, 132)을 보호하는 동시에 금속층(122, 132)과 기판(110) 사이의 접착력을 향상시킬 수 있기 때문에 버퍼층(113)이 생략될 수 있다.
도 2에서 소스 전극(120)과 드레인 전극(130)은 블락층(121, 131), 금속층(122, 132) 및 캡핑층(123, 133)으로 된 3중층 구조를 가진다.
이하 도 4a 내지 도 4d를 참조하여 도 3의 박막트랜지스터를 제조하는 방법을 설명한다.
먼저, 유리 또는 플라스틱 등으로 이루어진 기판(110)상에 블락층(121, 131) 재료, 금속층(122, 132) 재료 및 캡핑층(123, 133) 재료를 순차적으로 도포 및 적층하고, 상기 적층된 블락층(121, 131), 금속층(122, 132) 및 캡핑층(123, 133)를 일괄 패터닝하여 소스 전극(120)과 드레인 전극(130)을 형성한다(도 4a).
블락층(121, 131), 금속층(122, 132) 및 캡핑층(123, 133)을 구성하는 재료는 상기에 설명하였으므로 구체적인 설명은 생략한다.
소스 전극(120)과 드레인 전극(130) 형성을 위하여 포토레지스트를 사용하는 포토리소그래피 공정이 적용될 수 있다. 이 때, 소스 전극(120)과 연결되는 데이터 라인(125)도 소스 전극(120)과 함께 형성될 수 있다. 한편, 소스 전극(120)과 드레인 전극(130)을 형성하는 방법이 포토리소그래피 공정으로 한정되는 것은 아니며, 당업계에서 공지된 다른 방법에 의하여 소스 전극(120)과 드레인 전극(130)을 형성할 수도 있다.
도면에 도시되지 않았지만, 블락층(121, 131), 금속층(122, 132) 및 캡핑층(123, 133)을 형성하기 전에, 기판(110)상에 버퍼층(113)을 형성할 수도 있다. 버퍼층(113) 형성을 위하여, 무기물 및 유기물을 이용하여 무기막 및 유기막을 형성하는 과정을 각각 적어도 1회 이상 실시할 수 있다.
소스 전극(120)과 드레인 전극(130)을 포함하는 기판(110) 전체에 보호층 형성 물질을 도포하고 패터닝하여 보호층(140)을 형성한다(도 4b).
이 때, 소스 전극(120)과 드레인 전극(130) 상면의 일부가 노출되도록 보호층(140)이 패터닝된다. 보호층(140) 형성에도 포토레지스트를 사용하는 포토리소그래피 공정이 적용될 수 있다. 보호층(140) 형성을 위하여 포토리소그래피 방법외에 당업계에 공지된 다른 방법이 적용될 수도 있다. 보호층(140)의 구조 및 재료는 상기에서 설명하였으므로 구체적인 설명은 생략한다.
보호층(140) 및 노출된 소스 전극(120)과 드레인 전극(130)의 상면을 포함하는 기판(110)상의 전면에 걸쳐 반도체층(150) 형성용 물질 및 게이트 절연막(165) 형성용 물질을 순차적으로 도포한 후 패터닝하여 반도체층(150)과 게이트 절연막(165)을 일괄 형성한다(도 4c).
반도체층(150)은 산화물 반도체 재료에 의하여 형성될 수 있다. 산화물 반도체 재료는 상기에서 설명되었으므로 구체적인 설명은 생략한다.
게이트 절연막(165)은 질화규소(SiNx) 또는 산화규소(SiOx) 등을 이용하여 단일막 또는 다층막으로 형성될 수 있다.
게이트 절연막(165)을 포함하는 기판(110)상의 전면에 게이트 전극용 물질을 도한 후 패터닝하여 게이트 전극(160)을 형성한다(도 4d). 이 때 게이트 전극(160)과 연결된 게이트 라인(161)도 함께 형성될 수 있다. 게이트 라인(161)은 게이트 전극(160)과 동일한 물질로 만들어질 수 있다. 게이트 전극(160) 형성용 재료는 상기에서 설명하였으므로 구체적인 설명은 생략한다.
이하, 도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 표시기판을 설명한다. 도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 표시기판의 화소를 도시한 배치도이며, 도 6은 도 5의 I-I'를 잘라 도시한 단면도이다.
도 5 및 도 6을 참조하면, 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(110) 위에 복수의 데이터 라인(125)이 형성되어 있다.
데이터 라인(125)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트 라인(161)과 교차한다. 게이트 전극(160)을 향하여 연장되어 있는 복수의 소스 전극(120)이 데이터 라인(125)에 연결되어 있다.
드레인 전극(130)은 데이터 라인(125)과 이격되어 있고 화소 전극(210)쪽으로 연장되어 있다.
데이터 라인(125), 소스 전극(120) 및 드레인 전극(130)은 각각 기판(110)상에 배치된 금속층(122, 132) 및 금속층(122, 132)상에 배치된 캡핑층(123, 133)을 포함한다. 금속층(122, 132)은 구리(Cu)를 포함할 수 있다. 구리는 우수한 비저항 특성 및 전자 이동(electromigration) 특성을 가지기 때문에 박막트랜지스터의 고속 구동을 실현할 수 있고, 또한 대면적 표시장치에서 신호선의 저항 증가를 감소시킬 수 있다. 또한 금속층(122, 132)은 알루미늄(Al)을 포함할 수도 있다.
캡핑층(capping layer)(123, 133)은 금속층(122, 132)상에 배치되어 금속층(122, 132)을 보호하는 역할을 한다. 금속층(122, 132)으로 구리(Cu)가 사용되는 경우 캐핑층(123, 133)은 구리가 반도체층으로 확산되는 것을 방지할 수 있다.
기판(110)과 금속층(122, 132) 사이에 블락층(blocking layer)(121, 131)이 배치된다. 블락층(121, 131) 역시 금속층(122, 132)을 보호하는 역할을 할 수 있다.
캡핑층(123, 133)과 블락층(121, 131)은 동일한 재료로 만들어질 수 있는데, 예를 들어, IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITO(Indium Tin Oxide), AZO(Aluminum doped Zinc Oxide), SnO(Tin Oxied), IGZO(Indium Gallium Zinc Oxide) 및 ZrO(Zirconium Oxide)로 이루어전 군에서 선택된 적어도 하나를 이용하여 만들어질 수 있다.
도 5 및 6에서 데이터 라인(125), 소스 전극(120)과 드레인 전극(130)은 블락층(121, 131), 금속층(122, 132) 및 캡핑층(123, 133)으로 된 3중층 구조를 가진다.
보호층(140)은 소스 전극(120)과 드레인 전극(130) 사이에 배치되어, 패터닝 과정에서 소스 전극(120)과 드레인 전극(130)의 측면으로 노출되는 금속층(122, 132)을 보호한다. 특히, 금속층(122, 132)이 구리(Cu)로 이루어진 경우, 보호층(140)은 구리가 직접 반도체층(150)과 접촉하는 것을 방지한다.
보호층(140)은 예를 들어 SiOx와 같은 산화규소(silicon oxide)를 포함한다.
보호층(140)상에 반도체층(150)이 배치된다. 반도체층(150은 소스 전극(129)의 상면 및 드레인 전극(130)의 상면과 접촉한다.
반도체층(150)은 산화물 반도체에 의하여 형성될 수 있다.
산화물 반도체로 된 반도체층(150)은 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함한다. 산화물 반도체 및 산화물 반도체로 된 반도체층(140)은 상기에서 설명하였으므로 구체적인 설명은 생략한다.
반도체층(150)상에 게이트 절연막(165)이 배치된다. 게이트 절연막(165)은 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 만들어질 수 있는데, 물리적 또는 화학적 성질이 다른 두 개 이상의 절연막을 포함하는 다층막 구조를 가질 수 있다.
게이트 절연막(165)상에 게이트 전극(160)이 배치된다. 게이트 전극(160)은 게이트 라인(161)으로부터 연장되어 있다.
게이트 라인(161)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트 라인(161)은 게이트 라인(161)으로부터 돌출한 복수의 게이트 전극(160)을 포함한다.
게이트 라인(161)과 데이터 라인(125)를 경계로 하나의 화소가 정의될 수 있다. 그러나 화소가 반드시 게이트 라인(161)과 데이터 라인(125)를 경계로 정해지는 것으로 한정되는 것은 아니며, 화소정의막 또는 블랙 매트릭스에 의하여 화소가 정의될 수도 있다.
게이트 라인(161) 및 게이트 전극(160)은 각각 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 망간(Mn) 등으로 이루어질 수 있다.
또한, 게이트 라인(161) 및 게이트 전극(160)은 서로 물리적 또는 화학적 성질이 다른 막들이 적층되어 형성될 수도 있다.
본 실시예에서 게이트 라인(161) 및 게이트 전극(160)은, 단일막, 이중막 또는 삼중막 형태로 형성될 수 있다.
하나의 게이트 전극(160), 하나의 소스 전극(120) 및 하나의 드레인 전극(130)은 반도체층(150)과 함께 하나의 박막트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막트랜지스터의 채널 영역은 소스 전극(120)과 드레인 전극(130) 사이에 형성된다.
게이트 라인(161), 게이트 전극(160), 노출된 반도체층(150), 노출된 소스 전극(120)과 드레인 전극(130) 및 노출된 보호층(140)상에 평탄화층(170)이 배치된다. 평탄화층(170)은 질화 규소나 산화 규소 등의 무기 절연물, 유기 절연물, 저유전율 절연물 등으로 만들어진다.
평탄화층(170) 증착시 금속 물질, 특히 구리로 형성된 데이터 라인(125), 소스 전극(120) 및 드레인 전극(130)이 평탄화층(170)과 직접 접촉하는 경우, 구리 산화물(CuOx)이 생성되어 리프팅(lifting)이 발생하거나, 평탄화층(170)에 하기 설명하는 컨택홀(173)을 형성할 때 부식이 일어날 수 있다. 하지만, 본 실시예에 따르면, 데이터 라인(125), 소스 전극(120) 및 드레인 전극(130)은 상면에 캡핑층(123, 133)비 배치되고 측면에 보호층(140)이 배치되기 때문에 데이터 라인(125), 소스 전극(120), 및 드레인 전극(130)에 포함된 구리에 의한 리프팅(lifting) 및 부식이 방지될 수 있다.
평탄화층(170)에는 드레인 전극(130)의 일단을 드러내는 복수의 컨택홀(contact hole)(173)이 형성되어 있다.
평탄화층(170) 위에는 화소 전극(pixel electrode)(210)이 형성되어 있다. 화소 전극(210)은 컨택홀(173)을 통하여 드레인 전극(130)과 물리적, 전기적으로 연결되어 있으며, 드레인 전극(130)으로부터 데이터 전압을 인가 받는다.
화소전극은 IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITO(Indium Tin Oxide), AZO(Aluminum doped Zinc Oxide), SnO(Tin Oxied), IGZO(Indium Gallium Zinc Oxide), ZrO(Zirconium Oxide)등과 같은 투명전도성산화물(TCO)로 이루어질 수 있으며, 상기 투명전도성산화물(TCO)과 금속으로 이루어진 다중막 구조로 이루어질 수도 있다.
도면에 도시되지 않았지만, 화소 전극(210) 상에 발광층이 배치되고 발광층 상에 공통전극이 배치되어 유기발광 표시장치용 표시기판이 형성될 수 있다.
또한, 기판(110)상에 화소전극(210)과 이격된 공통전극 및 대향기판이 배치되고, 기판(110)과 대향기판 사이에 액정이 배치되어 액정표시장치용 표시기판이 형성될 수도 있다.
이와 같이, 본 발명의 일 실시예에 의한 표시기판은 데이터 라인(125), 소스 전극(120) 및 드레인 전극(130)에 구리가 사용하고, 또한 반도체층(140)에 산화물 반도체가 사용되지만, 데이터 라인(125), 소스 전극(120) 및 드레인 전극(130)에 사용된 구리가 보호층(140) 및 캡핑층(123, 133)에 의하여 보호되기 때문에 반도체층(140)으로의 구리의 확산 및 구리에 의한 평탄화층(170)부식이 방지되어 저저항의 배선패턴을 가질 수 있고 고속 구동을 실현할 수 있다.
이상에서 도면 및 실시예를 중심으로 본 발명을 설명하였다. 상기 설명된 도면과 실시예는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능할 것이다. 따라서, 본 발명의 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 기판 120: 소스 전극
130: 드레인 전극 160: 게이트 전극
121, 131: 블락층 122, 132: 금속층
123, 133: 캡핑층 140: 보호층
150: 반도체층 165: 게이트 절연막
130: 드레인 전극 160: 게이트 전극
121, 131: 블락층 122, 132: 금속층
123, 133: 캡핑층 140: 보호층
150: 반도체층 165: 게이트 절연막
Claims (17)
- 기판;
상기 기판 상에 서로 이격되어 배치된 소스 전극과 드레인 전극;
상기 기판 및 상기 소스 전극과 드레인 전극 상에 배치되며, 상기 소스 전극과 드레인 전극의 상면의 일부를 노출하는 개구부를 정의하는 보호층;
상기 소스 전극과 드레인 전극 사이의 상기 보호층 상에 배치되며, 상기 개구부 내에서 상기 노출된 소스 전극과 드레인 전극의 상면의 일부와 적어도 부분적으로 접촉하는 반도체층; 및
상기 반도체층과 절연되어 상기 반도체층 상에 배치된 게이트 전극;
을 포함하는 박막트랜지스터. - 제 1항에 있어서, 상기 소스 전극과 드레인 전극은 각각,
기판상에 배치된 금속층; 및
상기 금속층상에 배치된 캡핑층(capping layer)을 포함하는 박막트랜지스터. - 제 2항에 있어서, 상기 금속층은 구리(Cu)를 포함하는 박막트랜지스터.
- 제 2항에 있어서, 상기 캡핑층은 IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITO(Indium Tin Oxide), AZO(Aluminum doped Zinc Oxide), SnO(Tin Oxied), IGZO(Indium Gallium Zinc Oxide) 및 ZrO(Zirconium Oxide)로 이루어진 군에서 선택된 적어도 하나를 포함하는 박막트랜지스터.
- 제 2항에 있어서, 상기 기판과 상기 금속층 사이에 배치된 블락층(blocking layer)을 더 포함하는 박막트랜지스터.
- 제 5항에 있어서, 상기 블락층은 상기 캡핑층과 동일한 물질로 이루어진 박막트랜지스터.
- 제 1항에 있어서, 상기 반도체층은 산화물 반도체로 된 박막트랜지스터.
- 제 7항에 있어서, 상기 산화물 반도체는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함하는 박막트랜지스터.
- 제 1항에 있어서, 상기 보호층은 산화규소(silicon oxide)를 포함하는 박막트랜지스터.
- 제 1항에 있어서, 상기 반도체층과 상기 소스 전극이 중첩하는 영역 및 상기 반도체층과 드레인 전극이 중첩하는 영역은 각각 소스 전극과 드레인 전극 면적의 1/2 이하인 박막트랜지스터.
- 기판;
상기 기판 상에 서로 이격되어 배치된 소스 전극과 드레인 전극;
상기 기판 및 상기 소스 전극과 드레인 전극 상에 배치되며, 상기 소스 전극과 드레인 전극의 상면의 일부를 노출하는 개구부를 정의하는 보호층;
상기 소스 전극과 드레인 전극 사이의 상기 보호층 상에 배치되며, 상기 개구부 내에서 상기 노출된 소스 전극과 드레인 전극의 상면의 일부와 적어도 부분적으로 접촉하는 반도체층; 및
상기 반도체층과 절연되어 상기 반도체층 상에 배치된 게이트 전극; 및
상기 드레인 전극과 연결된 화소전극;
을 포함하는 표시기판. - 제 11항에 있어서, 상기 소스 전극과 드레인 전극은 각각,
기판상에 배치된 금속층; 및
상기 금속층상에 배치된 캡핑층(capping layer)을 포함하는 표시기판. - 제 12항에 있어서, 상기 금속층은 구리(Cu)를 포함하는 표시기판.
- 제 12항에 있어서, 상기 기판과 상기 금속층 사이에 배치된 블락층을 더 포함하는 표시기판.
- 제 11항에 있어서, 상기 반도체층은 산화물 반도체로 된 표시기판.
- 제 15항에 있어서, 상기 산화물 반도체는 아연(Zn), 갈륨(Ga), 인듐(In) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 하나를 포함하는 표시기판.
- 제 11항에 있어서, 상기 반도체층과 상기 소스 전극이 중첩하는 영역 및 상기 반도체층과 드레인 전극이 중첩하는 영역은 각각 소스 전극과 드레인 전극 면적의 1/2 이하인 표시기판.
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