KR20170097259A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제 1 방향으로 연장된 데이터 라인, 상기 데이터 라인 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되며, 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 게이트 라인, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 게이트 라인 및 데이터 라인의 교차지점에 배치된 박막 트랜지스터 및 상기 게이트 라인과 동일한 층에 배치되며, 상기 데이터 라인과 중첩하는 제 1 차폐 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치에 관한 것으로, 특히 개구율을 향상시킬 수 있는 표시 장치 및 이의 제조 방법에 대한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP), 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
이 중, 액정 표시 장치는 서로 대향되도록 배치된 두 개의 기판, 두 개의 기판 중 적어도 하나의 기판 상에 배치된 전극, 및 두 개의 기판 사이에 삽입된 액정층을 포함한다.
이러한 액정 표시 장치는 일반적으로 하나의 기판에 복수의 박막 트랜지스터와 화소 전극이 배치되고, 다른 하나의 기판에 복수개의 컬러 필터, 차광부, 및 공통 전극이 배치된 구조를 갖는다. 그렇지만 최근, 공통 전극을 제외한 컬러 필터, 차광부, 및 화소 전극 등을 하나의 기판에 형성하는 구조(color filter on array, COA)를 채용하고 있다.
또한, 최근 화소의 개구율 확보를 위해, 화소 전극과 데이터선을 서로 인접하게 또는 중첩하도록 배치한다. 이로 인하여 화소 전극과 연속적으로 변하는 전압을 인가하는 데이터 라인 사이에 기생 용량이 발생하며, 이러한 기생 용량으로 인하여 불량이 발생한다.
기생 용량을 감소시키기 위해 배치되는 차폐 전극을 포함하는 표시 장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제 1 방향으로 연장된 데이터 라인, 상기 데이터 라인 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되며, 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 게이트 라인, 상기 게이트 라인으로부터 돌출된 게이트 전극, 상기 게이트 라인 및 데이터 라인의 교차지점에 배치된 박막 트랜지스터 및 상기 게이트 라인과 동일한 층에 배치되며, 상기 데이터 라인과 중첩하는 제 1 차폐 전극을 포함한다.
상기 제 1 차폐 전극은 상기 게이트 라인과 동일한 물질을 포함할 수 있다.
상기 제 1 차폐 전극은 상기 데이터 라인보다 더 넓은 폭을 가질 수 있다.
상기 박막 트랜지스터는, 상기 기판 상에 배치되며, 상기 데이터 라인으로부터 연장된 소스 전극, 상기 소스 전극과 이격되어 배치된 드레인 전극, 상기 소스 전극과 드레인 전극 사이에 배치된 반도체층을 포함할 수 있다.
상기 반도체층은 상기 소스 전극 및 드레인 전극의 상부 표면의 적어도 일부와 중첩할 수 있다.
상기 소스 전극 및 드레인 전극은 상기 반도체층 상에 배치되며, 상기 반도체층의 적어도 일부와 중첩할 수 있다.
상기 반도체층 상에 배치되는 오믹 컨택층을 더 포함하고, 상기 소스 전극 및 드레인 전극은 상기 오믹 컨택층 상에 배치될 수 있다.
상기 반도체층 아래에 배치되는 차광 패턴을 더 포함할 수 있다.
상기 게이트 절연막 상에 배치되는 컬러 필터를 더 포함할 수 있다.
상기 컬러 필터는, 상기 게이트 절연막과 상기 게이트 전극 사이에 배치될 수 있다.
상기 컬러 필터는, 상기 게이트 전극 상에 배치될 수 있다.
상기 박막 트랜지스터에 연결되는 화소 전극을 더 포함하며, 상기 제 1 차폐 전극의 단부는 상기 화소 전극과 중첩될 수 있다.
상기 화소 전극과 동일한 층에 배치되며, 상기 게이트 라인과 중첩하는 제 2 차폐 전극을 더 포함할 수 있다.
상기 제 2 차폐 전극은 상기 화소 전극과 동일한 물질을 포함할 수 있다.
상기 제 2 차폐 전극은 상기 게이트 라인보다 더 넓은 폭을 가질 수 있다.
본 발명에 따른 표시 장치는 게이트 라인과 동일한 물질을 포함하는 차폐 전극을 배치시킴으로써, 화소 전극과 데이터 라인 사이에 발생하는 기생 용량을 감소시킬 수 있다.
도 1은 제 1 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
도 2는 도 1에 도시된 어느 하나의 화소에 대한 평면도이다.
도 3은 도 2의 I-I'의 선을 따라 자른 단면도이다.
도 4은 본 발명의 다른 실시예에 따른 단면도이다.
도 5는 도 2의 Ⅱ-Ⅱ'을 따라 절단한 단면도이다.
도 6는 본 발명의 다른 실시예에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들에 따른 표시 장치는 액정 표시 장치인 것을 전제로 설명하지만 이에 한정되는 것은 아니며, 본 발명은 유기 전계 발광 표시 장치에 적용될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치는 박막 트랜지스터와 컬러 필터가 동일한 기판 상에 위치한 COA(color filter on array, COA)구조이나, 이에 한정되지는 않는다.
도 1은 제 1 패널(100)에 포함된 화소들을 도식적으로 나타낸 도면이고, 도 2는 도 1 에 도시된 어느 하나의 화소에 대한 평면도이며, 도 3은 도 2의 I-I'의 선을 따라 자른 단면도이다.
도 1 및 도 3을 참고하면, 본 발명의 일 실시예에 따른 표시 장치(10)는 서로 마주보는 제 1 패널(100) 및 제 2 패널(200)과 그 사이에 위치한 액정층(300)을 포함한다.
도 1을 참조하면, 제 1 패널(100)은 복수의 화소들(R,G,B)을 포함한다. 화소들(R,G,B)은, 도 1에 도시된 바와 같이, 제 1 패널(100)의 표시 영역에 위치한다.
화소들(R,G,B)은 행렬 형태로 배열된다. 화소들(R,G,B)은 적색 영상을 표시하는 적색 화소(R), 녹색 영상을 표시하는 녹색 화소(G) 및 청색 영상을 표시하는 청색 화소(B)로 구분된다. 이 때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 적색 화소(R) 및 녹색 화소(G)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 적색 화소(R) 및 녹색 화소(G)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
본 발명의 일 실시예에 따른 제 1 패널(100)은, 도 2 내지 도 3에 도시된 바와 같이, 제 1 기판(110), 차광 패턴(120), 제 1 절연막(130), 데이터 라인(141), 소스 전극(143), 드레인 전극(145), 반도체층(131), 게이트 절연막(150), 컬러 필터(158), 게이트 배선(151,153), 제 2 절연막(160), 화소 전극(170)을 포함한다.
제 1 기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며 제 1 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다. 즉. 제 1 기판(110)은 소다석회 유리(soda lime glass) 또는 보로 실리케이트 유리 등과 같은 투명한 유리 또는 플라스틱 등으로 이루어질 수 있다.
도 2에 도시된 바와 같이, 차광 패턴(120)은 제 1 기판(110) 상에 배치되며, 박막 트랜지스터로 유입되는 광을 차단할 수 있다. 차광 패턴(120)은 후술할 반도체층(131)의 하부에 위치한다.
차광 패턴(120)은 광을 흡수하고 차단할 수 있는 물질로 형성될 수 있다. 예를 들어, 비정질 실리콘 또는 비정질 게르마늄으로 형성될 수 있다.
제 1 절연막(130)은 제 1 기판(110) 및 차광 패턴(120) 상에 배치되며, 외부의 수분이나 습기의 침투를 방지한다. 제 1 절연막(130)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
데이터 배선(141,143,145)은 제 1 절연막(130) 상에 배치된다. 데이터 배선(141,143,145)은 평면상에서 제 1 방향 예컨대, 세로 방향으로 형성되어 게이트 라인(151)과 함께 화소부를 정의하는 데이터 라인(141)과, 데이터 라인(141)으로부터 분지되어 반도체층(131)의 상부까지 연장되어 있는 소스 전극(143)과, 소스 전극(143)과 이격되고 게이트 전극(153) 또는 박막 트랜지스터의 채널 영역을 중심으로 소스 전극(143)과 대향하여 위치하는 드레인 전극(145)을 포함한다.
데이터 라인(141)은 외부로부터 인가된 데이터 제어 신호에 응답하여 데이터 전압을 순차적으로 출력한다. 데이터 전압은 매 프레임마다 서로 다른 극성의 전압이 교대로 입력되거나, 한 프레임 내에서 이웃하는 데이터 라인(141)들에 서로 다른 극성의 전압이 입력될 수 있다.
드레인 전극(145)은 반도체층(131)의 상부에서 화소 전극(170)의 아래까지 연장될 수 있다. 데이터 배선(141,143,145)은 동일한 공정으로 동시에 만들어질 수 있다.
반도체층(131)은 제 1 절연막(130) 상에 배치되며, 소스 전극(143) 및 드레인 전극(145) 사이에 위치한다. 이 때, 본 발명의 일 실시예에 따른 반도체층(131)은 소스 전극(143)과 드레인 전극(145) 상에도 배치된다. 즉, 반도체층(131)은 소스 전극(143) 및 드레인 전극(145)의 상부 표면과 일부 중첩한다. 반도체층(131)은 비정질 실리콘(amorphous Silicon: 이하, a-Si)으로 이루어지거나 또는 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다.
또한, 저항성 접촉층(미도시)은 반도체층(131)과 소스/드레인 전극(143,145) 사이에 배치될 수 있다. 저항성 접촉층(미도시)은 소스/드레인 전극(143,145)과 반도체층(131) 사이의 접촉 특성을 개선시키는 역할을 한다.
여기서, 오믹 콘택층은 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+ a-Si)으로 이루어질 수 있다. 만약, 소스/드레인 전극(143,145)과 반도체층(131) 간의 접촉 특성이 충분히 확보된다면, 본 실시예의 저항성 접촉층(미도시)은 생략될 수도 있다.
게이트 절연막(150)은 제 1 기판(110), 데이터 배선(141,143,145) 및 반도체층(131) 상에 배치된다. 게이트 절연막(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 게이트 절연막(150)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
게이트 절연막(150) 상에 컬러 필터(158)가 배치된다. 컬러 필터(158)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터, 원청색(cyan) 컬러 필터, 원적색(magneta) 컬러 필터 및 백색(white) 컬러 필터 중 어느 하나일 수 있다.
본 발명의 일 실시예에 따른 컬러 필터(158)는 게이트 절연막(150)과 게이트 전극(153) 사이에 배치된다. 또한, 게이트 절연막(150)과 후술할 제 1 차폐 전극(155) 사이에 배치된다.
컬러 필터(158)는 일 방향을 따라 연장되어 제 1 기판(110) 상에 배치된다. 예를 들어 컬러 필터(158)는 제 1 방향, 즉 도면의 세로 방향을 따라 연장된 라인 형태의 평면을 가진다. 또한, 도면 상에서 가로 방향으로 인접한 각 컬러 필터(158)는 경계부에서 서로 중첩할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 단면도이다.
도 4를 참조하면, 컬러 필터(158)는 게이트 절연막(150) 및 게이트 전극(153) 상에 배치된다. 또한, 컬러 필터(158)는 제 1 차폐 전극(155) 상에 배치된다.
컬러 필터(158)는 일 방향을 따라 연장되어 제 1 기판(110) 상에 배치된다. 예를 들어 컬러 필터(158)는 제 1 방향, 즉 도면의 세로 방향을 따라 연장된 라인 형태의 평면을 가진다. 또한, 도면 상에서 가로 방향으로 인접한 각 컬러 필터(158)는 경계부에서 서로 중첩할 수 있다.
다시 도 2 내지 도 3을 참조하면, 게이트 배선(151,153)은 게이트 절연막(150) 상에 배치되어, 게이트 신호를 전달한다. 게이트 배선(151,153)은 게이트 라인(151)과 게이트 전극(153)을 포함한다.
게이트 라인(151)은 제 1 방향으로 연장된 데이터 라인(141)과 교차하는 제 2 방향으로 연장된다. 일 예로, 게이트 라인(151)은 도면상에서 가로 방향으로 뻗어 있다. 게이트 라인(151)은 외부로부터 인가된 게이트 제어 신호에 응답하여 게이트 신호를 순차적으로 출력한다. 게이트 신호는 선택된 게이트 라인(151)과 접속된 박막 트랜지스터들을 턴 온시킬 수 있는 게이트 온 전압(Von)과 선택되지 않은 게이트들과 접속된 박막 트랜지스터들을 턴 오프시킬 수 있는 게이트 오프 전압(Voff)을 갖는다. 게이트 전극(153)은 게이트 라인(151)으로부터 돌출되어 돌기 형태로 형성된다. 게이트 전극(153)은 소스 전극(143) 및 드레인 전극(145)과 함께 박막 트랜지스터의 삼단자를 구성한다.
또한, 게이트 전극(153)은 반도체층(131)에 대응되는 컬러 필터(158)를 관통하여, 게이트 절연막(150) 상에, 반도체층(131)의 적어도 일부와 중첩되게 배치된다.
게이트 배선(151,153)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(151,153)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다.
이 중 한 도전막은 게이트 배선(151,153)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다.
이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(151,153)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
도 2 및 도 3을 참고하여 설명한 박막 트랜지스터 구조는 하나의 실시예일뿐 다양한 형태로 변형될 수 있다. 즉, 본 발명의 실시예에 한정되지 않고, 탑 게이트(top gate) 방식의 박막 트랜지스터를 포함하는 다양한 형태로 변형될 수 있다.
제 1 차폐 전극(155)은 게이트 라인(151)과 동일한 층에 배치되며, 데이터 라인(141)과 중첩된다. 상세하게는 제 1 차폐 전극(155)은 게이트 절연막(150) 상에 게이트 라인(151)과 이격되어 배치되며, 데이터 라인(141)과 실질적으로 평행하게 연장된다. 또한, 제 1 차폐 전극(155)은 데이터 라인(141)과 중첩된다. 이는, 화소 전극(170)이 데이터 라인(141)과 중첩되게 배치될 수 있기 때문에, 데이터 라인(141)과 화소 전극(170) 사이에 발생하는 기생 용량을 최소화하기 위함이다.
제 1 차폐 전극(155)은 데이터 라인(141)보다 더 넓은 폭을 가질 수 있다. 이 경우, 제 1 차폐 전극(155)의 단부는 화소 전극(170)과 중첩될 수 있다. 이 경우, 화소 전극(170)의 배치 영역은 더 넓어질 수 있으므로, 제 1 차폐 전극(155)의 배치에 의한 개구율의 감소를 방지할 수 있다.
제 1 차폐 전극(155)은 게이트 전극(153)과 동일한 물질을 포함한다. 즉, 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
제 1 차폐 전극(155)은 접지(ground)되거나, 일정한 크기를 갖는 직류(dc) 전압을 공급받을 수 있다. 예를 들어, 제 1 차폐 전극(155)은 후술할 공통 전극(240)에 인가되는 전압과 동일한 전압을 공급받거나, 스토리지 전극(미도시)에 인가되는 전압과 동일한 전압을 공급받을 수 있다.
도 5는 도 2의 Ⅱ-Ⅱ’을 따라 절단한 단면도이다.
도 5를 참조하면, 제 1 차폐 전극(155)이 공통 전극(240)에 인가되는 전압과 동일한 전압(Vcom)을 공급받는 경우, 별도의 차광 부재(220) 없이 화소 전극(170)들 사이 영역(BA)에서 전계적 블랙을 구현할 수 있다.
제 2 절연막(160)은 컬러 필터(158), 게이트 배선(151,153) 및 제 1 차폐 전극(155) 상에 배치된다. 제 2 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
화소 전극(170)은 제 2 절연막(160) 상에 배치된다. 화소 전극(170)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 전극일 수 있다. 화소 전극(170)은 게이트 절연막(150), 컬러 필터(158) 및 제 2 절연막(160)을 관통하여 드레인 전극(145)과 연결될 수 있다.
또한, 화소 전극(170)은 제 1 차폐 전극(155)과 다른 층에 위치하므로, 제 1 차폐 전극(155)의 단부와 일부 중첩될 수 있다. 이 경우, 화소 전극(170)의 배치 영역은 더 넓어질 수 있으므로, 제 1 차폐 전극(155)의 배치에 의한 개구율의 감소를 방지할 수 있다.
제 2 차폐 전극(171)은 화소 전극(170)과 동일한 층에 배치된다. 상세하게는 제 2 차폐 전극(171)은 제 2 절연막(160) 상에 배치되며, 게이트 라인(151)과 실질적으로 평행하게 연장되며, 게이트 라인(151)과 중첩된다.
또한, 제 2 차폐 전극(171)은 게이트 라인(151)보다 더 넓은 폭을 가질 수 있다.
제 2 차폐 전극(171)은 화소 전극(170)과 동일한 물질을 포함한다. 즉, 제 2 차폐 전극(171)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 전극일 수 있다.
제 2 차폐 전극(171)은 접지(ground)되거나, 일정한 크기를 갖는 직류(dc) 전압을 공급받을 수 있다. 예를 들어, 제 2 차폐 전극(171)은 후술할 공통 전극(240)에 인가되는 전압과 동일한 전압을 공급받거나, 스토리지 전극(미도시)에 인가되는 전압과 동일한 전압을 공급받을 수 있다.
제 2 차폐 전극(171)이 공통 전극(240)에 인가되는 전압과 동일한 전압(Vcom)을 공급받는 경우, 별도의 차광 부재(220) 없이 전계적 블랙을 구현할 수 있다.
다시 도 2 내지 도 3을 참조하면, 화소 전극(170) 상에 배향막(미도시)이 배치될 수 있다. 배향막(미도시)은 제 1 패널(100) 및 제 2 패널(200) 사이에 전계가 형성되지 않은 상태에서, 액정층(300)의 액정 분자들의 장축이 제 1 패널(100) 및 제 2 패널(200)의 표면에 대하여 수직을 이루도록 배향시킨다.
제 2 패널(200)은 제 2 기판(210), 차광 부재(220), 덮개막(230) 및 공통 전극(240)을 포함한다.
제 2 기판(210)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며 제 2 기판(210)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다. 즉. 제 2 기판(210)은 소다석회 유리(soda lime glass) 또는 보로 실리케이트 유리 등과 같은 투명한 유리 또는 플라스틱 등으로 이루어질 수 있다.
차광 부재(220)는 제 2 기판(210) 상에 배치된다. 차광 부재(220)는 블랙 매트릭스(black matrix)라고도 불리어지며, 크롬산화물(CrOx)과 같은 금속 또는 불투명 유기막 재료 등을 포함할 수 있다. 차광 부재(220)는 생략될 수도 있으며, 제 1 패널(100)에 배치될 수도 있다.
덮개막(230)은 차광 부재(220) 상에 배치된다. 덮개막(230)은 차광 부재(220) 등의 하부층 굴곡 표면을 평탄화하거나 하부층으로부터 불순물의 용출을 방지한다.
공통 전극(240)은 덮개막(230) 상에 배치된다. 본 발명의 일 실시예에서, 공통 전극(240)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다. 또한, 본 발명의 다른 실시예에서, 공통 전극(240)은 복수의 도메인들을 정의하기 위한 십자형 절개부를 가질 수도 있다.
도 6는 본 발명의 다른 실시예에 따른 단면도이다. 본 발명의 다른 실시예에 따른 표시 장치(10)에 관한 설명 가운데 본 발명의 일 실시예에 따른 표시 장치(10)에 관한 설명과 중복되는 내용은 생략한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(10)는 서로 마주보는 제 1 패널(100) 및 제 2 패널(200)과 그 사이에 위치한 액정층(300)을 포함한다.
제 1 패널(100)은 제 1 기판(110), 제 1 기판(110) 상에 배치되며 반도체층(131)의 하부에 배치되는 차광 패턴(120), 제 1 절연막(130), 반도체층(131), 데이터 배선(141,143,145), 게이트 절연막(150), 게이트 배선(151,153), 제 1 차폐 전극(155), 제 2 절연막(160), 화소 전극(170)을 포함한다.
여기서, 반도체층(131)은 제 1 절연막(130) 상에, 차광 패턴(120)과 중첩되며 배치된다. 반도체층(131)은 비정질 실리콘(amorphous Silicon: 이하, a-Si)으로 이루어지거나 또는 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다.
저항성 접촉층(133,135)은 반도체층(131) 상에 배치되며, 제 1 저항성 접촉층(133) 및 제 2 저항성 접촉층(135)을 포함한다. 제 1 및 제 2 저항성 접촉층(133,135)은 반도체층(131)의 채널을 사이에 두고 마주하고 있다. 제 1 저항성 접촉층(133) 및 제 2 저항성 접촉층(135) 중 적어도 하나는 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 만약, 소스/드레인 전극(143,145)과 반도체층(131) 간의 접촉 특성이 충분히 확보된다면, 본 실시예의 저항성 접촉층(133,135)은 생략될 수도 있다.
데이터 배선(141,143,145)은 제 1 절연막(130) 상에 배치된다. 데이터 배선(141,143,145)은 소스 전극(143), 드레인 전극(145) 및 데이터 라인(141)을 포함한다.
소스 전극(143)은 제 1 저항성 접촉층(133) 및 제 1 절연막(130) 상에 배치된다. 소스 전극(143)은 데이터 라인(141)과 일체로 구성된다. 소스 전극(143)의 적어도 일부는 반도체층(131)과 중첩된다. 소스 전극(143)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다.
드레인 전극(145)은 제 2 저항성 접촉층(135) 및 제 1 절연막(130) 상에 배치된다. 드레인 전극(145)의 적어도 일부는 반도체층(131)과 중첩된다. 드레인 전극(145)은 화소 전극(170)에 연결된다.
데이터 라인(141)은 제 1 절연막(130) 상에 배치된다. 데이터 라인(141)은 평면상에서 제 1 방향 예컨대, 세로 방향으로 형성되어 게이트 라인(151)과 함께 화소부를 정의한다.
제 1 절연막(130), 반도체층(131) 및 데이터 배선(141,143,145) 상에 게이트 절연막(150)이 배치된다. 게이트 절연막(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 게이트 절연막(150)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
게이트 절연막(150) 상에 컬러 필터(158)가 배치된다. 컬러 필터(158)는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터, 원청색(cyan) 컬러 필터, 원적색(magneta) 컬러 필터 및 백색(white) 컬러 필터 중 어느 하나일 수 있다.
게이트 배선(151,153)은 게이트 절연막(150) 상에 배치되어, 게이트 신호를 전달한다. 게이트 배선(151,153)은 게이트 라인(151)과 게이트 전극(153)을 포함한다.
일 예로, 컬러 필터(158)는 게이트 절연막(150)과 게이트 전극(153) 사이에 배치된다. 또한, 게이트 절연막(150)과 후술할 제 1 차폐 전극(155) 사이에 배치된다. 컬러 필터(158)는 일 방향을 따라 연장되어 제 1 기판(110) 상에 배치된다. 예를 들어 컬러 필터(158)는 제 1 방향, 즉 도면의 세로 방향을 따라 연장된 라인 형태의 평면을 가진다. 또한, 도면 상에서 가로 방향으로 인접한 각 컬러 필터(158)는 경계부에서 서로 중첩할 수 있다.
다른 예로, 컬러 필터(158)는 게이트 절연막(150) 및 게이트 전극(153) 상에 배치될 수 있다. 또한, 컬러 필터(158)는 제 1 차폐 전극(155) 상에 배치될 수 있다.
게이트 라인(151)은 제 1 방향으로 연장된 데이터 라인(141)과 교차하는 제 2 방향으로 연장된다. 일 예로, 게이트 라인(151)은 도면상에서 가로 방향으로 뻗어 있다. 게이트 라인(151)은 외부로부터 인가된 게이트 제어 신호에 응답하여 게이트 신호를 순차적으로 출력한다. 게이트 신호는 선택된 게이트 라인(151)과 접속된 박막트랜지스터들을 턴 온시킬 수 있는 게이트 온 전압(Von)과 선택되지 않은 게이트들과 접속된 박막트랜지스터들을 턴 오프시킬 수 있는 게이트 오프 전압(Voff)을 갖는다. 게이트 전극(153)은 게이트 라인(151)으로부터 돌출되어 돌기 형태로 형성된다. 게이트 전극(153)은 소스 전극(143) 및 드레인 전극(145)과 함께 박막 트랜지스터의 삼단자를 구성한다.
또한, 게이트 전극(153)은 반도체층(131)에 대응되는 컬러 필터(158)를 관통하여, 게이트 절연막(150) 상에 반도체층(131)의 적어도 일부와 중첩되게 배치된다.
게이트 배선(151,153)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
제 1 차폐 전극(155)은 게이트 라인(151)과 동일한 층에 배치되며, 데이터 라인(141)과 중첩된다. 상세하게는 제 1 차폐 전극(155)은 게이트 절연막(150) 상에 게이트 라인(151)과 이격되어 배치되며, 데이터 라인(141)과 실질적으로 평행하고, 게이트 라인(151)과 중첩된다. 이는, 화소 전극(170)이 데이터 라인(141)과 중첩되게 배치될 수 있기 때문에, 데이터 라인(141)과 화소 전극(170) 사이에 발생하는 기생 용량을 최소화하기 위함이다.
제 1 차폐 전극(155)은 데이터 라인(141)보다 더 넓은 폭을 가질 수 있다. 이 경우, 제 1 차폐 전극(155)의 단부는 화소 전극(170)과 중첩될 수 있다. 이 경우, 화소 전극(170)의 배치 영역은 더 넓어질 수 있으므로, 제 1 차폐 전극(155)의 배치에 의한 개구율의 감소를 방지할 수 있다.
제 1 차폐 전극(155)은 게이트 전극(153)과 동일한 물질을 포함한다. 즉, 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다.
제 1 차폐 전극(155)은 접지(ground)되거나, 일정한 크기를 갖는 직류(dc) 전압을 공급받을 수 있다. 예를 들어, 제 1 차폐 전극(155)은 후술할 공통 전극(240)에 인가되는 전압과 동일한 전압을 공급받거나, 스토리지 전극(미도시)에 인가되는 전압과 동일한 전압을 공급받을 수 있다.
제 1 차폐 전극(155)이 공통 전극(240)에 인가되는 전압과 동일한 전압(Vcom)을 공급받는 경우, 별도의 차광 부재(220) 없이 화소 전극(170)들 사이 영역에서 전계적 블랙을 구현할 수 있다.
제 1 차폐 전극(155) 상에 제 2 절연막(160)이 배치된다. 제 2 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
화소 전극(170)은 제 2 절연막(160) 상에 배치된다. 화소 전극(170)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 전극일 수 있다. 화소 전극(170)은 게이트 절연막(150), 컬러 필터(158) 및 제 2 절연막(160)을 관통하여 드레인 전극(145)과 연결될 수 있다.
또한, 화소 전극(170)은 제 1 차폐 전극(155)과 다른 층에 위치하므로, 제 1 차폐 전극(155)의 단부와 일부 중첩될 수 있다. 이 경우, 화소 전극(170)의 배치 영역은 더 넓어질 수 있으므로, 제 1 차폐 전극(155)의 배치에 의한 개구율의 감소를 방지할 수 있다.
제 2 차폐 전극(171)은 화소 전극(170)과 동일한 층에 배치되며, 게이트 라인(151)과 중첩된다. 상세하게는 제 2 차폐 전극(171)은 제 2 절연막(160) 상에 배치되며, 게이트 라인(151)과 실질적으로 평행하며, 게이트 라인(151)과 중첩된다. 또한, 제 2 차폐 전극(171)은 게이트 라인(151)보다 더 넓은 폭을 가질 수 있다.
제 2 차폐 전극(171)은 화소 전극(170)과 동일한 물질을 포함한다. 즉, 제 2 차폐 전극(171)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 전극일 수 있다.
제 2 차폐 전극(171)은 접지(ground)되거나, 일정한 크기를 갖는 직류(dc) 전압을 공급받을 수 있다. 예를 들어, 제 2 차폐 전극(171)은 후술할 공통 전극(240)에 인가되는 전압과 동일한 전압을 공급받거나, 스토리지 전극(미도시)에 인가되는 전압과 동일한 전압을 공급받을 수 있다.
제 2 차폐 전극(171)이 공통 전극(240)에 인가되는 전압과 동일한 전압(Vcom)을 공급받는 경우, 별도의 차광 부재(220) 없이 전계적 블랙을 구현할 수 있다.
화소 전극(170) 상에 배향막(미도시)이 배치될 수 있다. 배향막(미도시)은 제 1 패널(100) 및 제 2 패널(200) 사이에 전계가 형성되지 않은 상태에서, 액정층(300)의 액정 분자들의 장축이 제 1 패널(100) 및 제 2 패널(200)의 표면에 대하여 수직을 이루도록 배향시킨다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술된 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.
131: 반도체층, 141: 데이터 라인,
151: 게이트 라인, 153: 게이트 전극,
155: 제 1 차폐 전극, 171: 제 2 차폐 전극

Claims (15)

  1. 기판;
    상기 기판 상에 배치되며, 제 1 방향으로 연장된 데이터 라인;
    상기 데이터 라인 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 게이트 라인;
    상기 게이트 라인으로부터 돌출된 게이트 전극;
    상기 게이트 라인 및 데이터 라인의 교차지점에 배치된 박막 트랜지스터; 및
    상기 게이트 라인과 동일한 층에 배치되며, 상기 데이터 라인과 중첩하는 제 1 차폐 전극을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 차폐 전극은
    상기 게이트 라인과 동일한 물질을 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제 1 차폐 전극은
    상기 데이터 라인보다 더 넓은 폭을 갖는 표시 장치.
  4. 제 2 항에 있어서,
    상기 박막 트랜지스터는,
    상기 기판 상에 배치되며, 상기 데이터 라인으로부터 연장된 소스 전극;
    상기 소스 전극과 이격되어 배치된 드레인 전극;
    상기 소스 전극과 드레인 전극 사이에 배치된 반도체층을 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 반도체층은
    상기 소스 전극 및 드레인 전극의 상부 표면의 적어도 일부와 중첩하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 소스 전극 및 드레인 전극은
    상기 반도체층 상에 배치되며, 상기 반도체층의 적어도 일부와 중첩하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 반도체층 상에 배치되는 오믹 컨택층을 더 포함하고,
    상기 소스 전극 및 드레인 전극은 상기 오믹 컨택층 상에 배치되는 표시 장치.
  8. 제 4 항에 있어서,
    상기 반도체층 아래에 배치되는 차광 패턴을 더 포함하는 표시 장치.
  9. 제 2 항에 있어서,
    상기 게이트 절연막 상에 배치되는 컬러 필터를 더 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 컬러 필터는,
    상기 게이트 절연막과 상기 게이트 전극 사이에 배치되는 표시 장치.
  11. 제 9 항에 있어서,
    상기 컬러 필터는,
    상기 게이트 전극 상에 배치되는 표시 장치.
  12. 제 2 항에 있어서,
    상기 박막 트랜지스터에 연결되는 화소 전극을 더 포함하며,
    상기 제 1 차폐 전극의 단부는 상기 화소 전극과 중첩되는 표시 장치.
  13. 제 12 항에 있어서,
    상기 화소 전극과 동일한 층에 배치되며,
    상기 게이트 라인과 중첩하는 제 2 차폐 전극을 더 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 2 차폐 전극은
    상기 화소 전극과 동일한 물질을 포함하는 표시 장치.
  15. 제 13 항에 있어서,
    상기 제 2 차폐 전극은
    상기 게이트 라인보다 더 넓은 폭을 갖는 표시 장치.
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