KR102147520B1

KR102147520B1 - 곡면표시장치

Info

Publication number: KR102147520B1
Application number: KR1020130089566A
Authority: KR
Inventors: 우수완; 임완순; 박기범; 송영구; 이희환; 형용우
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-07-29
Filing date: 2013-07-29
Publication date: 2020-08-25
Also published as: US10295858B2; US9791750B2; CN104347012B; US20150029449A1; US20190227372A1; US20170351133A1; EP3035115B1; CN104347012A; EP2833198B1; EP3035115A2; EP2833198A3; KR20150014197A; CN110275356A; EP3035115A3; EP2833198A2

Abstract

제1 방향으로 절곡되는 곡면표시장치에서, 제1 기판은 다수의 신호 배선, 상기 다수의 신호 배선을 커버하는 절연층, 절연층 상에 구비된 화소 전극, 상기 다수의 신호 배선 중 상기 제1 방향과 교차하는 제2 방향으로 연장된 신호 배선을 따라 배치되고 상기 화소 전극과 전기적으로 절연된 쉴딩 전극을 포함한다. 제2 기판은 상기 제1 기판과 마주하고, 공통 전극을 포함한다. 상기 제1 기판과 상기 제2 기판 사이에 개재된 광 제어층이 개재된다. 상기 쉴딩 전극은 상기 제1 기판과 제2 기판의 오정렬에 의한 세로줄 암부가 화소 영역 내에 형성되는 것을 방지할 수 있다.

Description

곡면표시장치{CURVED DISPLAY APPARATUS}

본 발명은 표시장치에 관한 것으로, 특히 곡면표시패널을 갖는 곡면표시장치에 관한 것이다.

액정 표시 장치는 투명한 두 기판 사이에 액정층이 형성된 표시 장치로서, 액정층을 구동하여 화소별로 광투과율을 조절함으로써 원하는 화상을 표시한다.

액정 표시 장치의 동작 모드 중에서 수직 정렬(vertical alignment) 모드는 두 기판 사이에 전계가 형성될 때 액정 분자가 수직으로 정렬되어 광을 투과시켜 화상을 표시한다. 수직 정렬 모드는 액정 분자들을 서로 다른 방향으로 배열시킬 수 있는 액정 도메인을 형성함으로써 액정 표시 장치의 시야각을 향상시킨다.

또한, 최근에는 휘어진 곡면표시장치가 개발되고 있는데, 곡면표시장치는 곡면의 표시 영역을 제공하여 사용자에게 입체감, 몰입감 및 임장감이 향상된 영상을 제공할 수 있다.

본 발명의 목적은 곡면표시패널을 구비하는 구조에서 표시품질을 개선할 수 있는 곡면표시장치를 제공하는 것이다.

본 발명의 일 측면에 따른 곡면표시장치는 제1 방향으로 절곡된 형상을 갖는다. 상기 곡면표시장치는 제1 기판; 상기 제1 기판과 마주하고, 공통 전극을 포함하는 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 광 제어층을 포함한다.

상기 제1 기판은 다수의 신호 배선, 상기 다수의 신호 배선을 커버하는 절연층, 절연층 상에 구비된 화소 전극, 상기 다수의 신호 배선 중 상기 제1 방향과 교차하는 제2 방향으로 연장된 신호 배선을 따라 배치되고 상기 화소 전극과 전기적으로 절연된 쉴딩 전극을 포함한다.

상술한 바와 같이, 상기 쉴딩 전극은 상기 공통 전극과 동일 전위를 갖는 전압을 수신하여 상기 공통 전극과의 사이에 무전계를 형성하여, 액정층을 통해 백라이트 어셈블리로부터 제공되는 광을 차단하고, 상기 쉴딩 전극 영역에서 상기 제2 기판에 블랙 매트릭스를 생략한다.

따라서, 곡면표시장치에서 제1 및 제2 기판 사이의 오정렬로 인해서, 제2 기판의 블랙 매트릭스가 화소 영역 내에서 세로줄 암부로 시인되는 것을 방지할 수 있다.

또한, 상기 쉴딩 전극의 폭을 제어하여, 화소 전극과 인접 화소 전극의 경계부에서 액정 분자들의 오배향으로 인한 텍스쳐 불량이 시인되는 것을 방지할 수 있다.

도 1a는 본 발명의 일 실시예에 따른 곡면표시장치의 사시도이다.
도 1b는 도 1a에 도시된 곡면표시장치의 측면도이다.
도 2는 본 발명의 일 실시예에 따른 제1 기판의 평면도이다.
도 3은 도 2에 도시된 절단선 I-I`에 따라 절단한 위치에서 제1 및 제2 기판 사이의 전계를 나타낸 단면도이다.
도 4는 본 발명의 일 실시예에 따른 곡면표시장치의 평면도이다.
도 5a는 도 4에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 5b는 도 4에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.
도 6은 쉴딩 전극의 평면도이다.
도 7a는 세로줄 불량이 발생하는 화소를 촬영한 영상이다.
도 7b는 쉴딩 전극을 채용한 화소를 촬영한 영상이다.
도 8은 곡률 반경 및 패널 사이즈에 따른 쉴딩 전극 폭을 나타낸 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 곡면표시장치의 사시도이다.
도 10은 본 발명의 다른 실시예에 따른 곡면표시장치의 화소 구조를 나타내는 평면도이다.
도 11은 화소 영역에 정의되는 도메인들 및 액정 배향 방향들을 나타내는 도면이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1a는 본 발명의 일 실시예에 따른 곡면표시장치의 사시도이고, 도 1b는 도 1a에 도시된 곡면표시장치의 측면도이다.

도 1a를 참조하면, 표시장치(500)는 제1 방향(D1)으로 휘어진 형상을 갖는다. 특히, 상기 표시장치(500)는 사용자가 상기 표시장치(500)를 바라보는 방향으로 휘어져서 사용자가 곡면 형상의 화면(즉, 표시영역(DA)) 상에 표시되는 영상을 시인할 수 있도록 한다. 이러한 곡면 형상의 표시영역(DA)을 제공하는 표시장치를 곡면표시장치(500)라고 정의한다. 상기 곡면표시장치(500)를 사용하여 영상을 표시할 경우, 사용자가 느끼는 입체감, 몰입감 및 임장감을 향상시킬 수 있다.

상기 곡면표시장치(500)는 제1 기판(100), 상기 제1 기판(100)과 마주하는 제2 기판(300) 및 상기 제1 기판(100)과 제2 기판(200) 사이에 개재된 광 제어층(미도시)을 포함한다. 본 발명의 일 예로, 상기 광 제어층은 액정층일 수 있다.

상기 제1 및 제2 기판(100, 300)은 상기 제1 방향(D1)을 따라 휘어진 형상을 갖는다. 상기 제1 기판(100)의 일부 또는 전부(全部)가 상기 제1 방향(D1)을 따라 연속적으로 휘어질 수 있으며, 이에 따라 상기 표시 영역(DA)은 상기 제1 방향(D1)을 따라 휘어져 곡면 형상을 가질 수 있다. 또한, 상기 제2 기판(300)은 상기 제1 기판(100)과 함께 휘어질 수 있다.

도 1b를 참조하면, 상기 제1 및 제2 기판(100, 300)이 휘어진 경우, 상기 제2 기판(300)의 제1 지점(P1)에 접하는 접선(11)에 수직한 법선(10)은 상기 제1 기판(100)의 제2 지점(P2)을 통과한다. 그러나, 사용자가 상기 곡면표시장치(500)를 바라보는 시선 방향에서 상기 제2 지점(P2)을 통과하는 시선 라인(15)은 상기 제2 기판(300)에서 상기 제1 지점(P1)과 다른 제3 지점(P3)을 통과한다.

상기 제1 지점(P1)과 상기 제3 지점(P3)의 간격은 상기 곡면표시장치(500)의 곡률에 따라서 달라진다. 즉, 상기 곡면표시장치(500)의 곡률이 증가할수록 상기 제1 지점(P1)과 제3 지점(P3)의 간격이 증가할 수 있다.

이처럼, 상기 제1 지점(P1)과 상기 제3 지점(P3) 사이에 간격이 발생하는 현상을 곡률에 의한 상기 제1 기판(100)과 제2 기판(300)의 오정렬(miss-alignment)이라고 정의한다. 이하, 상기 오정렬에 의해서 텍스쳐 불량이 시인되는 것을 방지하기 위한 방안을 제시한다.

도 2는 본 발명의 일 실시예에 따른 제1 기판의 평면도이고, 도 3은 도 2에 도시된 절단선 I-I`에 따라 절단한 위치에서 제1 및 제2 기판 사이의 전계에 따른 액정분자의 배열을 나타낸 단면도이다.

도 2 및 도 3을 참조하면, 상기 곡면표시장치(500)의 제1 기판(100)에는 제1 및 제2 게이트 라인(GLi-1, GLi), 제1 및 제2 데이터 라인(DLj, DLj+1)이 구비된다. 상기 제1 및 제2 게이트 라인(GLi-1, GLi), 제1 및 제2 데이터 라인(DLj, DLj+1)에 의해서 정의된 화소 영역(PA)에는 화소 전극(PEj)이 구비된다.

상기 화소 전극(PEj)은 상기 제1 방향(D1)으로 인접하는 타 화소 전극(즉, 좌측 화소 전극(PEj-1) 및 우측 화소전극(PEj+1))과 소정 간격 이격되어 배치되고, 전기적으로 절연된다.

상기 제1 기판(100)은 상기 제2 게이트 라인(GLi) 및 제1 데이터 라인(DLj)과 전기적으로 연결되어 상기 화소 전극(PEj)으로의 신호 공급을 스위칭하는 박막 트랜지스터(TR)를 더 포함한다. 구체적으로, 상기 박막 트랜지스터(TR)는 상기 제2 게이트 라인(GLi)으로부터 분기된 게이트 전극(GE), 상기 제1 데이터 라인(DLj)으로부터 분기된 소오스 전극 및 상기 화소 전극(PEj)과 전기적으로 연결되는 드레인 전극(DE)을 포함한다.

상기 제1 및 제2 게이트 라인(GLi-1, GLi)은 상기 제1 방향(D1)으로 연장되고, 상기 제1 및 제2 데이터 라인(DLj, DLj+1)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 도 2에서는 상기 제1 및 제2 게이트 라인(GLi-1, GLi), 상기 제1 및 제2 데이터 라인(DLj, DLj+1)이 스트라이프 형상을 갖는 구조를 도시하였으나, 여기에 한정되지 않고 굴곡진 형상을 가질 수도 있다.

상기 화소전극(PEj)과 좌측 화소전극(PEj-1) 사이에는 제1 쉴딩 전극(SCEj)이 구비되고, 상기 화소전극(PEj)과 우측 화소전극(PEj+1) 사이에는 제2 쉴딩 전극(SCEj+1)이 구비된다.

상기 제1 및 제2 쉴딩 전극(SCEj, SCEj+1)은 각각 상기 제1 및 제2 데이터 라인(DLj, DLj+1)을 따라 형성되며, 상기 제1 및 제2 데이터 라인(DLj, DLj+1)보다 큰 폭을 갖고, 평면에서 봤을 때 상기 제1 및 제2 데이터 라인(DLj, DLj+1)을 커버하도록 배치된다.

상기 제1 쉴딩 전극(SCEj)은 상기 화소 전극(PEj)과 상기 좌측 화소전극(PEj-1) 사이의 간격보다 작은 폭을 갖고, 상기 화소 전극(PEj) 및 상기 좌측 화소전극(PEj-1)과 전기적으로 절연된다. 상기 제2 쉴딩 전극(SCEj+1)은 상기 화소 전극(PEj)과 상기 우측 화소전극(PEj+1) 사이의 간격보다 작은 폭을 갖고, 상기 화소 전극(PEj) 및 상기 우측 화소전극(PEj+1)과 전기적으로 절연된다.

도 3에 도시된 바와 같이, 상기 화소 전극(PEj)과 상기 우측 화소전극(PEj+1) 사이의 간격을 "d1"이라고 할 때, 상기 제2 쉴딩 전극(SCEj+1)은 상기 d1보다 작은 폭(w1)을 갖는다.

한편, 상기 제2 기판(300)은 상기 화소 전극(PEj)과 마주하는 공통 전극(CE)을 포함한다. 상기 화소 전극(PE)과 상기 공통 전극(CE) 사이에는 액정층(LC)이 개시되고, 상기 액정층(LC) 내의 액정분자들은 상기 화소 전극(PE)과 상기 공통 전극(CE) 사이에 형성된 전계에 따라서 배열된다. 상기 공통 전극(CE)에는 공통 전압이 인가되고, 상기 화소 전극(PE)은 상기 제1 데이터 라인(DLj)으로부터 데이터 전압을 수신한다. 따라서, 상기 공통 전압과 상기 데이터 전압의 전위차에 대응하는 크기로 전계가 형성되며, 상기 전계의 크기에 따라서 상기 액정층(LC) 내의 액정분자들의 배열이 변화되어 광 투과율이 제어된다.

상기 액정층(LC)으로 제공되는 광은 상기 제1 기판(100)의 후면에 배치된 백라이트 어셈블리(미도시)로부터 제공되는 광일 수 있다.

본 발명의 일 예로, 상기 제1 및 제2 쉴딩 전극(SCEj, SCEj+1)에는 상기 공통 전극(CE)에 인가되는 상기 공통 전압과 동일한 전위를 갖는 전압이 인가된다. 따라서, 도 3에 도시된 바와 같이, 상기 제2 쉴딩 전극(SCEj+1)과 상기 공통 전극(CE) 사이에는 전계가 형성되지 않는다. 특히, 상기 액정층(LC)이 네가티브 액정 분자들로 이루어진 경우, 무전계 상태에서 상기 액정 분자들이 상기 제2 쉴딩 전극(SCEj+1)의 표면에 대해서 수직하게 배열된다.

이처럼, 상기 액정 분자들이 수직하게 배열되면, 상기 백라이트 어셈블리로부터 제공되는 광이 상기 수직 배열된 액정 분자들에 의해서 차단될 수 있다. 따라서, 상기 제1 및 제2 쉴딩 전극(SCEj, SCEj+1)이 형성된 영역은 상기 백라이트 어셈블리로부터 제공되는 상기 광을 차단하는 광 차단 영역(BA)으로 정의될 수 있다.

앞서 기술한 바와 같이, 상기 제1 및 제2 쉴딩 전극(SCEj, SCEj+1)은 상기 제1 및 제2 데이터 라인(DLj, DLj+1)을 따라 길게 형성되므로, 상기 광 차단 영역(BA)은 상기 제2 방향(D2)으로 형성될 수 있다.

상기 제1 및 제2 쉴딩 전극(SCEj, SCEj+1)이 형성된 영역에 대응하여 상기 제2 기판(300)에는 블랙 매트릭스가 제공되지 않는다.

이처럼, 상기 화소 전극(PEj)과 상기 제1 및 제2 쉴딩 전극(SCEj, SCEj+1)을 상기 제1 기판(100)에 함께 형성하면, 상기 제1 기판(100)과 상기 제2 기판(300)의 오정렬이 발생하더라도, 상기 광 차단 영역(BA)과 상기 화소 영역(PA) 내로 이동하는 현상이 발생하지 않는다. 따라서, 상기 곡면표시장치(500)에서 상기 곡면표시장치(500)가 휘는 방향(즉, 상기 제1 방향(D2))과 수직하는 방향(즉, 상기 제2 방향(D2))으로 상기 화소 영역(PA) 내에 세로줄 암부가 형성되는 것을 방지할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 곡면표시장치의 화소 구조를 나타내는 평면도이고, 도 5a는 도 4에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이며, 도 5b는 도 4에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.

상기 곡면표시장치(500)에는 다수의 화소가 제공되나, 도 4에서는 다수의 화소 중 상기 제1 방향(D1)으로 배열된 두 개의 화소(즉, 제1 화소(Pij), 제2 화소(Pi(j+1)))만을 일 예로 도시하였고, 나머지 화소들은 이와 유사한 구조를 가지므로 생략하였다.

도 4, 도 5a 및 도 5b를 참조하면, 상기 곡면표시장치(500)는 제1 기판(100), 상기 제1 기판(100)과 마주하는 제2 기판(300) 및 상기 제1 기판(100)과 제2 기판(300) 사이에 개재된 액정층(LC)을 포함한다.

상기 제1 기판(100)은 제1 베이스 기판(S1), 제1 및 제2 게이트 라인(GLi-1, GLi), 제1 내지 제4 데이터 라인(DL1j, DL2j, DL1(j+1), DL2(j+1)), 및 스토리지 라인을 포함한다.

상기 제1 베이스 기판(S1)은 플라스틱 기판과 같이 광 투과 특성 및 플렉서블 특성을 갖는 절연기판일 수 있다. 상기 제1 및 제2 게이트 라인(GLi-1, GLi), 제1 및 제2 데이터 라인(DL1j, DL2j)에 의해서 정의된 제1 화소영역에는 제1 화소(Pij)가 구비되고, 상기 제1 및 제2 게이트 라인(GLi-1, GLi), 제1 및 제2 데이터 라인(DL1(j+1), DL2(j+1))에 의해서 정의된 제2 화소영역에는 제2 화소(Pi(j+1)))가 구비된다.

상기 제1 화소(Pij)는 제1 및 제2 박막 트랜지스터(TR1, TR2), 제1 및 제2 서브화소전극(SPE1, SPE2)을 포함하고, 상기 제2 화소(Pi(j+1)))는 제3 및 제4 박막 트랜지스터(TR3, TR4), 제3 및 제4 서브화소전극(SPE3, SPE4)을 포함한다.

상기 제1 및 제2 화소(Pij, Pi(j+1)) 사이에는 쉴딩 전극(SCE)이 구비된다. 상기 쉴딩 전극(SCE)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다.

도 4에 도시된 바와 같이, 상기 제1 및 제2 게이트 라인(GLi-1, GLi)은 상기 제1 방향(D1)으로 연장되고, 상기 제1 내지 제4 데이터 라인(DL1j, DL2j, DL1(j+1), DL2(j+1))은 상기 제1 방향(D1)과 직교하는 상기 제2 방향(D2)으로 연장된다. 상기 제1 및 제2 게이트 라인(GLi-1, GLi)은 게이트 절연막(112)에 의해서 상기 제1 내지 제4 데이터 라인(DL1j, DL2j, DL1(j+1), DL2(j+1))과 절연되게 교차한다.

상기 제1 박막 트랜지스터(TR1)는 상기 제2 게이트 라인(GLi)으로부터 분기된 제1 게이트 전극(GE1), 상기 제1 데이터 라인(DL1j)으로부터 분기된 제1 소오스 전극(SE1) 및 상기 제1 소오스 전극(SE1)과 소정의 간격으로 이격된 제1 드레인 전극(DE1)을 포함한다. 상기 제2 박막 트랜지스터(TR2)는 상기 제2 게이트 라인(GLi)으로부터 분기된 제2 게이트 전극(GE2), 상기 제2 데이터 라인(DL2j)으로부터 분기된 제2 소오스 전극(SE2) 및 상기 제2 소오스 전극(SE2)과 소정의 간격으로 이격된 제2 드레인 전극(DE2)을 포함한다.

상기 제1 화소 영역(PA1)은 상기 제2 방향(D2)으로 구분된 두 개의 영역, 즉, 제1 서브화소영역(SPA1) 및 제2 서브화소영역(SPA2)을 포함한다. 상기 제1 서브화소영역(SPA1)은 상기 제2 서브화소영역(SPA2)과 다른 사이즈를 가질 수 있고, 예를 들어 상기 제1 서브화소영역(SPA1)이 상기 제2 서브화소영역(SPA2)보다 작은 사이즈를 가질 수 있다.

상기 제1 서브화소영역(SPA1)에는 상기 제1 서브화소전극(SPE1)이 구비되고, 상기 제1 서브화소전극(SPE1)은 상기 제1 박막 트랜지스터(TR1)의 제1 드레인 전극(CE1)과 전기적으로 연결된다. 상기 제2 서브화소영역(SPA2)에는 상기 제2 서브화소전극(SPE2)이 구비되고, 상기 제2 서브화소전극(SPE2)은 상기 제2 박막 트랜지스터(TR2)의 제2 드레인 전극(DE2)과 전기적으로 연결된다.

상기 제1 서브화소전극(SPE1)은 상기 제1 서브화소영역(SPA1)을 복수의 도메인으로 분할하기 위하여, 줄기부(T1) 및 상기 줄기부(T1)로부터 방사형으로 연장된 복수의 제1 가지부들(B1)을 포함한다. 상기 제1 줄기부(T1)는 본 발명의 일 실시예와 같이 십자 형상으로 제공되며, 이 경우 상기 제1 서브화소영역(SPA1)은 상기 제1 줄기부(T1)에 의해 4개의 도메인으로 구획될 수 있다. 상기 복수의 제1 가지부들(B1)은 상기 제1 줄기부(T1)에 의해서 구획된 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 본 발명의 일 예로, 상기 제1 가지부들(b1)은 상기 제1 줄기부(T1)에 대해서 대략 45도(degree)를 이루는 방향으로 연장될 수 있다. 상기 제1 가지부들(b1)에 있어서, 서로 인접한 제1 가지부들(b1)은 마이크로미터 단위의 거리로 이격되어 다수의 제1 미세 슬릿(US1)을 형성한다. 상기 다수의 제1 미세 슬릿(US1)에 의해서 상기 액정층(LC)의 액정 분자들은 상기 도메인별로 서로 다른 방향으로 프리틸트된다.

상기 제2 서브화소전극(SPE2)은 상기 제2 서브 화소영역(SPA2)을 복수의 도메인으로 분할하기 위하여, 제2 줄기부(T2) 및 상기 제2 줄기부(T2)로부터 방사형으로 돌출되어 연장된 복수의 제2 가지부들(B2)을 포함한다. 상기 제2 줄기부(T2)는 본 발명의 일 실시예와 같이 십자 형상으로 제공될 수 있으며, 이 경우 상기 제2 서브 화소영역(SPA2)은 상기 제2 줄기부(T2)에 의해 상기 복수의 도메인으로 구획될 수 있다. 상기 복수의 제2 가지부들(T2)은 상기 제2 줄기부(T2)에 의해서 구획된 각 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 상기 제2 가지부들(B2)에 있어서, 서로 인접한 제2 가지부들(b2)은 마이크로미터 단위의 거리로 이격되어 다수의 제2 미세 슬릿(US2)을 형성한다. 다수의 제2 미세 슬릿들(US2)에 의해서 상기 액정층(LC)의 액정 분자들은 상기 도메인별로 서로 다른 방향으로 프리틸트된다.

상기 스토리지 라인은 상기 제1 서브화소영역(SPA1)과 상기 제2 서브화소영역(SPA2) 사이에 개재되고, 상기 제1 방향(D1)으로 연장된 메인 스토리지 라인(MSLi), 상기 메인 스토리지 라인(MSLi)으로부터 분기되어 상기 제2 방향(D2)으로 연장된 제1 및 제2 서브 스토리지 라인(SSL1, SSL2)을 포함한다.

상기 메인 스토리지 라인(MSLi)은 평면에서 봤을 때 상기 제1 및 제2 서브화소전극(SPE1, SPE2)과 부분적으로 오버랩된다. 상기 제1 및 제2 서브 스토리지 라인(SSL1, SSL2)은 상기 제1 서브화소전극(SPE1)과 부분적으로 오버랩된다. 본 발명의 일 예로, 상기 제1 및 제2 서브 스토리지 라인(SSL1, SSL2) 사이의 간격은 상기 제1 및 제2 데이터 라인((DL1j, DL2j) 사이의 간격보다 작을 수 있고, 상기 제1 서브화소전극(SPE1)의 상기 제1 방향(D1)으로의 폭은 상기 제1 및 제2 서브 스토리지 라인(SSL1, SSL2) 사이의 간격보다 크고, 상기 제1 및 제2 데이터 라인(DL1j, DL2j) 사이의 간격보다 작을 수 있다.

한편, 상기 제1 화소(Pij)는 상기 제1 게이트 라인(GLi-1)으로부터 분기되어 상기 제2 서브화소전극(SPE2)과 부분적으로 오버랩하는 스토리지 전극(SSE)을 더 포함한다.

상기 제2 화소(Pi(j+1))는 상기 제1 화소(Pij)와 유사한 구조를 가지므로, 상기 제2 화소(Pi(j+1))에 대한 구체적인 설명은 생략한다.

상기 제2 화소(Pi(j+1))는 상기 제1 화소(Pij)와 제1 및 제2 게이트 라인(GLi-1, GLi) 및 메인 스토리지 라인(MSLi)을 공유한다. 그러나, 상기 제2 화소(Pi(j+1))는 상기 제1 화소(Pij)와는 별개로 제3 및 제4 데이터 라인(DL1(j+1), DL2(j+1))에 전기적으로 연결된 제3 및 제4 박막 트랜지스터(TR3, TR4)와, 상기 제3 및 제4 박막 트랜지스터(TR3, TR4)에 전기적으로 연결된 제3 및 제4 서브화소전극(SPE3, SPE4)을 구비한다. 또한, 상기 제2 화소(Pi(j+1))는 상기 제1 화소(Pij)와는 별개로 제3 및 제4 서브 스토리지 라인(SSL3, SSL4)을 포함한다.

도 5a에서는 상기 제1 화소(Pij)와 상기 제2 화소(Pi(j+1))의 경계 부분의 단면 구조를 도시하였다.

도 5a에 도시된 바와 같이, 상기 제1 베이스 기판(S1) 상에는 제2 및 제3 서브 스토리지 라인(SSL2, SSL3)이 제1 및 제2 게이트 라인들(GLi-1, GLi)과 동일 공정을 통해 형성된다.

상기 제2 및 제3 서브 스토리지 라인(SSL2, SSL3)은 상기 게이트 절연막(112)에 의해서 커버되고, 상기 게이트 절연막(112) 상에는 제2 데이터 라인(DL2j) 및 제3 데이터 라인(DL1(j+1))이 형성된다.

본 발명의 일 예로, 상기 제2 및 제3 서브 스토리지 라인(SSL2, SSL3) 사이의 간격(d2)은 상기 제2 및 제3 데이터 라인(DL2j, DL1(j+1)) 사이의 간격(d3)보다 크다. 평면에서 봤을 때, 상기 제2 서브 스토리지 라인(SSL2)은 상기 제2 데이터 라인(DL2j)과 부분적으로 오버랩되거나 소정 간격 이격될 수 있다. 또한, 평면에서 봤을 때, 상기 제3 서브 스토리지 라인(SSL3)은 상기 제3 데이터 라인(DL1(j+1))과 부분적으로 오버랩되거나 소정 간격 이격될 수 있다.

상기 제2 및 제3 데이터 라인(DL2j, DL1(j+1))은 유기 절연층(113)에 의해서 커버된다. 상기 유기 절연층(113)은 레드, 그린 및 블루 색화소(R, G, B)를 포함할 수 있다. 본 발명의 일 예로, 상기 제1 화소 영역(PA1)에는 상기 레드 색화소(R)가 구비되고, 상기 제2 화소 영역(PA2)에는 그린 색화소(G)가 구비될 수 있다.

상기 유기 절연층(113) 상에는 상기 제1 내지 제4 서브화소전극(SPE1~SPE4)이 구비된다. 평면에서 봤을 때 상기 제1 화소(Pij)의 상기 제1 서브화소전극(SPE1)은 상기 제2 서브 스토리지 라인(SSL2)과 오버랩되고, 상기 제2 화소(Pi(j+1))의 제3 서브화소전극(SPE3)은 상기 제3 서브 스토리지 라인(SSL3)과 오버랩된다.

상기 제1 및 제3 서브화소전극(SPE1, SPE3)은 상기 제1 방향(D1)으로 소정 간격 이격된다. 본 발명의 일 예로, 상기 제1 및 제3 서브화소전극(SPE1, SPE3) 사이의 이격 거리는 상기 제1 및 제3 서브 스토리지 라인(SSL1, SSL3)의 이격 거리보다 크다.

상기 제1 화소(Pij) 및 제2 화소(Pi(j+1)) 사이에는 쉴딩 전극(SCE)이 구비된다. 도 4에 도시된 바와 같이, 상기 쉴딩 전극(SCE)은 상기 제2 및 제3 데이터 라인(DL2j, DL1(j+1))을 따라서 상기 제2 방향(D2)으로 연장된다. 상기 쉴딩 전극(SCE)은 상기 제1 및 제3 서브화소전극(SPE1, SPE3)과 전기적으로 절연되도록 상기 제1 및 제3 서브화소전극(SPE1, SPE3)과 각각 이격되어 배치된다.

상기 쉴딩 전극(SCE)은 상기 제1 및 제3 서브화소전극(SPE1, SPE3)과 마찬가지로 상기 유기 절연층(113) 상에 구비된다. 또한, 상기 쉴딩 전극(SCE)은 상기 제1 및 제3 서브화소전극(SPE1, SPE3)과 마찬가지로 투명한 도전성 물질, 예들 들어, 인듐 틴 옥사이드(ITO) 또는 인듐 징크 옥사이드(IZO)로 이루어질 수 있다.

상기 쉴딩 전극(SCE)의 상기 제1 방향(D1)으로의 폭(이하, 상기 쉴딩 전극(SCE)의 폭(w2)이라 함)은 상기 제1 및 제3 서브화소전극(SPE1, SPE3) 사이의 간격보다 작고, 상기 제2 및 제3 데이터 라인(DL2j, DL1(j+1)) 사이의 간격(d3)보다 클 수 있다.

또한, 상기 쉴딩 전극(SCE)의 폭(w2)은 상기 제2 및 제3 데이터 라인(DL2j, DL1(j+1)) 사이의 간격(d3), 상기 제2 데이터 라인(DL2j)의 폭 및 상기 제3 데이터 라인(DL1(j+1))의 폭을 합한 값보다 크거나 같을 수 있다.

상기 쉴딩 전극(SCE)의 폭(w2)을 결정하는 방법에 대해서는 이후 도 8을 참조하여 구체적으로 설명하기로 한다.

도 6은 쉴딩 전극의 평면도이다.

도 4 및 도 6을 참조하면, 상기 쉴딩 전극(SCE)은 상기 제1 기판(100) 상에 다수개로 구비되고, 상기 쉴딩 전극들(SCE)은 서로 평행하게 상기 제2 방향(D2)으로 연장되며, 상기 제1 방향(D1)으로 배열된다. 상기 쉴딩 전극들(SCE) 각각은 화소열의 경계 부근에 배치될 수 있다.

상기 쉴딩 전극들(SCE)은 제1 및 제2 연결 라인(CL1, CL2)에 의해서 연결될 수 있다. 즉, 상기 제1 연결 라인(CL1)은 상기 쉴딩 전극들(SCE)의 제1 단부들을 공통으로 연결하고, 상기 제2 연결 라인(CL2)은 상기 쉴딩 전극들(SCE)의 제2 단부를 공통으로 연결한다.

도 6에서는 상기 제1 및 제2 연결 라인(CL1, CL2)이 상기 쉴딩 전극들(SCE)과 일체로 형성된 구조를 도시하였다. 그러나, 상기 제1 및 제2 연결 라인(CL1, CL2)은 상기 스토리지 라인(MSLi, SSL1~SSL4)과 동일한 층에 구비되고, 콘택홀을 통해 상기 쉴딩 전극들(SCE)과 전기적으로 연결될 수도 있다.

본 발명의 일 예로, 상기 쉴딩 전극들(SCE)의 양 단부에 상기 제1 및 제2 연결 라인(CL1, CL2)이 각각 연결된 구조를 도시하였으나, 상기 제1 기판(100)에는 상기 제1 및 제2 연결 라인(CL1, CL2) 중 어느 하나만이 구비될 수도 있다.

상기 제1 및 제2 연결 라인(CL1, CL2)은 외부로부터 공통 전압(Vcom)과 동일한 전위를 갖는 전압(이하, 공통 전압(Vcom)이라 함)을 수신한다. 본 발명의 다른 실시예로, 공통전압(Vcom)과 다른 전위를 갖는 전압이 제1 및 제2 연결라인(CL1, CL2)에 인가될 수도 있다.

도 5a를 참조하면, 상기 제2 기판(300)은 제2 베이스 기판(S2), 오버 코팅층(312) 및 공통 전극(313)을 포함한다. 상기 공통 전극(313)은 공통 전압(Vcom)을 수신하고, 상기 제1 내지 제4 서브화소전극(SPE1~SPE4)과 마주하여 상기 제1 내지 제4 서브화소전극(SPE1~SPE4)과의 사이에 전계를 형성한다. 상기 공통 전극(313)은 패터닝되지 않은 통 전극 형태로 형성될 수 있다.

상기 쉴딩 전극(SCE)에는 상기 공통 전극(313)에 인가되는 상기 공통 전압(Vcom)과 동일한 전위를 갖는 전압이 인가된다. 따라서, 상기 쉴딩 전극(SCE)과 상기 공통 전극(313) 사이에는 전계가 형성되지 않는다. 특히, 상기 액정층(LC)이 네가티브 액정 분자들로 이루어진 경우, 무전계 상태에서 상기 액정 분자들이 상기 쉴딩 전극(SCE)의 표면에 대해서 수직하게 배열된다.

이처럼, 상기 액정 분자들이 수직하게 배열되면, 상기 백라이트 어셈블리로부터 제공되는 광이 상기 수직 배열된 액정 분자들에 의해서 차단될 수 있다. 따라서, 상기 쉴딩 전극(SCE)이 형성된 영역은 상기 백라이트 어셈블리로부터 제공되는 상기 광을 차단하는 제1 광 차단 영역(BA1)으로 정의될 수 있다.

앞서 기술한 바와 같이, 상기 쉴딩 전극(SCE)은 상기 제2 및 제3 데이터 라인(DL2j, DL1(j+1))을 따라 길게 형성되므로, 상기 제1 광 차단 영역(BA1)은 상기 제2 방향(D2)으로 형성될 수 있다.

상기 쉴딩 전극(SCE)이 형성된 영역에 대응하여 상기 제2 기판(300)에는 블랙 매트릭스가 제공되지 않는다.

이처럼, 상기 쉴딩 전극(SCE)을 상기 제1 기판(100)에 형성하면, 상기 제1 기판(100)과 상기 제2 기판(300)의 오정렬이 발생하더라도, 상기 제1 광 차단 영역(BA1)과 상기 화소 영역(PA) 내로 이동하는 현상이 발생하지 않는다. 따라서, 상기 곡면표시장치(500)에서 상기 곡면표시장치(500)가 휘는 방향(즉, 상기 제1 방향(D2))과 수직하는 방향(즉, 상기 제2 방향(D2))으로 상기 화소 영역(PA) 내에 세로줄 암부가 형성되는 것을 방지할 수 있다.

다시, 도 4 및 도 5b를 참조하면, 상기 제2 기판(300)은 블랙 매트릭스(314)를 더 포함한다. 상기 블랙 매트릭스(314)는 광을 차단하는 물질로 이루어져 불필요한 광이 투과되는 것을 차단한다.

상기 블랙 매트릭스(314)는 상기 메인 스토리지 라인(MSLi), 제1 및 제2 게이트 라인(GLi-1, GLi)을 따라서 상기 제1 방향(D1)으로 연장된 스트라이프 형태로 형성될 수 있다.

상기 곡면표시장치(500)가 상기 제1 방향(D1)으로 휘어진 경우, 상기 제2 방향(D2)으로는 상기 제1 기판(100)과 상기 제2 기판(300)의 오정렬이 거의 발생하지 않는다. 따라서, 상기 제2 기판(300)에 상기 제1 방향(D1)으로 연장된 상기 블랙 매트릭스(314)가 구비되어 제2 광 차단 영역(BA2)을 형성할 수 있다. 즉, 상기 제2 광 차단 영역(BA2)은 상기 제1 방향(D1)으로 형성될 수 있다.

상기 제1 기판(100)에 형성된 상기 쉴딩 전극(SCE)에 의해서 정의되는 상기 제1 광 차단 영역(BA1)에 대응하여 상기 제2 기판(300)에는 상기 블랙 매트릭스(314)가 생략된다.

다만, 상기 제1 및 제2 게이트 라인(GLi-1, GLi), 상기 메인 스토리지 라인(MSLi)과 상기 제1 내지 제4 데이터 라인(DL1j, DL2j, DL1(j+1), DL2(j+1))의 교차부에는 상기 쉴딩 전극(SCE) 및 상기 블랙 매트릭스(314)가 모두 배치될 수 있다.

도 5a 및 도 5b에 도시된 상기 오버 코팅층(312)은 상기 블랙 매트릭스(314)에 의한 단차를 보상하기 위해 형성된 층이다. 균일한 표면 구조를 갖는 상기 오버 코팅층(312) 상에 상기 공통 전극(313)이 형성됨으로써, 상기 제1 내지 제4 서브화소전극(SPE1~SPE4)과의 수직 거리를 일정하에 유지할 수 있다.

도 4 내지 도 6에서는 상기 곡면표시장치(500)가 특정 한 방향(예를 들어, 제1 방향(D1))으로 휘어진 경우를 도시하였다. 그러나, 상기 곡면표시장치(500)가 상기 제1 및 제2 방향(D1, D2)으로 휘어지거나 또는 반원구 형태로 휘어지는 경우, 상기 쉴딩 전극(SCE)은 상기 제1 기판(100)에서 상기 제1 및 제2 방향(D1, D2)으로 형성될 수 있고, 이 경우 상기 제2 기판(300)에 형성되는 상기 블랙 매트릭스(314)는 생략 가능하다.

도 7a는 세로줄 불량이 발생하는 화소를 촬영한 영상이고, 도 7b는 쉴딩 전극을 채용한 화소를 촬영한 영상이다.

도 7a는 상기 곡면표시장치(500)가 상기 제1 방향(D1)으로 휘어진 경우, 상기 제2 기판(300)에 상기 제1 및 제2 방향(D1, D2)으로 연장된 메쉬(mesh) 형태로 블랙 매트릭스가 구비된 경우 화소의 휘도를 측정한 것이다. 도 7a에 따르면, 상기 제1 및 제2 기판(100, 300) 사이의 오정렬로 인하여 상기 제2 방향(D2)으로 구비된 블랙 매트릭스와 상기 데이터 라인이 오정렬되고, 그 결과 상기 화소 영역(PA) 내에 상기 블랙 매트릭스에 의해서 세로줄 암부(VD)가 발생한다.

그러나, 도 7b와 같이, 상기 제2 기판(300)에 상기 제1 방향(D1)으로 연장된 스트라이프 형태의 블랙 매트릭스(314, 도 5b에 도시됨)가 구비되고, 상기 제1 기판(100)에 상기 제2 방향(D2)으로 연장된 쉴딩 전극(SCE, 도 4에 도시됨)이 데이터 라인을 따라 구비되면, 상기 화소 영역(PA) 내에 도메인 경계부분을 제외하고는 세로줄 암부가 발생하지 않는다.

상기 쉴딩 전극(SCE)을 통해서 이러한 세로줄 암부가 화소 영역(PA) 내에 형성되는 것을 방지함으로써, 상기 곡면표시장치(500)의 표시 품질을 개선할 수 있다.

도 8은 곡률 반경 및 표시장치의 사이즈에 따른 쉴딩 전극 폭을 나타낸 그래프이다.

도 8에서, x축은 곡면표시장치(500)의 곡률 반경(mm)이고, y축은 곡면표시장치(500)의 제1 기판(100)과 제2 기판(300)의 오정렬 값(㎛)을 나타낸다. 또한, 제1 내지 제7 그래프(G1~G7)는 각각 32인치 패널, 40인치 패널, 46인치 패널, 55인치 패널, 70인치 패널, 85인치 패널, 및 95인치 패널에 대응하는 곡률 반경에 따른 오정렬 정도를 나타낸다. 곡률 반경은 곡률에 반비례한다.

도 1b에 도시된 바와 같이, 상기 제1 지점(P1)과 상기 제3 지점(P3) 사이의 간격을 상기 제1 기판(100)과 제2 기판(300)의 오정렬(miss-align) 값으로 이라고 정의할 수 있다.

도 8에 도시된 바와 같이, 오정렬 값은 상기 곡률 반경이 증가할수록 감소하고, 상기 패널 사이즈가 증가할수록 증가하는 것으로 나타난다. 따라서, 상기 쉴딩 전극(SCE)의 폭(w2)은 상기 곡면표시장치(500)의 곡률 반경 및 패널 사이즈에 따라서 결정될 수 있다.

상기 쉴딩 전극(SCE)의 폭(w2)은 아래 수학식을 만족할 수 있다.

<수학식>

수학식에서, C1, α, β, γ 및 δ은 상수이고, R은 곡률 반경이며, S는 패널 사이즈이다. 상기 C1, α, β, γ 및 δ은 기 설정된 값을 가질 수 있다.

4000R(mm)
패널 사이즈(인치)	쉴딩전극 폭 범위의 중심값(㎛)	쉴딩전극 폭의 최소값(㎛)	쉴딩 전극 폭의 최대값(㎛)
32	19	9	29
40	25	15	35
46	29	19	39
55	36	26	46
65	44	34	54
70	48	38	58
85	60	50	70
95	69	59	79

<표 1>에 따르면, 곡률 반경이 4000mm일 경우, 상기 패널 사이즈별로 쉴딩 전극(SCE)의 폭(w2)이 결정된다. 오정렬 값은 상기 곡률 반경 및 패널 사이즈 뿐만 아니라, 예를 들어 패널의 두께 또는 패널 내에 구비되는 스페이서의 구조에 따라서도 달라질 수 있다. 따라서, 상기 수학식에 의해서 설정된 상기 쉴딩 전극(SCE)의 폭(w2)을 근거로 하여 상기 폭(w2)의 허용 범위를 설정할 수 있다.

표 1에 따르면, 곡률 반경이 4000mm이고, 패널 사이즈가 32인치인 경우 상기 쉴딩 전극(SCE)의 폭(w2)은 상기 수학식에 의해서 19㎛로 산출된다. 상기 쉴딩 전극(SCE)은 폭(w2)은 상기 중심값(19㎛)보다 10㎛만큼 작은 값을 상기 허용 범위의 최소값(9㎛)으로 설정하고, 상기 중심값(19㎛)보다 10㎛만큼 큰 값을 상기 허용 범위의 최대값(29㎛)으로 설정한 후, 상기 허용 범위 내의 값으로 설정될 수 있다.

그러나, 상기 최소값을 상기 중심값보다 10㎛만큼 작고, 상기 최대값을 10㎛만큼 큰 값으로 설정하는 것은 본 발명의 일 실시예일 뿐 이에 한정되지 않는다. 본 발명의 일 예로, 다른 조건(예를 들어, 패널 사이즈)이 동일한 상태에서 곡면표시패널의 두께가 0.5t인 경우와 0.7t인 경우 오정렬 값의 차이가 대략 10㎛로 나타났다. 이처럼, 동일 사이즈 패널이라도 패널 두께에 따라서 오정렬 값이 달라지므로, 본 발명에 따르면, 상기 쉴딩 전극(SCE)의 폭(W2)의 허용 범위를 두께에 의한 오정렬 값을 반영하여 설정할 수 있다. 즉, 두께에 의한 오정렬 값을 기준값이라 할 때, 상기 쉴딩 전극의 폭의 허용 범위는 산출된 중심값으로부터 상기 기준값만큼 작은 값을 최소값으로 하고, 상기 중심값으로부터 상기 기준값만큼 큰 값을 최대값으로 하여 설정된 범위로 정의될 수 있다.

다른 패널 사이즈에서도 마찬가지로 상기 수학식에 의해서 산출된 폭(w2)을 중심값으로 하여 설정된 허용 범위 내의 값으로 상기 쉴딩 전극(SCE)의 폭(w2)을 설정할 수 있다.

5000R(mm)
패널 사이즈(인치)	쉴딩 전극 폭 범위의 중심값(㎛)	쉴딩 전극 폭의 최소값(㎛)	쉴딩 전극 폭의 최대값(㎛)
32	13	3	23
40	17	7	27
46	21	11	31
55	27	17	37
65	34	24	44
70	37	27	47
85	48	38	58
95	55	45	65

<표 2>에 나타난 바와 같이, 곡률 반경이 5000mm로 증가하면 곡률이 감소하므로, 4000mm에 비하여 상대적으로 오정렬 값이 감소한다. 따라서, 상기 쉴딩 전극(SCE)의 폭(w2)도 감소할 수 있다.

상기 수학식에 의해서 설정된 상기 쉴딩 전극(SCE)의 폭(w2)을 근거로 하여 상기 폭(w2)의 허용 범위를 설정할 수 있다. 즉, 상기 수학식에 의해서 산출된 폭(w2)을 중심값으로 하여 설정된 허용 범위 내의 값으로 상기 쉴딩 전극(SCE)의 폭(w2)을 설정할 수 있다.

본 발명의 일 예로, 허용 범위의 최소값은 상기 중심값으로부터 10㎛ 작은 값으로 설정될 수 있고, 상기 허용 범위의 최대값은 상기 중심값으로부터 10㎛ 큰 값으로 설정될 수 있다. 그러나, 상기 허용 범위를 설정하는 것은 이에 한정되지 않으며, 앞서 서술한 바와 같이 패널의 두께 및 스페이서의 구조 등과 같은 여러가지 변수들을 고려하여 설정될 수 있다.

도 9는 본 발명의 다른 실시예에 따른 곡면표시장치의 사시도이다.

도 9를 참조하면, 본 발명의 다른 실시예에 따른 곡면표시장치(550)는 상기 제1 방향(D1)으로 휘어지되, 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 곡률이 달라지는 구조를 가질 수 있다.

즉, 상기 곡면표시장치(500)에 상기 제2 방향(D2)과 평행한 가상선(20)을 그엇을 때, 상기 가상선(20)을 따라서 상기 곡면표시장치(500)의 곡률이 다를 수 있다. 즉, 상기 가상선(20) 상에서 상기 곡면표시장치(550)의 상측은 곡률이 작은 반면 상기 곡면표시장치(550)의 하측은 상측에 비하여 큰 곡률을 가질 수 있다. 또한, 상기 곡면표시장치(550)의 곡률이 상기 상측으로부터 하측으로 갈수록 점차적으로 증가할 수 있다.

이 경우, 상기 쉴딩 전극(SCE)의 폭(w2)은 상측 곡률에 의해서 결정된 제1 폭과 상기 하측 곡률에 의해서 결정된 제2 폭의 평균값으로 설정될 수 있다. 또한, 상기 폭(w2)의 허용범위는 상기 평균값을 중심값으로 하여 설정된 범위일 수 있다.

본 발명의 다른 일 예로, 상기 쉴딩 전극의 폭(w2)은 상측 곡률에 의해서 결정된 제1 폭으로 설정될 수 있다. 이 경우, 상기 폭(w2)의 허용범위는 상기 제1 폭을 중심값으로 하여 설정된 범위일 수 있다.

도 10은 본 발명의 다른 실시예에 따른 곡면표시장치의 화소 구조를 나타내는 평면도이고, 도 11은 도 5는 화소 영역에 정의되는 도메인들 및 액정 배향 방향들을 나타내는 도면이다. 단, 도 10에 도시된 구성 요소 중 도 4에 도시된 구성 요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 10을 참조하면, 상기 제1 서브화소전극(SPE1)은 제1 가로 줄기부(HS1), 제2 가로 줄기부(HS2), 제1 세로 줄기부(VS1), 제2 세로 줄기부(VS2) 및 제1 내지 제4 가지부들(B1, B2, B3, B4)을 포함한다.

상기 제1 세로 줄기부(VS1)는 상기 제1 가로 줄기부(HS1), 상기 제1 가지부들(B1)의 에지들 및 상기 제2 가지부들(B2)의 에지들과 연결되고, 상기 제2 세로 줄기부(VS2)는 상기 제2 가로 줄기부(HS2), 상기 제3 가지부들(B3)의 에지들 및 상기 제4 가지부들(B4)의 에지들과 연결된다. 상기 제1 및 제2 세로 줄기부들(VS1, VS2) 각각은 제2 방향(D2)으로 연장될 수 있고, 상기 제2 방향(D2)은 상기 곡면표시장치(500)가 휘어지는 상기 제1 방향(D1)과 교차할 수 있고, 예를 들면, 평면상에서 상기 제2 방향(D2)은 상기 제1 방향(D1)과 직교할 수 있다.

상기 제1 가로 줄기부(HS1)는 상기 제1 세로 줄기부(VS1), 상기 제1 가지부들(B1)의 에지들 및 상기 제2 가지부들(B2)의 에지들과 연결된다. 상기 제1 가로 줄기부(HS1)는 상기 제1 방향(D1)으로 연장되어 상기 제1 세로 줄기부(VS1)의 중앙 부분으로부터 분기될 수 있다. 상기 제1 가지부들(B1)은 상기 제1 가로 줄기부(HS1)에 대해 상기 제2 가지부들(B2)과 대칭인 형상을 가질 수 있다.

도 11에 도시된 바와 같이, 상기 제1 가로 줄기부(HS1)는 제1 및 제2 도메인들 사이에 위치할 수 있다.

상기 제2 가로 줄기부(HS2)는 상기 제2 세로 줄기부(VS2), 상기 제3 가지부들(B3)의 에지들 및 상기 제4 가지부들(B4)의 에지들과 연결된다. 상기 제2 가로 줄기부(HS2)는 상기 제1 방향(D1)으로 연장되어 상기 제2 세로 줄기부(VS2)의 중앙 부분으로부터 분기될 수 있다. 상기 제3 가지부들(B3)은 상기 제2 가로 줄기부(HS2)에 대해 상기 제4 가지부들(B4)과 대칭인 형상을 가질 수 있다.

도 11에 도시된 바와 같이, 상기 제2 가로 줄기부(HS2)는 제3 및 제4 도메인들 사이에 위치할 수 있다.

상기 제1 가지부들(B1) 중 일부는 상기 제1 가로 줄기부(HS1)로부터 분기되고, 상기 제1 가지부들(B1) 중 다른 일부는 상기 제1 세로 줄기부(VS1)로부터 분기된다. 또한, 상기 제1 가지부들(B1) 각각은 평면상에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 경사진 제3 방향(D3)으로 연장되고, 상기 제1 가지부들(B1)은 서로 이격되어 배열된다.

상기 제2 가지부들(B2) 중 일부는 상기 제1 가로 줄기부(HS1)로부터 분기되고, 상기 제2 가지부들(B2) 중 다른 일부는 상기 제1 세로 줄기부(VS1)로부터 분기된다. 또한, 상기 제2 가지부들(B2) 각각은 평면상에서 상기 제1 및 제2 방향들(D1, D2)과 경사진 제4 방향(D4)으로 연장되고, 상기 제2 가지부들(B2)은 서로 이격되어 배열된다.

평면상에서 상기 제4 방향(D4)은 상기 제3 방향(D3)과 교차할 수 있다. 예를 들면, 평면상에서 상기 제3 및 제4 방향들(D3, D4)은 서로 직교할 수 있고, 평면상에서 상기 제3 및 제4 방향들(D3, D4) 각각은 상기 제1 방향(D1) 또는 상기 제2 방향(D2)과 45도를 형성할 수 있다.

상기 제3 가지부들(B3) 중 일부는 상기 제2 가로 줄기부(HS2)로부터 분기되고, 상기 제3 가지부들(B3) 중 다른 일부는 상기 제2 세로 줄기부(VS2)로부터 분기된다. 또한, 상기 제3 가지부들(B3) 각각은 평면상에서 상기 제1 및 제2 방향들(D1, D2)과 경사진 제5 방향(D5)으로 연장되고, 상기 제3 가지부들(B)은 서로 이격되어 배열된다.

상기 제4 가지부들(B4) 중 일부는 상기 제2 가로 줄기부(HS2)로부터 분기되고, 상기 제4 가지부들(B4) 중 다른 일부는 상기 제2 세로 줄기부(VS2)로부터 분기된다. 또한, 상기 제4 가지부들(B4) 각각은 평면상에서 상기 제1 및 제2 방향들(D1, D2)과 경사진 제6 방향(D6)으로 연장되고, 상기 제4 가지부들(B4)은 서로 이격되어 배열된다.

평면상에서 상기 제6 방향(D6)은 상기 제5 방향(D5)과 교차할 수 있다. 예를 들면, 평면상에서 상기 제5 및 제6 방향들(D5, D6)은 서로 직교할 수 있고, 평면상에서 상기 제5 및 제6 방향들(D5, D6) 각각은 상기 제1 방향(D1) 또는 상기 제2 방향(D2)과 45도를 형성할 수 있다.

상기 제2 서브화소전극(SPE2)의 크기는 상기 제1 서브화소전극(SPE1)의 크기와 상이할 수 있다. 상기 제2 서브화소전극(SPE2)의 사이즈가 상기 제1 서브화소전극(SPE1)의 사이즈보다 클 수 있다.

상기 제2 서브화소전극(SPE2)은 제3 가로 줄기부(HS3), 제4 가로 줄기부(HS4), 제3 세로 줄기부(VS3), 제4 세로 줄기부(VS4) 및 제5 내지 제8 가지부들(B5, B6, B7, B8)을 포함한다.

상기 제2 서브화소전극(SPE2)은 상기 제1 서브화소전극(SPE1)과 유사한 구조를 가지므로, 상기 제2 서브화소전극(SPE2)의 형상에 대한 구체적인 설명은 생략한다.

도 11에 도시된 바와 같이, 제1 서브화소영역(SPA1)에 제1 내지 제4 도메인들(DM1~DM4)이 정의되고, 상기 제2 서브화소영역(SPA2)에 제5 내지 제8 도메인들(DM5-DM8)이 정의될 수 있다.

또한, 상기 제1 및 제2 서브화소영역들(SPA1, SPA2)에 상기 제1 내지 제8 도메인들이 정의되는 경우에, 상기 제1 서브화소전극(SPE1)은 제1 도메인 연결부(LP1)를 더 포함하고, 상기 제2 서브화소전극(SPE2)은 제2 도메인 연결부(LP2)를 더 포함할 수 있다.

상기 제1 도메인 연결부(LP1)는 상기 제2 도메인(SM2) 및 상기 제3 도메인(SM3) 사이에 배치되어 상기 제2 및 제3 가지부들(B2, B3)을 연결하고, 상기 제2 도메인 연결부(LP2)는 상기 제6 도메인(DM6) 및 상기 제7 도메인(DM7) 사이에 배치되어 상기 제6 및 제7 가지부들(B6, B7)을 연결한다. 상기 제1 도메인 연결부(LP1)는 상기 제2 및 제3 도메인들(DM2, DM3) 간의 경계 영역의 중앙에 위치할 수 있고, 상기 제2 도메인 연결부(LP2)는 상기 제6 및 제7 도메인들(DM6, DM7) 간의 경계 영역의 중앙에 위치할 수 있다.

상기 제1 가지부들(B1)에 의해 상기 액정분자들이 배향되는 영역을 상기 제1 도메인(DM1)으로 정의할 때, 상기 제1 도메인(DM1)에서 제1 액정 배향 방향(DR1)은 제3 방향(D3)으로 정의된다. 상기 제2 가지부들(B2)에 의해 상기 액정분자들이 배향되는 영역을 상기 제2 도메인(DM2)으로 정의할 때, 상기 제2 도메인(DM2)에서 제2 액정 배향 방향(DR2)은 제3 방향(D4)으로 정의된다.

상기 제3 도메인(DM3)에서 제3 액정 배향 방향(DR3)은 상기 제5 방향(D3)으로 정의되며, 상기 제4 도메인(DM2)에서 제4 액정 배향 방향(DR4)은 상기 제6 방향(D3)으로 정의될 수 있다.

상술한 내용을 종합하면, 상기 제1 서브화소영역(SPA1)에 상기 제2 방향(D2)으로 순차적으로 배열되는 상기 제1 내지 제4 도메인들(DM1-DM4)이 형성되고, 상기 제1 내지 제4 도메인들(DM1-DM4)에서 액정 배향 방향들은 모두 상이하다. 따라서, 상기 제1 서브화소영역(SPA1)에 대한 시야 범위가 확대될 수 있다.

또한, 상기 제2 서브화소영역(SPA2)에 상기 제2 방향(D2)으로 순차적으로 배열되는 상기 제5 내지 제8 도메인들(DM5-DM8)이 형성되고, 상기 제5 내지 제5 도메인들(DM5-DM8)에서 액정 배향 방향들은 모두 상이하다. 따라서, 상기 제2 서브화소영역(SPA2)에 대한 시야 범위가 확대될 수 있다.

도 10의 경우, 도 4와 비교했을 때, 한 화소 내에서 상기 제1 내지 제8 도메인들(DM1~DM8)이 상기 제2 방향(D2)으로 배열된다. 따라서, 상기 제1 방향(D1)으로 휘어진 곡면표시장치(500)에서 오정렬로 인해, 서로 다른 액정 배향 방향을 갖는 도메인들이 중첩하는 것을 방지할 수 있고, 그 결과 액정 오배향으로 인한 텍스쳐 불량을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 제1 기판 300 : 제2 기판
500, 550 : 곡면표시장치 LC : 액정층
PE : 화소전극 SPE1~SPE4: 제1 내지 제4 서브화소전극
SCE : 쉴딩 전극 CE, 313 : 공통 전극
314 : 블랙 매트릭스

Claims

제1 방향으로 절곡되는 곡면표시장치는,
다수의 신호 배선, 상기 다수의 신호 배선을 커버하는 절연층, 상기 절연층 상에 구비된 화소 전극, 상기 다수의 신호 배선 중 상기 제1 방향과 교차하는 제2 방향으로 연장된 신호 배선을 따라 배치되고 상기 화소 전극과 전기적으로 절연된 쉴딩 전극을 포함하는 제1 기판;
상기 제1 기판과 마주하고, 공통 전극을 포함하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 개재된 광 제어층을 포함하고,
상기 신호 배선들은,
상기 제1 방향으로 연장된 게이트 라인들; 및
상기 제2 방향으로 연장된 데이터 라인들을 포함하고,
상기 쉴딩 전극은 상기 데이터 라인들을 따라 구비되며,
상기 제2 기판은 오직 상기 게이트 라인들을 따라 연장된 블랙 매트릭스를 더 포함하는 것을 특징으로 하는 곡면표시장치.
제1항에 있어서, 상기 쉴딩 전극은 상기 공통 전극과 동일 전위를 갖는 전압을 수신하는 것을 특징으로 하는 곡면표시장치.
제2항에 있어서, 상기 광 제어층은 네가티브 타입 액정분자들 포함하는 액정층인 것을 특징으로 하는 곡면표시장치.
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제1항에 있어서, 상기 쉴딩 전극은 평면에서 봤을 때 상기 데이터 라인들 커버할 정도의 폭을 갖는 것을 특징으로 하는 곡면표시장치.
제5항에 있어서, 상기 쉴딩 전극의 상기 제1 방향으로의 폭은 상기 곡면표시장치의 패널 사이즈 및 곡률반경에 의해서 결정되는 것을 특징으로 하는 곡면표시장치.
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삭제
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제1항에 있어서, 상기 화소 전극은 상기 데이터 라인을 사이에 두고 인접 화소 전극과 전기적으로 절연되도록 배치되며,
상기 쉴딩 전극은 상기 화소 전극과 상기 인접 화소 전극 사이에 구비되는 것을 특징으로 하는 곡면표시장치.
제10항에 있어서, 상기 쉴딩 전극의 상기 제1 방향으로의 폭은 상기 화소 전극과 상기 인접 화소 전극 사이의 거리보다 작은 것을 특징으로 하는 곡면표시장치.
제10항에 있어서, 상기 쉴딩 전극은 상기 절연층 상에 구비되고, 상기 화소전극과 동일한 물질로 이루어진 것을 특징으로 하는 곡면표시장치.
제1항에 있어서, 상기 절연층은 레드, 그린 및 블루 색화소를 포함하는 것을 특징으로 하는 곡면표시장치.
제1항에 있어서, 상기 화소 전극은 상기 제2 방향으로 배열된 제1 서브화소전극 및 제2 서브화소전극을 포함하고,
상기 블랙 매트릭스는 상기 제1 서브화소전극과 상기 제2 서브화소전극 사이의 경계에서 상기 제1 방향으로 연장되는 것을 특징으로 하는 곡면표시장치.
제14항에 있어서, 상기 제1 서브화소전극은 상기 제2 방향을 따라 배열된 적어도 2개의 도메인으로 구분되고,
상기 적어도 2개의 도메인의 액정 배향 방향은 서로 다른 것을 특징으로 하는 곡면표시장치.
제14항에 있어서, 상기 제2 서브화소전극은 상기 제2 방향을 따라 배열된 적어도 두 개의 도메인으로 구분되고,
상기 적어도 2개의 도메인의 액정 배향 방향은 서로 다른 것을 특징으로 하는 곡면표시장치.
제14항에 있어서, 상기 제1 방향은 상기 제2 방향과 직교하는 것을 특징으로 하는 곡면표시장치.
제14항에 있어서, 상기 데이터 라인들 각각은,
상기 제2 방향으로 연장되고, 상기 제1 서브화소전극과 전기적으로 연결된 제1 데이터 라인; 및
상기 제2 방향으로 연장되고, 상기 제2 서브화소전극과 전기적으로 연결된 제2 데이터 라인을 포함하고,
상기 쉴딩 전극은 상기 제1 및 제2 데이터 라인을 따라 연장된 것을 특징으로 하는 곡면표시장치.
제18항에 있어서, 상기 쉴딩 전극은 상기 제1 및 제2 데이터 라인의 간격보다 큰 폭을 갖는 것을 특징으로 하는 곡면표시장치.
제18항에 있어서, 상기 블랙 매트릭스는 평면에서 봤을 때 상기 게이트 라인을 커버하도록 구비되는 것을 특징으로 하는 곡면표시장치.