KR20070061618A - 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 화소영역에 균일한 수평전계를 인가할 수 있는 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.

본 발명에 따른 수평 전계형 박막 트랜지스터 기판은 하부 기판상에 평형하게 형성된 게이트 라인 및 공통라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인; 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터; 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막; 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 공통전극; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되며 공통전극과 함께 수평전계를 발생시키는 화소전극을 포함하고, 상기 공통전극 및 화소전극은 보호막 상에 소정 높이를 갖는 입체구조로 형성된 것을 특징으로 한다.

Description

수평 전계형 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate of Horizontal Electronic Fileld and Method of Fabricating the same}

도 1은 종래의 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 기판을 나타내는 평면도이다.

도 2는 도 1에서 선Ⅰ-Ⅰ'을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.

도 3은 종래의 박막 트랜지스터 기판을 구성하는 화소전극 및 공통전극 사이의 수평전계를 나타내는 도면.

도 4는 본 발명의 실시예에 따른 수평 전계 박막 트랜지스터 기판을 나타내는 평면도.

도 5는 도 4에서 선 Ⅱ-Ⅱ' 을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도.

도 6은 화소전극 및 공통전극에 의해 형성되는 제 1 및 제 2 수평전계를 나타내는 도면.

도 7a 및 도 7b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.

도 8a 및 도 8b는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스 터 기판의 평면도 및 단면도.

도 9a 내지 도 9e는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.

도 10a 및 도 10b는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 평면도 및 단면도

도 11a 및 도 11b는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.

도 12a 내지 도 12d는 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 하부기판 110 : 게이트 라인

111 : 게이트 전극 120 : 공통라인

130 : 게이트 절연막 140 : 데이터 라인

141 : 소스전극 142 : 드레인 전극

143 : 활성층 144 : 오믹 접촉층

150 : 박막 트랜지스터 160 : 보호막

161 : 제 1 콘택홀 162 : 제 2 콘택홀

170 : 화소전극 170a : 수평부

170b : 핑거부 180 : 공통전극

본 발명은 수평 전계형 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 특히 화소영역에 균일한 수평전계를 발생시킬 수 있는 수평 전계형 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.

수직 전계형 액정 표시 장치는 상부 기판상에 형성된 공통전극과 하부기판상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.

수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.

수평 전계형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 (하부 기판) 및 칼러 필터 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.

박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.

도 1은 종래의 수평 전계 인가형 액정 표시 패널의 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.

도 1 및 도 2에 도시된 바와 같이, 종래의 박막 트랜지스터 기판은 하부 기판(45) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역(5)에 수평 전계를 이루도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)들이 공통으로 접속된 공통 라인(16)을 구비한다.

게이트 라인(2)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(6)를 구성하는 게이트 전극(8)으로 전달한다.

데이터 라인(4)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 박막 트랜지스터(6)를 구성하는 드레인 전극(12)을 통해 화소전극(14)으로 전달하는 역할을 수행한다.

이때, 게이트 라인(2)과 데이터 라인(4)은 교차구조로 형성되어 화소영역(5)을 정의한다.

공통라인(16)은 화소영역(5)을 사이에 두고 게이트 라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(18)에 공급한다.

박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다.

이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48)을 포함하는 반도체 패턴(49)을 더 구비된다.

이때, 반도체 패턴(49)에는 활성층(48)위에 위치하여 데이터 라인(4), 소스 전극(10), 드레인 전극(12)과 오믹 접촉을 위한 오믹 접촉층(50)이 더 포함된다.

화소 전극(14)은 박막 트랜지스터(6)의 드레인 전극(12)과 접촉홀(17)을 통해 접속되며 화소 영역(5)에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 평행하게 형성된 수평부(14a)와, 공통 라인(16)과 중첩되게 형성된 제 2 수평부(14b) 및 제 1 및 제2 수평부(14a, 14b) 사이에 공통전극(18)과 나란하게 형성된 핑거부(14c)를 구비한다.

공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역(5)에 게이트 라인(2) 및 게이트 전극(8)과 동일금속으로 형성된다. 특히, 공통 전극(18)은 화소 영역(5) 에서 화소 전극(14)의 핑거부(14c)와 평행하게 형성된다.

이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14c)와 공통 전극(18) 사이에는 수평 전계가 형성된다.

이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.

이때, 종래의 박막 트랜지스터 기판의 경우 약 300A°~ 400A°높이의 평면구조를 갖는 화소전극(14)의 핑거부(14c) 및 공통전극(18)이 게이트 절연막 및 보호막을 사이에 두고 형성됨으로써, 도 3에 도시된 바와 같이, 화소전극(14)의 핑거부(14c) 상면에서 공통전극(18)의 상면으로 포물선의 형태의 수평전계만이 화소영역(5)에 인가되었다.

따라서, 종래의 박막 트랜지스터 기판의 경우 화소전극(14)의 핑거버(14c)와 공통전극(18) 사이의 수평영역(A)(이하 "전계비인가영역" 이라 한다.)에는 수평전계가 인가되지 않음으로써, 해당 화소영역에서는 액정 분자들이 회전하지 않음으로써 투과율 및 콘트라스트비가 저하될 뿐만 아니라 고온으로 장기 구동시에 흑화, 흑얼룩 등으로 인하여 화질이 저하되는 문제가 발생하였다.

또한, 종래의 박막 트랜지스터 기판의 경우 포물선 형태의 수평전계가 게이 트 절연막(46) 및 보호막(52)을 관통하여 화소전극(14)의 핑거부(14c) 상면과 공통전극(18)의 상면에 형성됨으로써, 수평전계는 게이트 절연막(46) 및 보호막(52)을 관통하게 되어 해당 화소영역(5)에 인가되는 전계강도가 약해진다는 문제점이 있었다.

상술한 바와 같은 문제점을 해소하기 위해, 본 발명의 목적은 보호막 상에 화소전극과 공통전극을 입체형상으로 평행하게 형성함으로써, 화소영역에 균일한 수평전계를 인가할 수 있는 수평 전계형 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은, 유리 기판상에 평형하게 형성된 게이트 라인 및 공통라인; 게이트 절연막을 사이에 두고 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인; 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터; 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막; 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 공통전극; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되며 공통전극과 함께 수평전계를 발생시키는 화소전극을 포함하고, 상기 공통전극 및 화소전극은 보호막 상에 소정 높이를 갖는 입체구조로 형성된 것을 특징으로 한다.

여기서, 본 발명에 따른 박막 트랜지스터 기판의 공통전극 및 화소전극은 보 호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 한다.

또한, 본 발명에 따른 박막 트랜지스터 기판의 화소전극은 박막 트랜지스터와 접속되며 게이트 라인과 평형하게 형성된 수평부; 및 수평부에 접속되며 공통전극과 함께 수평전계를 형성하는 핑거부를 포함하고, 상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 한다.

또한, 본 발명에 따른 박막 트랜지스터 기판의 화소전극을 구성하는 핑거부 및 공통전극은, 보호막 상에 소정 높이를 갖는 입체구조로 상호 평행하게 형성됨에 따라, 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계와 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인 및 공통라인을 평행하게 형성하는 단계;게이트 절연막을 사이에 두고 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인을 형성하는 단계; 게이트 라인 및 데이터 라인의 교차영역에 박막 트랜지스터를 형성하는 단계; 게이트 절연막 상에 형성되어 박막 트랜지스터를 덮는 보호막을 형성하는 단계; 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 입체구조의 공통전극을 형성하는 단계; 및 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터와 접속되며 공통전극과 함께 수평전계를 형성하는 입체구조의 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인, 게이트 라인에 접속된 게이트 전극 및 게이트 라인과 화소영역을 사이에 두고 평행하게 형성된 공통라인을 포함하는 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 데이터 라인, 데이터 라인과 접속된 소스 전극, 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극을 포함하는 제 2 도전성 패턴과 채널을 형성하는 반도체층을 형성하는 단계; 제 2 도전성 패턴 및 반도체층이 형성된 게이트 절연막 상에 보호막을 형성하는 단계; 및 보호막 상에 게이트 라인과 평행한 수평부, 수평부에 접속된 핑거부로 구성된 입체구조의 화소전극과 공통라인에 접속되며 화소전극의 핑거부와 수평전계를 형성하는 입체구조의 공통전극을 포함하는 제 3 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예에 대하여 설명한다.

먼저, 도 4 및 도 5를 참조하여 본 발명에 따른 수평 전계형 박막 트랜지스터 기판의 구조 및 동작에 대해 설명한다.

여기서, 도 4는 본 발명에 따른 수평 전계형 액정 표시 패널의 박막 트랜지스터 기판을 나타낸 평면도이며, 도 5는 도 4에서 선 Ⅱ-Ⅱ'을 절취한 박막 트랜지스터 기판을 나타낸 단면도이다.

도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 하부 기판(100)상에 형성된 게이트 라인(110)과, 게이트 라인(110)과 평형하게 형성된 공통라인(120)과, 게이트 절연막(130)을 사이에 두고 게이트 라인(110) 및 공통라인(120)과 교차하는 데이터 라인(140)과, 게이트 라인(110)과 데이터 라인(140)의 교차부마다 형성된 박막 트랜지스터(150)와, 박막 트랜지스터(150)를 덮기 위해 게이트 절연막(130)상에 형성되는 보호막(160)과, 게이트 라인(110)과 데이터 라인(140)의 교차 구조로 마련된 화소영역(171)에 수평전계를 이루도록 형성된 화소전극(170) 및 공통전극(180)을 구비한다.

여기서, 게이트 라인(110)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(150)를 구성하는 게이트 전극(111)으로 전달한다.

공통라인(120)은 화소영역(171)을 사이에 두고 게이트 라인(110)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(180)에 공급한다. 이때, 공통라인(120)은 게이트 라인(110)과 나란하게 한 화소영역(171)마다 형성되며 게이트 절연막(130) 및 보호막(160)을 관통하는 제 2 콘택홀(162)을 통해 공통전극(180)과 접속된다.

데이터 라인(140)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(111)의 온/오프에 연동하여 박막 트랜지스터(150)를 구성하는 소스전극(141) 및 드레인 전극(142)으로 전달하는 역할을 수행한다.

이때, 데이터 라인(140)은 게이트 절연막(130)을 사이에 두고 게이트 라인(110)과 교차구조로 형성되어 화소전극(170)이 위치하는 화소영역(171)을 정의한다. 여기서, 데이터 라인(140)은 게이트 절연막(130)을 사이에 두고 공통라인(120)과도 교차구조로 형성된다

박막 트랜지스터(150)는 게이트 라인(110)의 게이트 신호에 응답하여 데이터 라인(140)의 화소 신호가 화소 전극(170)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(150)는 게이트 라인(110)에 접속된 게이트 전극(111)과, 데이터 라인(140)에 접속된 소스 전극(141)과, 화소 전극(170)에 제 1 콘택홀(161)을 통해 접속된 드레인 전극(142)을 구비한다.

또한, 박막 트랜지스터(150)는 게이트 전극(110)과 게이트 절연막(130)을 사이에 두고 중첩되면서 소스 전극(141)과 드레인 전극(142) 사이에 채널을 형성하는 활성층(143)과, 활성층(143)위에 위치하여 데이터 라인(140), 소스 전극(141), 드레인 전극(142)과 오믹 접촉을 위한 오믹 접촉층(144)이 더 포함된다.

보호막(passivation)(160)은 게이트 절연막(130) 상에 형성되어 박막 트랜지스터(150)의 채널을 형성하는 활성층(143)과 화소영역(171)을 후속 공정시 발생 가능한 습기나 스크래치(scratch) 등의 발생을 방지하는 역할을 수행한다. 여기서, 보호막(160)은 질화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질을 증착온도, RF Power, 가스 유입량 등의 공정조건 하에서 PECVD 방식에 의해 게이트 절연막(130) 상에 증착된다.

또한, 보호막(160)은 포토레지스트 패턴을 이용한 포토리소그래피 공정을 통해 형성된 제 1 및 제 2 콘택홀(161, 162)을 구비하고, 여기서 제 1 콘택홀(161)은 보호막(160)을 관통하여 박막 트랜지스터(150)의 드레인 전극(142)과 화소전극(170)을 접속시키고, 제 2 콘택홀(162)은 보호막(160) 및 게이트 절연막(130)을 관통하여 하부 기판(100)상의 공통라인(120)과 공통전극(180)을 접속시킨다.

화소 전극(170)은 보호막(160)을 관통하는 제 1 콘택홀(161)을 통해 박막 트랜지스터(150)의 드레인 전극(142)과 접속되어 화소 영역(171)에 형성된다. 이때, 화소 전극(170)은 하부 기판(100)상에 게이트 라인(110)과 평행하게 형성된 수평부(170a)와, 상기 수평부(170a)에 접속되며 공통전극(180)과 나란하게 형성되어 수평전계를 발생시키는 핑거부(170b)를 구비한다.

공통전극(180)은 보호막(160) 및 게이트 절연막(130)을 관통하는 제 2 콘택홀(162)을 통해 하부기판(100)의 공통라인(120)에 접속되어 액정구동을 위한 기준 전압을 제공한다. 이때, 공통전극(180)은 화소전극(170)의 핑거부(170b)와 동일한 투명 전도성 물질로 형성되는 동시에 보호막(160) 상에 소정의 높이를 갖는 입체구조로 핑거부(170b)와 평행하게 형성된다.

상술한 바와 같은 본 발명에 따른 박막 트랜지스터 기판은 박막 트랜지스터를 통해 화소신호가 공급되는 화소전극(170), 보다 구체적으로는 화소전극(170)의 핑거부(170b)와 공통라인(120)을 통해 기준전압이 공급되는 공통전극(180) 사이에 수평전계가 형성된다.

이때, 화소전극(170)의 핑거부(170b) 및 공통전극(180)은 보호막(160) 상에 약 1000A°~ 5000 A°의 높이를 갖는 입체구조로 상호 평행하게 형성됨으로써, 도 6에 도시된 바와 같이, 화소전극(17)의 핑거부(170b)와 공통전극(180)에 의해 형성되는 수평전계는 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 뿐만 아니라 각각의 측면에서 측면으로 이어지는 직선형태의 제 2 수평전계가 형성된다.

따라서, 화소전극(170)의 핑거부(170b)와 공통전극(180)의 측면으로 이어지는 제 2 수평전계로 인하여 종래의 수평전계가 인가되지 않는 영역에도 충분한 수평전계가 인가되고, 이에 의해 액정분자가 배향된 화소영역에 수평전계가 균일하게 인가되어 투과율 및 콘트라스트비 등이 향상된다.

또한, 화소전극(170)의 핑거부(170b)와 공통전극(180)이 보호막(160) 상에 형성되므로 보호막(160) 및 게이트 절연막(130)에 의해 수평전계가 약화되지 않는다. 이에 따라 화소영역(171)에 강한 수평전계가 인가되어 저전압으로 구동할 수 있다.

이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.

먼저, 도 7a 및 도 7b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴의 제조방법을 나타내는 평면도 및 단면도이다.

도 7a 및 도 7b를 참조하면, 하부기판(100)상에 게이트 라인(110), 게이트 전극(111) 및 공통전극을 포함하는 제 1 도전성 패턴을 형성한다.

이를 상세히 설명하면, 하부기판(100)상에 스터터링 등의 증착방법을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등을 포함하는 적어도 1층구조로 형성된다. 예를 들어, 게이트금속층은 알루미늄/네오듐(AlNd)과 몰리브덴(Mo)이 순차적으로 적층된 2층 구조로 형성된다.

이후, 마스크를 이용한 포토리소그래피공정과 식각공정을 통해 게이트 금속층에 대한 패터닝을 수행함으로써, 하부기판(100)상에 게이트 라인(110), 게이트 전극(111) 및 공통 라인(120)을 포함하는 제 1 도전성 패턴을 최종적으로 형성한다.

상술한 바와 같이 하부 기판(100)상에 제 1 도전성 패턴을 형성한 후, 도 8a 및 도 8b에 도시된 바와 같이, 제 2 마스크 공정을 이용하여 게이트 절연막(120) 상에 제 2 도전성 패턴 및 반도체 패턴을 형성한다. 여기서, 도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 기판의 제 2 도전성 패턴 및 반도체 패턴의 제조방법을 나타내는 평면도 및 단면도이다.

도 8a 및 도 8b을 참조하면, 제 1 도전성 패턴이 형성된 하부 기판(100) 상에 게이트 절연막(130)을 도포한다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(130) 위에 활성층(143) 및 오믹 접촉층(144)을 포함하는 반도체 패턴과; 데이터 라인(140), 소스 전극(141) 및 드레인 전극(142)을 포함하는 제2 도전성 패턴을 형성한다.

이를 상세히 설명하면, 도 9a에 도시된 바와 같이 게이트 절연막(130) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(143'), 제2 반도체층(144'), 그리고 소스/드레인 금속층(140')이 순차적으로 형성된다.

여기서, 제1 반도체층(143')은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(144')은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(140')은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.

이후, 도 9b에 도시된 바와 같이 소스/드레인 금속층(130') 상에 포토레지스트를 형성한 후 제2 마스크(200)를 소정 간격 이격된 형태로 정렬시킨다. 여기서, 제 2 마스크(200)는 투명한 재질인 마스크 기판(210)과, 마스크 기판의 노광 영역에 형성된 노광부(210)와, 마스크 기판(210)의 차단 영역에 형성된 차단부(220) 및 마스크 기판(210)의 부분 노광 영역에 형성된 회절 노광부(230)(또는 반투과부)를 구비한다.

이러한 제2 마스크(200)를 이용하여 포토레지스트를 노광한 후 현상함으로써 제2 마스크(200)의 차단부(220)와 회절 노광부(230)에 대응하여 차단 영역과 부분 노광 영역에서 단차를 갖는 포토레지스트 패턴(240)이 형성된다. 즉, 부분 노광 영역형성된 포토레지스트 패턴(240)은 차단 영역에서 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(240)보다 낮은 제2 높이(h2)를 갖게 된다.

이러한 포토레지스트 패턴(240)을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층(140')이 패터닝됨으로써, 도 9c에 도시된 바와 같이, 데이터 라인 (140), 데이터 라인(140)과 접속된 소스전극(141) 및 채널을 사이에 두고 소스전극(141)과 대향하는 드레인 전극(142)을 포함하는 제2 도전성 패턴이 형성된다.

그리고, 포토레지스트 패턴(240)을 마스크로 이용하여 채널 상에 형성된 소스/드레인 금속층(140'), 제 1 반도체층143') 및 제 2 반도체층(144')을 순차적으로 에칭함으로써, 도 9d에 도시된 바와 같이, 채널을 사이에 두고 대향하는 소스전극(141)과 드레인 전극(142)과 상기 채널을 형성하는 활성층(143)과 오믹 접촉층(144)으로 구성된 반도체층을 형성한다.

이후, 스트립 공정을 통해 제2 도전성 패턴에 남아 있던 포토레지스트 패턴(240)을 제거함으로써, 도 9e에 도시된 바와 같이, 게이트 절연막(120) 상에 데이터 라인(140), 데이터 라인(140)에 접속된 소스 전극(141) 및 소스 전극(141)과 채널을 사이에 두고 대향하는 드레인 전극(142)을 포함하는 제 2 반도체 패턴과 채널을 형성하는 활성층(143) 및 오믹 접촉층(144)을 포함하는 반도체층을 형성한다.

상술한 바와 같이 게이트 절연막(130) 상에 제 2 도전성 패턴 및 반도체층을 형성한 후, 도 10a 및 도 10b에 도시된 바와 같이, 게이트 절연막(130)상에 제 1 및 제 2 콘택홀(161,162)을 포함하는 보호막(160)을 형성한다. 여기서, 도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터 기판의 보호막(160)을 형성하는 방법을 나타내는 평면도 및 단면도이다.

도 10a 및 도 10b를 참조하면, 제1 도전성 패턴이 형성된 게이트 절연막(130) 상에 PECVD 등의 증착방법을 통해 보호막(160)을 증착시킨다. 여기서, 보호막(160)은 게이트 절연막(130)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴 (acryl)계 유기 화합물, (Benzocyclobutene), 또는 PFCB(Perfluorocyclobutene) 등과 같은 유기 절연 물질이 이용된다.

이후, 보호막(130)을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 제 1 및 제 2 콘택홀(161,162)을 형성한다.

여기서, 제 1 콘택홀(161)은 보호막(160)을 관통하여 박막 트랜지스터(150)의 드레인 전극(142)과 화소전극(180)을 접속시키고, 제 2 콘택홀(162)은 보호막(160) 및 게이트 절연막(130)을 관통하여 공통전극(180)과 하부 기판(100)상에 형성된 공통라인(120)을 접속시킨다.

상술한 바와 같이 게이트 절연막(130) 상에 보호막(160)을 형성한 후, 도 11a 및 도 11b 도시된 바와 같이, 수평부(170a) 및 핑거부(170b)로 구성된 화소전극(170)과 공통전극(180)을 포함하는 제 3 도전성 패턴을 형성한다. 여기서, 도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터 기판의 제 3 도전성 패턴을 형성하는 방법을 나타내는 평면도 및 단면도이다.

도 11a 및 도 11b을 참조하면, 게이트 절연막(130) 상에 투명 도전막을 형성한다. 그리고 제 3 마스크 공정을 통해 투면 도전막을 패터닝하여 게이트 라인(110)과 평행한 수평부(170a) 및 수평부(170a)에 접속되며 데이터 라인(140)에 평행한 핑거부(170b)로 구성된 화소전극(170)과, 제 2 접촉홀(162)을 통해 공통라인(120)과 접속되며 화소전극(170)의 핑거부(170b)와 평행하게 형성되어 수평전계를 형성하는 공통전극(180)을 포함하는 제 3 도전성 패턴을 형성한다.

이를 보다 구체적으로 설명하면, 도 12a에 도시된 바와 같이 보호막 상에 스 퍼터링 등의 증착방법으로 투명 도전막(170')을 형성한다. 여기서, 투명 도전막(170')의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다.

이후, 도 12b에 도시된 바와 같이 투명 도전막(170')에 포토레지스트를 형성한 후 제 3 마스크(300)를 소정 간격 이격된 형태로 정렬시킨다. 여기서, 제 3 마스크(300)는 투명한 재질인 마스크 기판(310)과, 마스크 기판의 노광 영역에 형성된 노광부(320)와, 마스크 기판(310)의 차단 영역에 형성된 차단부(330)를 구비한다.

이후, 도 12c에 도시된 바와 같이 제 3 마스크를 이용하여 포토레지스트를 패터닝함으로써 투명 도전막(170') 상에 포토레지스트 패턴(340)을 형성한다.

그 다음, 포토레지스트 패턴(340)을 이용하여 노출된 투명 도전막(170')에 대한 에칭공정을 수행함으로써, 도 12d에 도시된 바와 같이, 화소전극(170)의 수평부(170a), 수평부(170a)로부터 화소영역(171)으로 신장되는 핑거부(170b) 및 제 2 콘택홀(162)을 통해 공통라인(120)과 접속되는 동시에 핑거부(170b)와 평행하게 형성된 공통전극(180)을 포함하는 제 3 도전성 패턴을 형성한다.

이때, 화소전극(170)의 핑거부(170b)와 공통전극(180)은 보호막(160)상에 소정의 높이, 보다 구체적으로는 1000A°~ 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성됨으로써, 도 6에 도시된 바와 같이, 화소전극(170)의 핑거부(170b)와 공통전극(180)에 의해 형성되는 수평전계는 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 뿐만 아니라 각각의 측면에서 측면으로 이어지는 직선형태의 제 2 수평전계가 형성된다.

따라서, 화소전극(170)의 핑거부(170b)와 공통전극(180)의 측면으로 이어지는 제 2 수평전계로 인하여 화소영역에 균일한 수평전계가 인가되고, 이에 의해 화소영역의 투과율 및 콘트라스트비 등이 향상된다.

또한, 화소전극(170)의 핑거부(170b)와 공통전극(180)은 보호막(160) 상에 동시에 형성되고, 이에 의해 수평전계는 보호막(160) 및 게이트 절연막(130)에 의해 약화되지 않아 화소영역(171)에 강한 수평전계가 인가된다.

상술한 바와 같이, 본 발명에 따른 수평 전계형 박막 트랜지스터 기판 및 그 제조방법은 보호막 상에 화소전극 및 공통전극을 소정의 높이를 갖는 입체구조로 상호 평행하게 형성함으로써, 화소영역에 수평전계를 균일하게 인가하여 투과율 및 콘트라스트비를 향상시킬 수 있다는 효과를 갖는다.

또한, 본 발명은 보호막 상에 화소전극 및 공통전극을 동일 높이로 평행하게 형성함으로서, 수평전계가 보호막 및 게이트 절연막에 의해 약화되지 않은 상태로 화소영역에 인가될 수 있다는 효과를 갖는다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (13)

1. 하부 기판상에 평형하게 형성된 게이트 라인 및 공통라인;

   게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인;

   상기 게이트 라인 및 데이터 라인의 교차영역에 형성된 박막 트랜지스터;

   상기 게이트 절연막 상에 형성되며 박막 트랜지스터를 덮는 보호막;

   상기 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 공통전극; 및

   상기 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터에 접속되며 공통전극과 함께 수평전계를 발생시키는 화소전극을 포함하고,

   상기 공통전극 및 화소전극은 보호막 상에 소정 높이를 갖는 입체구조로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
2. 제 1 항에 있어서,

   상기 공통전극 및 화소전극은 보호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
3. 제 1 항에 있어서, 상기 화소전극은,

   상기 박막 트랜지스터와 접속되며 상기 게이트 라인과 평형하게 형성된 수평 부; 및

   상기 수평부에 접속되며 상기 공통전극과 함께 수평전계를 형성하는 핑거부를 포함하고,

   상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
4. 제 3 항 있어서,

   상기 화소전극의 핑거부 및 공통전극은 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 및 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판.
5. 기판상에 게이트 라인 및 공통라인을 평행하게 형성하는 단계;

   게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하여 화소영역을 정의하는 데이터 라인을 형성하는 단계;

   상기 게이트 라인 및 데이터 라인의 교차영역에 박막 트랜지스터를 형성하는 단계;

   상기 게이트 절연막 상에 형성되어 박막 트랜지스터를 덮는 보호막을 형성하는 단계;

   상기 보호막 및 게이트 절연막을 관통하는 콘택홀을 통해 공통라인에 접속되는 입체구조의 공통전극을 형성하는 단계; 및

   상기 보호막을 관통하는 콘택홀을 통해 박막 트랜지스터와 접속되며 상기 공통전극과 함께 수평전계를 형성하는 입체구조의 화소전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
6. 제 5 항에 있어서,

   상기 공통전극 및 화소전극은 보호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
7. 제 5 항에 있어서, 상기 화소전극을 형성하는 단계는,

   상기 박막 트랜지스터와 접속되며 상기 게이트 라인과 평형한 수평부를 형성하는 단계; 및

   상기 수평부에 접속되며 상기 공통전극과 함께 수평전계를 형성하는 핑거부를 형성하는 단계를 포함하고,

   상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
8. 제 7 항에 있어서,

   상기 화소전극의 핑거부 및 공통전극은 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 및 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
9. 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 상기 게이트 라인과 화소영역을 사이에 두고 평행하게 형성된 공통라인을 포함하는 제 1 도전성 패턴을 형성하는 단계;

   상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극을 포함하는 제 2 도전성 패턴과 상기 채널을 형성하는 반도체층을 형성하는 단계;

   상기 제 2 도전성 패턴 및 반도체층이 형성된 게이트 절연막 상에 보호막을 형성하는 단계; 및

   상기 보호막 상에 게이트 라인과 평행한 수평부, 상기 수평부에 접속된 핑거부로 구성된 입체구조의 화소전극과 상기 공통라인에 접속되며 화소전극의 핑거부와 수평전계를 형성하는 입체구조의 공통전극을 포함하는 제 3 도전성 패턴을 형성하는 단계

   를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
10. 제 9 항에 있어서, 상기 보호막을 형성하는 단계는,

    상기 게이트 절연막 상에 보호막을 도포하는 단계;

    상기 보호막 상에 포토레지스트를 도포한 후 포토리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하는 단계;

    상기 포토레지스트 패턴에 의해 노출된 보호막을 에칭하여 상기 박막 트랜지스터 및 화소전극을 접속시키는 제 1 콘택홀을 형성하는 단계;

    상기 포토레지스트 패턴에 의해 노출된 보호막 및 게이트 절연막을 에칭하여 상기 공통라인 및 공통전극을 접속시키는 제 2 콘택홀을 형성하는 단계; 및

    스트립 공정을 통해 상기 보호막 상에 잔류하는 상기 포토레지스트 패턴을 제거하는 단계

    을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
11. 제 9 항에 있어서,

    상기 제 3 도전성 패턴을 형성하는 단계에 있어서, 상기 공통전극 및 화소전극은 보호막 상에 1000A°내지 5000A°의 높이를 갖는 입체구조로 상호 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
12. 제 10 항에 있어서, 상기 화소전극을 형성하는 단계는,

    상기 박막 트랜지스터와 접속되며 상기 게이트 라인과 평형한 수평부를 형성하는 단계; 및

    상기 수평부에 접속되며 상기 공통전극과 수평전계를 형성하는 핑거부를 형성하는 단계를 포함하고,

    상기 핑거부는 보호막 상에 공통전극과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
13. 제 12 항에 있어서,

    상기 공통전극 및 화소전극의 핑거부는 각각의 상면에서 상면으로 이어지는 포물선 형태의 제 1 수평전계 및 각각의 측면에서 측면으로 이어지는 직선 형태의 제 2 수평전계를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.

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