KR102134142B1 - 코플라나형 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 코플라나 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법은 소스-드레인 전극과 게이트 전극의 형상을 변경하여 게이트 드라이버가 비표시영역에서 차지하는 영역을 줄이고 그에 따라 베젤 영역을 감소할 수 있고, 활성층 전극을 복수개로 분리하여 배치, 형성함으로써, 과전류를 방지하고 활성층 전극 중 어느 하나가 불량이 발생한 경우에도 나머지 활성층 전극을 이용함으로써, 수율를 향상시킬 수 있고, 불량이 발생한 영역의 리페어를 용이하게 할 수 있으며, 코플라나형 박막 트랜지스터의 문턱 전압(Vth)의 음의 시프팅 현상을 개선할 수 있다.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 코플라나형 박막 트랜지스터로써, 활성층 전극; 상기 활성층 전극 상부에 형성되고 S 자 형상의 게이트 전극; 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 일측에 형성되는 소스 전극; 및 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 타측에 형성되는 드레인 전극;을 포함하고, 상기 활성층 전극은 복수개로 분할된 코플라나형 박막 트랜지스터를 제공한다.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 코플라나형 박막 트랜지스터로써, 활성층 전극; 상기 활성층 전극 상부에 형성되고 S 자 형상의 게이트 전극; 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 일측에 형성되는 소스 전극; 및 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 타측에 형성되는 드레인 전극;을 포함하고, 상기 활성층 전극은 복수개로 분할된 코플라나형 박막 트랜지스터를 제공한다.
Description
본 발명은 코플라나형 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법에 관한 발명이다.
박막 트랜지스터(THIN FILM TRANSISTOR: TFT)는 신호 전압을 인가하고 차단할 수 있는 스위치 소자로써, 그 비중이 컴퓨터 모니터, 테블릿 PC의 모니터 등 디스플레이 장치의 응용 분야로 점차 증대되고 있다.
박막 트랜지스터 산업의 발전과 그 응용의 보편화는 디스플레이 크기의 증가와 해상도 증가에 의해 가속화되었으며, 생산성 증대와 저가격화가 중요해지고 있다.
박막 트랜지스터는 수소화된 비정질 실리콘 박막 트랜지스터는 넓은 면적으로 낮은 기판 온도에서 제작할 수 있고, 제작비가 저렴하다는 점에서 표시장치의 기술의 발전과 더불어 많은 관심을 받고 있다.
박막 트랜지스터의 패널 제조는 픽셀 단위의 신호를 인가하는 스위칭 소자들을 형성하는 박막 트랜지스터 어레이 공정과 색상을 구현하기 위한 컬러 필터 공정 그리고 패널에 게이트 드라이버를 삽입한 게이트 인 패널(Gate In Panel:GIP) 구조에서도 많이 이루어 지고 있다.
1972 년 Spear와 Lecomber는 라디오 주파수 글로우 방전 방법으로 비정질 실리콘 전계효과 크랜지스터를 제작하고, 상태 밀도를 계산하였으며, 1976년 Dundee group은 비정질 실리콘이 갖는 장점들을 이용하여 디스플레이 구동에 비정질 트랜지스터를 제안하였다.
박막 트랜지스터는 활성층(active layer), 게이트 절연층(gate insulation layer), 소스-드레인 전극(source-drain electrode)과 게이트 전극(gate electrode)의 제작 순서에 따라 크게 4가지로 나눌 수 있다.
먼저 게이트 전극과 소스-드레인 전극이 활성층을 사이에 두고 있는 스태거드형(staggered type)과 게이트 전극과 소스-드레인 전극이 활성층의 한쪽 면에 같이 있는 코플라나형(coplanar type)이 있다.
스태거드형 박막 트랜지스터는 소스-드레인 전극이 기판 위에 형성되고 활성층, 절연층 및 게이트 전극의 순으로 제작되고, 코플라나형 박막 트랜지스터는 활성층 위에 소스-드레인 전극, 절연층 및 게이트 전극의 순으로 제작한다.
도 1은 종래의 코플라나형 게이트 드라이버의 출력 단 트랜지스터의 전극 구조를 나타낸 도면이고, 도 2는 출력 단 트랜지스터의 게이트 소스 전압의 변화에 따른 문턱 전압의 시프팅 현상을 설명하기 위한 그래프이고, 도 3은 패널에 실장된 게이트 드라이버 즉 GIP 구조를 간략히 나타낸 도면이다.
도 1 내지 도 3을 참조하면, 게이트 인 패널 구조에서 게이트 드라이버의 출력 단 트랜지스터(3)에 박막 트랜지스터가 이용될 수 있다.
게이트 드라이버(1)는 각 게이트 라인(GL)에 순차적으로 스캔 펄스를 출력하기 위해 쉬프트 레지스터(2)를 구비한다.
상기 쉬프트 레지스터(2)는 서로 종속적으로 연결된 다수의 스테이지들로 구성되고, 상기 다수의 스테이지들은 스캔 펄스를 순차적으로 출력하여 패널(4)의 게이트 라인(GL)들을 순차적으로 스캐닝한다.
상기 게이트 드라이버(1)는 상기 게이트 구동부의 쉬프트 레지스터(2)가 내장되는 별도의 게이트 드라이버 집적회로(Gate Driver IC)를 만들고 이를 실장하는 공정 등을 이용하여 패널(4)의 게이트 라인 패드에 연결하여 사용한다.
일반적으로 출력 단 트랜지스터(3)를 구성하는 배선을 이루는 전극의 사이즈는 픽셀을 구성하는 전극의 사이즈보다 크게 형성된다. 따라서 박막 트랜지스터를 구성하는 활성층 전극과 소스 및 드레인 전극 그리고 게이트 전극의 사이즈는 크게 형성된다.
게이트 인 패널 구조에서 비표시영역상에 형성된 게이트 드라이버의 출력 트랜지스터는 게이트 전극(30)을 사이에 두고 소스 전극(10)과 드레인 전극(20)으로 구성될 수 있다.
코플라나형 박막 트랜지스터를 이용하여 GIP의 출력 트랜지스터(3)를 제작함에 있어서, 다음과 같은 문제점이 있다.
첫째, 소스-드레인 전극(10, 20)과 게이트 전극(30)은 자체의 저항 성분을 고려하여 일정 길이 이상을 가져야 할 필요가 있다. 다시 말해 GIP의 배선의 사이즈와 길이가 길기 때문에 비표시영역의 면적이 충분히 커야 하고, 이때 베젤 영역이 증가하는 문제가 있다.
둘째, 활성층 전극(40)이 하나의 큰 배선으로 구성됨으로써, 과전류가 흐를 수 있고, 과전류가 흐르는 경우, 과부하로 활성층 전극(40)에 불량이 발생할 수 있는데, 불량 종류의 일예로 단락 불량이 있다. 이러한 단락 불량이 발생하게 되면, 상기 활성층 전극(40)과 연결된 박막 트랜지스터(3) 전체를 사용하지 못하게 되는 문제가 있다.
셋째, 박막 트랜지스터(3)의 불량이 발생한 경우 리페어(repair)를 수행하지만, 불량이 발행한 하나의 활성층 전극(40)으로 연결된 박막 트랜지스터(3)의 리페어가 어려운 문제가 있다.
넷째, 도 2와 같이 활성층 전극(40)이 하나의 큰 배선으로 구성됨으로써, 문턱전압(Vth)의 음의 시프팅 현상이 커지는 문제가 있었다.
본 발명의 실시예에 따른 코플라나 박막 트랜지스터 및 이를 포함하는 게이트 드라이버는 소스-드레인 전극과 게이트 전극의 형상을 변경하여 게이트 드라이버가 비표시영역에서 차지하는 영역을 줄이고 그에 따라 베젤 영역을 감소할 수 있는 코플라나형 박막 트랜지스터 및 이를 포함하는 게이트 드라이버를 제공한다.
또한 활성층 전극을 복수개로 분리하여 배치, 형성함으로써, 과전류를 방지하고 활성층 전극 중 어느 하나가 불량이 발생한 경우에도 나머지 활성층 전극을 이용함으로써, 수율를 향상시킬 수 있는 코플라나형 박막 트랜지스터 및 이를 포함하는 게이트 드라이버를 제공한다.
또한 불량이 발생한 영역의 리페어를 용이하게 할 수 있는 코플라나형 박막 트랜지스터 및 이를 포함하는 게이트 드라이버를 제공한다.
또한 코플라나형 박막 트랜지스터의 문턱 전압(Vth)의 음의 시프팅 현상을 개선한 코플라나형 박막 트랜지스터 및 이를 포함하는 게이트 드라이버를 제공한다.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 코플라나형 박막 트랜지스터로써, 활성층 전극; 상기 활성층 전극 상부에 형성되고 S 자 형상의 게이트 전극; 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 일측에 형성되는 소스 전극; 및 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 타측에 형성되는 드레인 전극;을 포함하고, 상기 활성층 전극은 복수개로 분할된 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 상기 소스 전극은 제1 소스 전극과 이로부터 분기된 복수개의 제2 소스 전극을 포함하고, 상기 드레인 전극은 제1 드레인 전극과 이로부터 분기된 복수개의 제2 드레인 전극을 포함하고, 상기 제2 소스 전극들 중 인접한 제2 소스 전극들 사이에는 상기 제2 드레인 전극이 배치되는 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 상기 복수개의 활성층 전극들 각각은 컨텍홀을 통해 상기 소스 및 드레인 전극과 연결되는 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 상기 복수개의 활성층 전극들 각각은 분할되고 서로 이격된 서브 전극들로 구성된 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제2 소스 전극 또는 상기 제2 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는, 상기 복수개의 활성층 전극들 각각은 분할되고 서로 이격된 서브 전극들로 구성된 코플라나형 박막 트랜지스터.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버는, 코플라나형 박막 트랜지스터를 출력단 트랜지스터로 구비한 게이트 인 패널구조의 게이트 드라이버로서, 활성층 전극; 상기 활성층 전극 상부에 형성되고 S 자 형상의 게이트 전극; 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 일측에 형성되는 소스 전극; 및 상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 타측에 형성되는 드레인 전극;을 포함하고, 상기 활성층 전극은 복수개로 분할된 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버는, 상기 소스 전극은 제1 소스 전극과 이로부터 분기된 복수개의 제2 소스 전극을 포함하고, 상기 드레인 전극은 제1 드레인 전극과 이로부터 분기된 복수개의 제2 드레인 전극을 포함하고, 상기 제2 소스 전극들 중 인접한 제2 소스 전극들 사이에는 상기 제2 드레인 전극이 배치되며, 상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버는, 상기 박막 트랜지스터의 채널폭은 60um보다 넓고, 채널 길이는 10um보다 긴 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법은, 기판에 형성된 보호층에 복수개로 분할된 활성층 전극들을 형성하는 단계; 상기 활성층 전극들 각각에 게이트 절연막과 게이트 전극을 형성하는 단계; 상기 기판에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 컨텍홀을 형성하고, 소스 및 드레인 전극을 형성하고, 상기 활성층 전극과 상기 소스 및 드레인 전극을 연결하는 단계를 포함하는 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법은, 상기 소스 전극은 제1 소스 전극과 이로부터 분기된 복수개의 제2 소스 전극을 포함하고, 상기 드레인 전극은 제1 드레인 전극과 이로부터 분기된 복수개의 제2 드레인 전극을 포함하고, 상기 제2 소스 전극들 중 인접한 제2 소스 전극들 사이에는 상기 제2 드레인 전극이 배치되며, 상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법.
본 발명의 실시예에 따른 코플라나 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법은 소스-드레인 전극과 게이트 전극의 형상을 변경하여 게이트 드라이버가 비표시영역에서 차지하는 영역을 줄이고 그에 따라 베젤 영역을 감소할 수 있고, 활성층 전극을 복수개로 분리하여 배치, 형성함으로써, 과전류를 방지하고 활성층 전극 중 어느 하나가 불량이 발생한 경우에도 나머지 활성층 전극을 이용함으로써, 수율를 향상시킬 수 있고, 불량이 발생한 영역의 리페어를 용이하게 할 수 있으며, 코플라나형 박막 트랜지스터의 문턱 전압(Vth)의 음의 시프팅 현상을 개선할 수 있다.
도 1은 종래의 코플라나형 게이트 드라이버의 출력 단 트랜지스터의 전극 구조를 나타낸 도면.
도 2는 출력 단 트랜지스터의 게이트 소스 전압의 변화에 따른 문턱 전압의 시프팅 현상을 설명하기 위한 그래프.
도 3은 패널에 실장된 게이트 드라이버를 나타낸 도면.
도 4는 본 발명의 실시예에 따른 코플라나형 박막 트랜지스터의 전극 구조를 나타낸 도면.
도 5는 본 발명의 제1 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 6은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프.
도 7은 본 발명의 제2 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 8은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프.
도 9는 본 발명의 제3 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 10은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프.
도 11은 본 발명의 제4 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 12는 도 9의 A-B를 절단한 단면도.
도 13 내지 도 19는 본 발명의 실시예에 따른 코플라나 박막 트랜지스터의 제조 방법 설명하기 위한 단면도.
도 2는 출력 단 트랜지스터의 게이트 소스 전압의 변화에 따른 문턱 전압의 시프팅 현상을 설명하기 위한 그래프.
도 3은 패널에 실장된 게이트 드라이버를 나타낸 도면.
도 4는 본 발명의 실시예에 따른 코플라나형 박막 트랜지스터의 전극 구조를 나타낸 도면.
도 5는 본 발명의 제1 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 6은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프.
도 7은 본 발명의 제2 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 8은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프.
도 9는 본 발명의 제3 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 10은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프.
도 11은 본 발명의 제4 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면.
도 12는 도 9의 A-B를 절단한 단면도.
도 13 내지 도 19는 본 발명의 실시예에 따른 코플라나 박막 트랜지스터의 제조 방법 설명하기 위한 단면도.
이하, 본 발명의 실시예에 의한 코플라나형 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
<소스-드레인 및 게이트 전극 형상>
도 4는 본 발명의 실시예에 따른 코플라나형 박막 트랜지스터의 전극 구조를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는 소스 전극(100)과 드레인 전극(200) 그리고 게이트 전극(300)을 포함할 수 있다.
상기 소스 전극(100)은 제1 소스 전극(110)과 상기 제1 소스 전극(110)으로부터 연장 형성된 하나 또는 둘 이상의 제2 소스 전극(120)들을 포함할 수 있다.
상기 제1 소스 전극(110)과 상기 제2 소스 전극(120)들은 서로 수직할 수 있고, 상기 제2 소스 전극(120)들 각각은 서로 이격되어 배치될 수 있다.
상기 드레인 전극(200)은 제1 드레인 전극(210)과 상기 제1 드레인 전극(220)으로부터 연장 형성된 하나 또는 둘 이상의 제2 드레인 전극(220)들을 포함할 수 있다.
상기 제1 드레인 전극(210)과 상기 제2 소스 전극(120)들은 서로 수직할 수 있고, 상기 제2 드레인 전극(220)들 각각은 서로 이격되어 배치될 수 있다.
상기 제1 소스 전극(110)과 상기 제1 드레인 전극(210)은 서로 평행하게 배치될 수 있고, 상기 제2 소스 전극(120)과 상기 제2 드레인 전극(220)은 서로 평행하게 배치되면서 서로 교대로 배치될 수 있다.
즉 제2 소스 전극(120)들 중에서 인접한 제2 소스 전극(120)들 사이에 제2 드레인 전극(220)들 각각이 배치될 수 있고, 달리 표현하면, 제2 드레인 전극(220)들 중에서 인접한 제2 드레인 전극(220)들 사이에 제2 소스 전극(120)들 각각이 배치될 수 있다.
상기 게이트 전극(300)은 상기 소스 전극(100)의 외곽 영역을 따라서 형성될 수 있고, 달리 표현하면, 상기 드레인 전극(200)의 외곽 영역을 따라서 형성될 수 있다.
즉, 상기 게이트 전극(300)은 상기 소스 전극(100)과 상기 드레인 전극(200) 사이에 배치되고, 상기 소스 전극(100)과 상기 드레인 전극(200) 사이에 형성되는 공간에 배치될 수 있으며, 상기 소스 전극(100)과 상기 드레인 전극(200)과는 이격되어 배치될 수 있다.
도면상으로 상기 게이트 전극(300)은 S 자 형상을 그리면서 배치될 수 있고, 달리 표현하면, 구부러진 형상으로 형성될 수 있다.
본 발명의 실시예에 따른 코플라나형 박막 트랜지스터는 소스 전극(100)과 드레인 전극(200) 그리고 게이트 전극(300)이 전술한 형태를 가지므로 해서, 원하는 길이만큼의 전극 길이를 가져가면서, 비표시 영역에서 차지하는 영역을 줄일 수 있는 효과를 가진다.
이러한 효과는 픽셀의 전극 배선보다 사이즈가 크고 길이가 긴 GIP 내의 전극 배선에 적용하는 경우 효과가 크다.
한편 상기 소스 및 드레인 전극(100, 200) 하부에는 활성층(미도시)이 배치될 수 있다.
이하 상기 활성층의 형상과 배치관계를 통해 본 발명에 따른 다양한 실시예를 설명한다.
<제1 실시예>
도 5는 본 발명의 제1 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면이고, 도 6은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프이다.
본 발명의 제1 실시예에 따른 코플라나형 박막 트랜지스터는 활성층 전극(400)과 소스 전극(100)과 드레인 전극(200) 그리고 게이트 전극(300)을 포함할 수 있다.
상기 활성층 전극(400)은 복수개로 구성될 수 있고, 상기 소스 전극(100) 및 드레인 전극(200) 하부에 배치될 수 있고, 상기 활성층 전극(400)들 각각은 서로 이격되어 배치될 수 있다.
구체적으로 상기 활성층 전극(400)들 각각은 제1 소스 전극(110)과 제1 드레인 전극(210)들 각각에 평행하게 배치될 수 있다.
상기 활성층 전극(400)은 제1 내지 제4 활성층 전극(410, 420, 430, 440)을 포함할 수 있고, 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 서로 이격되어 제1 소스 전극(110) 또는 제1 드레인 전극(210)의 길이 방향으로 형성될 수 있다.
상기 활성층 전극(400)과 상기 제1 소스 및 제1 드레인 전극(110, 210)과 대응되는 영역은 컨텍홀(500)을 통해서 제1 소스 및 제1 드레인 전극(110, 210) 각각에 상기 활성층 전극(400)들 각각을 전기적으로 연결할 수 있다.
상기 컨텍홀(500)은 박막 트랜지스터의 사이즈와 전극들의 길이에 따라서 그 개수는 달라질 수 있다.
상기 활성층 전극(400)이 복수개로 구성됨에 따라서, 첫째, 게이트 인 패널 구조의 게이트 드라이브의 출력 단에 적용되는 박막 트랜지스터는 전극의 크기가 픽셀상의 박막 트랜지스터의 전극의 크기보다 크기 때문에 과전류가 발생할 가능성이 크지만, 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 적용하는 경우, 과전류에 따른 활성층(400)의 불량을 방지할 수 있다.
둘째, 어느 하나의 활성층 전극(400)이 불량이 발생하는 경우라도, 인접한 활성층 전극(400)들을 이용하여 박막 트랜지스터를 구동할 수 있는 장점이 있다.
즉 과전류에 따라 복수개의 활성층 전극(400) 중 어느 하나의 불량이 발생한 경우라도 불량이 발생한 활성층 전극의 인접 전극을 이용하여 리페어가 가능한 장점이 있다.
셋째, 하나의 활성층 전극(400)을 이용하는 종래의 기술에 비해서 하나의 활성층 전극(400)을 복수개로 분할하여 이용함으로써 상대적으로 발열이 적고 그에따라 문턱 전압의 음의 시프팅 현상을 개선할 수 있는 효과를 가진다.
도 6은 박막 트랜지스터의 드레인 전극(200)에 공급되는 전압(Vd)가 0.1V 인 경우(Test1), 10V 인 경우(Test2)에 게이트 전극(300)에 공급되는 전압(Vg)은 20에서 20V 범위 내에서 변화시켰다.
그래프를 통해서 확인할 수 있듯이, 음의 전압 범위 중에서 -15V일 때 전류 값이 급격히 감소하는, 즉 음의 전압으로 시프팅 현상이 감소되는 효과를 확인할 수 있다.
<제2 실시예>
제2 실시예를 설명함에 있어서, 제1 실시예와 동일한 구성 및 특징은 동일 번호를 부여하고 상세한 설명은 생략한다.
도 7은 본 발명의 제2 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면이고, 도 8은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프이다.
본 발명의 제2 실시예에 따른 코플라나형 박막 트랜지스터는 활성층 전극(400)과 소스 전극(100)과 드레인 전극(200) 그리고 게이트 전극(300)을 포함할 수 있다.
상기 활성층 전극(400)은 복수개로 구성될 수 있고, 상기 소스 전극(100) 및 드레인 전극(200) 하부에 배치될 수 있고, 상기 활성층 전극(400)들 각각은 서로 이격되어 배치될 수 있다.
구체적으로 상기 활성층 전극(400)들 각각은 제1 소스 전극(110)과 제1 드레인 전극(210)들 각각에 평행하게 배치될 수 있다.
상기 활성층 전극(400)은 제1 내지 제4 활성층 전극(410, 420, 430, 440)을 포함할 수 있고, 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 서로 이격되어 제1 소스 전극(110) 또는 제1 드레인 전극(210)의 길이 방향으로 형성될 수 있다.
또한 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 서브 활성층 전극들로 구성될 수 있다.
즉 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 복수개로 분리되어 형성될 수 있다.
제1 실시예와 비교하여, 제1 소스 전극(110) 또는 제1 드레인 전극(210)의 길이 방향으로 서로 이격된 복수개의 서브 전극들이 제1 내지 제4 활성층 전극(410, 420, 430, 440)들을 이룬다.
상기 활성층 전극(400)과 상기 제1 소스 및 제1 드레인 전극(110, 210)과 대응되는 영역은 컨텍홀(500)을 통해서 제1 소스 및 제1 드레인 전극(110, 210) 각각에 상기 활성층 전극(400)들 각각을 전기적으로 연결할 수 있다.
상기 컨텍홀(500)은 박막 트랜지스터의 사이즈와 전극들의 길이에 따라서 그 개수는 달라질 수 있고, 도면 상으로는 활성층 전극(400)을 제1 내지 제4 활성층 전극(410, 420, 430, 440)으로 구분하였으나, 이는 일 예에 불과하고, 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각에 포함된 서브 활성층 전극들 또한 그 개수는 달라질 수 있다.
픽셀 영역의 박막 트랜지스터보다 배선의 사이즈가 큰 게이트 인 패널 구조에 본 발명의 실시예는 적용하는 경우 그 효과를 살펴본다.
첫째, 게이트 드라이브의 출력 단에 적용되는 박막 트랜지스터의 채널폭(W)이 50~60um이상의 값으로 대략 3000um가 될 수 있고, 채널길이(L)가 10um 이상으로 1500um가 될 수 있다. 이는 픽셀상의 박막 트랜지스터의 전극의 크기보다 매우 큰 사이즈에 해당하기 때문에 과전류가 발생할 가능성이 크지만, 본 발명의 실시예에 따른 박막 트랜지스터의 구조를 적용하는 경우, 과전류에 따른 활성층(400)의 불량을 방지할 수 있고, 과전류에 따른 배선 불량이 발생한 경우라도 리페어가 용이한 장점이 있다.
둘째, 어느 하나의 활성층 전극(400)이 불량이 발생하는 경우라도, 인접한 활성층 전극(400)들을 이용할 수 있다는 점에서 수율이 향상되는 효과가 있다.
셋째, 도 8을 참조하면, 하나의 활성층 전극(400)을 이용하는 종래의 기술에 비해서 발열이 적어 문턱 전압의 음의 시프팅 현상을 개선할 수 있는 효과를 가져 박막 트랜지스터의 불량을 방지할 수 있다.
도 8은 박막 트랜지스터의 드레인 단자에 공급되는 전압(Vd)가 0.1V 인 경우(Test1), 10V 인 경우(Test2)에 게이트 단자에 공급되는 전압(Vg)은 -20에서 20V 범위 내에서 변화시켰다.
그래프를 통해서 확인할 수 있듯이, 음의 전압 범위 중에서 -10V일 때 전류 값이 급격히 감소하는, 즉 음의 전압으로 시프팅 현상이 감소되는 효과를 확인할 수 있다.
<제3 실시예>
제3 실시예를 설명함에 있어서, 제1 및 제2 실시예와 동일한 구성 및 특징은 동일 번호를 부여하고 상세한 설명은 생략한다.
도 9는 본 발명의 제3 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면이고, 도 10은 문턱 전압의 음의 시프팅 현상을 설명하기 위한 그래프이다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 코플라나형 박막 트랜지스터는 활성층 전극(400)과 소스 전극(100)과 드레인 전극(200) 그리고 게이트 전극(300)을 포함할 수 있다.
상기 활성층 전극(400)은 복수개로 구성될 수 있고, 상기 소스 전극(100) 및 드레인 전극(200) 하부에 배치될 수 있다.
상기 활성층 전극(400)들 각각은 서로 이격되어 배치될 수 있고, 구체적으로 상기 활성층 전극(400)들 각각은 제2 소스 전극(120)과 제2 드레인 전극(220)들 각각에 평행하게 배치될 수 있다.
상기 활성층 전극(400)은 제1 내지 제4 활성층 전극(410, 420, 430, 440)을 포함할 수 있고, 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 서로 이격되어 제2 소스 전극(120) 또는 제2 드레인 전극(220)의 길이 방향으로 형성될 수 있다.
상기 서브 활성층들 각각은 제2 소스 전극(120)들 중 어느 하나에서부터 그와 인접한 제2 드레인 전극(220)까지 형성되고, 제2 드레인 전극(220)들 중 어느 하나에서부터 그와 인접한 제2 소스 전극(120)까지 형성될 수 있다.
제2 실시예와 비교하여, 활성층 전극(400)이 제2 소스 전극(120) 또는 제2 드레인 전극(220)과 게이트 전극(300)에만 대응되는 것이 아닌, 제1 소스 전극(110) 및 제1 드레인 전극(210) 각각에도 대응될 수 있다.
도 10은 박막 트랜지스터의 드레인 단자에 공급되는 전압(Vd)가 0.1V 인 경우(Test1), 10V 인 경우(Test2)에 게이트 단자에 공급되는 전압(Vg)은 -20에서 20V 범위 내에서 변화시켰다.
그래프를 통해서 확인할 수 있듯이, 음의 전압 범위 중에서 -15V~-10V일 때 전류 값이 급격히 감소하는, 즉 음의 전압으로 시프팅 현상이 감소되는 효과를 확인할 수 있다.
<제4 실시예>
제4 실시예를 설명함에 있어서, 제1 내지 제3 실시예와 동일한 구성 및 특징은 동일 번호를 부여하고 상세한 설명은 생략한다.
도 11은 본 발명의 제4 실시예에 따른 코플라나형 박막 트랜지스터의 구조를 나타낸 도면이다.
도 11을 참조하면, 본 발명의 제4 실시예에 따른 코플라나형 박막 트랜지스터는 활성층 전극(400)과 소스 전극(100)과 드레인 전극(200) 그리고 게이트 전극(300)을 포함할 수 있다.
상기 활성층 전극(400)은 복수개로 구성될 수 있고, 상기 소스 전극(100) 및 드레인 전극(200) 하부에 배치될 수 있다.
상기 활성층 전극(400)들 각각은 서로 이격되어 평행하게 배치될 수 있고, 구체적으로 상기 활성층 전극(400)들 각각은 제1 소스 전극(110)과 제1 드레인 전극(210)들 각각에 평행하게 배치될 수 있다.
상기 활성층 전극(400)은 제1 내지 제4 활성층 전극(410, 420, 430, 440)을 포함할 수 있고, 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 서로 이격되어 제1 소스 전극(110) 또는 제1 드레인 전극(210)의 길이 방향으로 형성될 수 있다.
또한 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 서브 활성층 전극들로 구성될 수 있다. 즉 상기 제1 내지 제4 활성층 전극(410, 420, 430, 440)들 각각은 복수개로 분리되어 형성될 수 있다.
제2 실시예와 비교하여, 활성층 전극(400)이 제2 소스 전극(120) 또는 제2 드레인 전극(220)과 게이트 전극(300)에만 대응되는 것이 아닌, 제1 소스 전극(110) 및 제1 드레인 전극(210) 각각에도 대응될 수 있다.
도 12는 도 9의 A-B를 절단한 단면도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 코플라나 박막 트랜지스터의 단면 구조는 기판(600), 상기 기판(600)의 상부면에 형성된 버퍼층(buffer, 700), 상기 버퍼층(700) 상부면에 형성된 활성층 전극(400), 상기 활성층 전극(400)의 일부 영역에 형성된 게이트 절연막(gate insulation; GI, 1000), 상기 게이트 절연막(1000) 상부면에 형성된 게이트 전극(300), 상기 활성층 전극(400), 상기 게이트 전극(300)을 덮는 층간 절연막(800), 상기 층간 절연막(800) 상부면에 형성되고 상기 층간 절연막(800)에 형성된 컨텍홀(500)을 통하여 상기 활성층 전극(400)과 연결되며, 상기 게이트 전극(300) 좌우에 각각 형성되는 소스 전극(100) 및 드레인 전극(200) 그리고 상기 소스 전극(100) 및 드레인 전극(200)의 상부면에 형성된 페시베이션(passivation, 900)을 포함할 수 있다.
활성층 전극(500)은 서로 분리되어 있으나, 소스 전극(100)에 의하여 연결된 것을 확인할 수 있다. 즉 상기 소스 전극(100)에 의하여 분리된 활성층 전극(500)들 각각이 서로 연결될 수 있고, 도면에 도시되지 않았으나, 드레인 전극(200)에 의하여 상기 활성층 전극(500)들 각각이 서로 연결될 수 있다.
<제조 방법>
도 13 내지 도 19는 본 발명의 실시예에 따른 코플라나 박막 트랜지스터의 제조 방법 설명하기 위한 단면도이다.
도 13 내지 도 19를 참조하여, 본 발명의 실시예에 따른 코플라나 박막 트랜지스터의 제조 방법을 설명한다.
1 단계
기판(600)위에 버퍼층(700)을 형성한다. 상기 버퍼층(700)은 상기 기판(600) 내에 존재하는 나트륨(Natrium; Na) 등의 불순물이 공정 중에 상부층으로 침투하는 것을 차단하는 역할을 할 수 있다.
2 및 3 단계
상기 버퍼층(700)이 형성된 기판(600) 위에 산화물 반도체와 절연막 및 도전막을 증착한 후, 토리소그래피공정(마스크공정)을 통해 선택적으로 패터닝하여 상기 산화물 반도체로 이루어진 복수개의 서로 이격된 활성층 전극(400)을 형성하는 2단계와 상기 도전막으로 이루어진 게이트 전극(300)을 형성하는 3단계로 이루어질 수 있다.
상기 게이트 전극(300)은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.
또한, 상기 게이트 전극(300)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 불투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수도 있다.
상기 게이트 전극(300)은 절연층(1000)을 사이에 두고 상기 활성층 전극(400) 상부에 형성되게 될 수 있다.
상기 절연층(1000)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다.
이때, 상기 절연층(1000)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD)으로 형성할 수 있다.
4 단계
기판(600) 상에 층간 절연막(800)을 형성하고, 소스 및 드레인 전극(100, 200)과 활성층 전극(400)의 컨텍을 위하여 컨텍홀(500)을 형성한다.
5 단계
기판(600)에 소스 및 드레인 전극용 도전 물질을 증착한 후, 마스크 공정을 이용하여 패터닝하여 소스 및 드레인 전극(100, 200)을 형성하고, 상기 소스 및 드레인 전극(100, 200)을 덮는 페시베이션층(900)을 형성한다.
상기 페시베이션층(900)은 질화실리콘 또는 산화실리콘등의 무기절연물질 또는 아크릴계(acryl)유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(cytop) 또는 PFCB(perfluorocyclobutane)등의 유전상수가 작은 유기절연물로 형성될 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술할 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1 게이트 드라이버
2 쉬프트 레지스터
3 출력 단 트랜지스터
10 소스 전극
20 드레인 전극
30 게이트 전극
40 활성층 전극
50 컨텍홀
100 소스 전극
110 제1 소스 전극
120 제2 소스 전극
200 드레인 전극
210 제1 드레인 전극
220 제2 드레인 전극
300 게이트 전극
400 활성층 전극
410 제1 활성층 전극
420 제2 활성층 전극
430 제3 활성층 전극
440 제4 활성층 전극
500 컨텍홀
600 기판
700 보호층
800 층간절연층
900 페시베이션층
1000 게이트 절연층
2 쉬프트 레지스터
3 출력 단 트랜지스터
10 소스 전극
20 드레인 전극
30 게이트 전극
40 활성층 전극
50 컨텍홀
100 소스 전극
110 제1 소스 전극
120 제2 소스 전극
200 드레인 전극
210 제1 드레인 전극
220 제2 드레인 전극
300 게이트 전극
400 활성층 전극
410 제1 활성층 전극
420 제2 활성층 전극
430 제3 활성층 전극
440 제4 활성층 전극
500 컨텍홀
600 기판
700 보호층
800 층간절연층
900 페시베이션층
1000 게이트 절연층
Claims (12)
- 코플라나형 박막 트랜지스터로써,
산화물 반도체로 이루어진 복수개의 활성층 전극들;
상기 복수개의 활성층 전극들의 일부 영역에 형성되고 S 자 형상의 게이트 절연층;
상기 게이트 절연층의 상부면에 형성되고 S 자 형상의 게이트 전극;
상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 일측에 형성되는 소스 전극; 및
상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 타측에 형성되는 드레인 전극;을 포함하는 코플라나형 박막 트랜지스터. - 제1 항에 있어서,
상기 소스 전극은 제1 소스 전극과 이로부터 분기된 복수개의 제2 소스 전극을 포함하고,
상기 드레인 전극은 제1 드레인 전극과 이로부터 분기된 복수개의 제2 드레인 전극을 포함하고,
상기 제2 소스 전극들 중 인접한 제2 소스 전극들 사이에는 상기 제2 드레인 전극이 배치되는 코플라나형 박막 트랜지스터. - 제2 항에 있어서,
상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터. - 제3 항에 있어서,
상기 복수개의 활성층 전극들 각각은 컨텍홀을 통해 상기 소스 및 드레인 전극과 연결되는 코플라나형 박막 트랜지스터. - 제3 항에 있어서,
상기 복수개의 활성층 전극들 각각은 분할되고 서로 이격된 서브 전극들로 구성된 코플라나형 박막 트랜지스터. - 제2 항에 있어서,
상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제2 소스 전극 또는 상기 제2 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터. - 제6 항에 있어서,
상기 복수개의 활성층 전극들 각각은 분할되고 서로 이격된 서브 전극들로 구성된 코플라나형 박막 트랜지스터. - 코플라나형 박막 트랜지스터를 출력단 트랜지스터로 구비한 게이트 인 패널구조의 게이트 드라이버로서,
산화물 반도체로 이루어진 복수개의 활성층 전극들;
상기 복수개의 활성층 전극들의 일부 영역에 형성되고 S 자 형상의 게이트 절연층;
상기 게이트 절연층의 상부면에 형성되고 S 자 형상의 게이트 전극;
상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 일측에 형성되는 소스 전극; 및
상기 게이트 전극의 형상에 대응되고, 상기 게이트 전극의 타측에 형성되는 드레인 전극;을 포함하는 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버. - 제8 항에 있어서,
상기 소스 전극은 제1 소스 전극과 이로부터 분기된 복수개의 제2 소스 전극을 포함하고,
상기 드레인 전극은 제1 드레인 전극과 이로부터 분기된 복수개의 제2 드레인 전극을 포함하고,
상기 제2 소스 전극들 중 인접한 제2 소스 전극들 사이에는 상기 제2 드레인 전극이 배치되며,
상기 복수개의 활성층 전극들은 서로 이격되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버. - 제8 항에 있어서,
상기 박막 트랜지스터의 채널폭은 60um보다 넓고, 채널 길이는 10um보다 긴 코플라나형 박막 트랜지스터를 포함하는 게이트 드라이버. - 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법은,
기판에 형성된 보호층에 복수개로 분할된, 산화물 반도체로 이루어진 활성층 전극들을 형성하는 단계;
상기 활성층 전극들 상에 S 자 형상의 게이트 절연층과 게이트 전극을 형성하는 단계;
상기 기판에 층간 절연막을 형성하는 단계;
상기 층간 절연막에 컨텍홀을 형성하고, 소스 및 드레인 전극을 형성하고, 상기 활성층 전극들과 상기 소스 및 드레인 전극을 연결하는 단계를 포함하는 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법. - 제11 항에 있어서,
상기 소스 전극은 제1 소스 전극과 이로부터 분기된 복수개의 제2 소스 전극을 포함하고,
상기 드레인 전극은 제1 드레인 전극과 이로부터 분기된 복수개의 제2 드레인 전극을 포함하고,
상기 제2 소스 전극들 중 인접한 제2 소스 전극들 사이에는 상기 제2 드레인 전극이 배치되며,
상기 활성층 전극들은 서로 이격되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극의 길이 방향으로 형성되는 코플라나형 박막 트랜지스터를 포함하는 게이트 인 패널구조의 게이트 드라이버의 제조 방법.
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| KR1020130160245A KR102134142B1 (ko) | 2013-12-20 | 2013-12-20 | 코플라나형 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020130160245A KR102134142B1 (ko) | 2013-12-20 | 2013-12-20 | 코플라나형 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법 |
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| KR20150073253A KR20150073253A (ko) | 2015-07-01 |
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ID=53786806
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020130160245A KR102134142B1 (ko) | 2013-12-20 | 2013-12-20 | 코플라나형 박막 트랜지스터, 이를 포함하는 게이트 드라이버 및 이의 제조방법 |
Country Status (1)
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| KR (1) | KR102134142B1 (ko) |
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| JP2005228805A (ja) * | 2004-02-10 | 2005-08-25 | Chi Mei Electronics Corp | 薄膜トランジスタおよび液晶表示装置 |
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| KR101246023B1 (ko) * | 2005-01-06 | 2013-03-26 | 삼성디스플레이 주식회사 | 어레이 기판 및 이를 갖는 표시장치 |
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-
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- 2013-12-20 KR KR1020130160245A patent/KR102134142B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005228805A (ja) * | 2004-02-10 | 2005-08-25 | Chi Mei Electronics Corp | 薄膜トランジスタおよび液晶表示装置 |
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