KR102410616B1 - 박막트랜지스터, 이의 제조 방법, 및 박막트랜지스터를 포함하는 표시장치 - Google Patents

박막트랜지스터, 이의 제조 방법, 및 박막트랜지스터를 포함하는 표시장치 Download PDF

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Abstract

본 발명은 기판 상에 형성된 절연 패턴과, 상기 절연 패턴 상에 위치한 게이트 전극과, 상기 게이트 전극 상에 제공된 게이트 절연층과, 상기 게이트 절연층 상에 제공된 반도체층 및 상기 반도체층 상에 위치하며 서로 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 전극은 상기 절연 패턴의 상면 및 측면을 감싸며, 상기 기판 표면의 일부와 중첩되는 박막트랜지스터에 관한 것이다.

Description

박막트랜지스터, 이의 제조 방법, 및 박막트랜지스터를 포함하는 표시장치{THIN FILM TRANSISTOR, MANUFACTURING METHOD OF THE SAME, AND DISPLAY DEVICE WITH THE THIN FILM TRANSISTOR}
본 발명의 실시예는 박막트랜지스터, 이의 제조방법, 및 박막트랜지스터를 포함하는 표시장치에 관한 것이다.
박막트랜지스터는 액정표시장치 또는 유기발광표시장치 등과 같은 표시장치에서 스위칭 소자로 사용된다.
박막트랜지스터는 주사 신호를 전달하는 게이트라인에 연결되는 게이트 전극과, 화소 전극에 인가될 신호를 전달하는 데이터라인에 연결된 소스 전극과, 소스 전극과 마주보는 드레인 전극과, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결된 반도체층을 포함한다.
이러한 박막트랜지스터의 이동도(mobility) 또는 누설 전류 등은 캐리어가 이동하는 경로인 채널층의 재질 및 상태에 크게 좌우된다.
현재 표시장치에 적용된 박막트랜지스터는 그 채널층이 대부분 비정질 실리콘 층으로 이루어진다. 비정질 실리콘 박막트랜지스터는 저가의 비용으로 대형 기판에 균일하게 형성될 수 있는 장점이 있으나, 전하의 이동도가 낮은 단점이 있다.
특히, 최근 표시장치가 대형화, 고해상도화되어 가면서 고개구율화 및 고투과율화 특성을 가지면서 전하의 이동도가 높아 구동 속도가 빠른 박막트랜지스터에 대한 연구가 진행되고 있다.
본 발명의 목적은 구동 속도가 빠르며 개구율을 향상시킬 수 있는 박막트랜지스터, 이의 제조방법, 및 박막트랜지스터를 구비한 표시장치를 제공하고자 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예는, 기판 상에 위치한 절연 패턴과, 상기 절연 패턴 상에 위치한 게이트 전극과, 상기 게이트 전극 상에 제공된 게이트 절연층과, 상기 게이트 절연층 상에 제공된 반도체층 및 상기 반도체층 상에 위치하며 서로 이격된 소스 전극 및 드레인 전극,을 포함하고, 상기 게이트 전극은 상기 절연 패턴의 상면 및 측면을 감싸며, 상기 기판 표면의 일부와 중첩된다.
상기 게이트 전극은 제1 방향을 따라 상기 기판의 표면 일부와 접촉하는 제1 부분과, 상기 제1 방향과 수직인 제2 방향을 따라 상기 절연 패턴의 측면과 접촉하며 상기 제1 부분으로부터 연장된 제2 부분, 및 상기 절연 패턴의 상면과 접촉하며 상기 제2 부분으로부터 연장된 제3 부분을 포함한다.
상기 절연 패턴은 실리콘 질화물(SiNx), 탄소주입 실리콘 화합물(SiOC), 폴리머계 유기물 중 적어도 어느 하나를 포함한다.
상기 게이트 전극과 상기 게이트 절연층 사이에 상기 게이트 전극의 측면을 커버하는 채움 층이 더 포함된다.
상기 채움 층은 투명 절연물질 또는 컬러필터 중 적어도 어느 하나를 포함한다.
상기 절연 패턴은 상기 기판 표면의 일부를 노출하는 적어도 하나 이상의 개구부를 포함한다.
상기 게이트 전극은 상기 개구부 내부에 위치한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예는, 기판 상에 절연 패턴을 형성하는 단계와, 상기 절연 패턴 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계와, 상기 게이트 절연층 상에 반도체층을 형성하는 단계 및 상기 반도체층 상에서 서로 이격되어 배치된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 전극은 상기 절연 패턴의 상면 및 측면을 감싸며, 상기 기판 표면의 일부와 중첩된다.
상기 게이트 전극을 형성하는 단계는, 상기 절연 패턴 및 상기 기판 상에 도전 층을 형성하는 단계와, 상기 도전 층 상에 포토레지스트 패턴을 형성하는 단계와, 상기 도전 층을 식각하여 상기 게이트 전극을 형성하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 도전 층을 식각하는 단계는, 비등방성 식각법을 포함한다.
상기 절연 패턴은 실리콘 질화물(SiNx), 탄소주입 실리콘 화합물(SiOC), 폴리머계 유기물 중 적어도 어느 하나를 포함한다.
상기 게이트 전극과 상기 게이트 절연층 사이에 상기 게이트 전극의 측면을 커버하는 채움 층을 형성하는 단계를 더 포함한다.
상기 채움 층은 투명 절연물질 또는 컬러필터 층 중 적어도 어느 하나를 포함한다.
상기 절연 패턴은 상기 기판 표면의 일부를 노출하는 적어도 하나 이상의 개구부를 포함한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예는, 표시 소자 및 상기 표시 소자에 구동 신호를 제공하는 박막트랜지스터,를 포함하고, 상기 박막트랜지스터는 기판 상에 위치한 절연 패턴과, 상기 절연 패턴 상에 위치한 게이트 전극과, 상기 게이트 전극 상에 제공된 게이트 절연층과, 상기 게이트 절연층 상에 제공된 반도체층 및 상기 반도체층 상에 위치하며 서로 이격된 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 전극은 상기 절연 패턴의 상면 및 측면을 모두 감싸며, 상기 기판 표면의 일부와 중첩된다.
상기 표시 소자는, 상기 박막트랜지스터에 연결된 제1 전극과, 상기 제1 전극과 함께 전계를 형성하는 제2 전극 및 상기 전계에 의해 구동되는 액정층을 포함한다.
상기 표시 소자는 상기 박막트랜지스터에 연결된 제1 전극과, 상기 제1 전극과 위치한 유기 발광층 및 상기 유기 발광층 상에 위치하며 상기 제1 전극과 함께 상기 유기 발광층을 구동하는 제2 전극을 포함한다.
이상 살펴본 바와 같이 본 발명의 실시예에 따르면, 구동 속도가 빠른 박막트랜지스터를 형성할 수 있다.
또한, 박막트랜지스터의 게이트 전극과 소스 전극 사이에 발생할 수 있는 기생 커패시턴스나, 상기 게이트 전극과 드레인 전극 사이에 발생할 수 있는 기생 커패시턴스를 최소화하여 안정적으로 박막트랜지스터의 구동이 가능하다.
이와 더불어, 본 발명의 실시예에 따른 표시장치들은 수직 구조의 배선 및 전극을 형성하여 개구율을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터의 단면도이다.
도 2a 내지 도 2n은 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 박막트랜지스터의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 박막트랜지스터의 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 박막트랜지스터가 적용된 다양한 표시장치 중 액정표시장치를 나타낸 회로도이다.
도 6a는 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이고, 도 6b는 도 6a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7a, 도 8a, 도 9a 및 도 10a는 본 발명의 일 실시예에 따른 액정표시장치의 제조 방법을 도시한 평면도이다.
도 7b, 도 8b, 도 9b, 및 도 10b는 도 7a, 도 8a, 도 9a, 및 도 10a의 Ⅰ~ Ⅰ'선에 따른 단면도를 각각 나타낸 도면이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 고안의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고, 도면에서 설명의 편의를 위해 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 발명의 제1 실시예에 따른 박막트랜지스터는 게이트 전극이 채널층 하부에 형성되는 보텀 게이트 구조 박막트랜지스터이다.
도 1은 본 발명의 제1 실시예에 따른 박막트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 박막트랜지스터는 기판(100)과, 상기 기판(100) 상에 형성된 절연 패턴(110)과, 상기 절연 패턴(110) 상에 형성된 게이트 전극(120)과, 상기 게이트 전극(120) 상에 형성된 반도체층(140)과, 상기 반도체층(140) 상에 형성된 소스 전극(150a) 및 드레인 전극(150b)을 포함한다.
상기 기판(100)은 유리와 같은 투명 기판, 석영, 세라믹, 실리콘 기판, 플라스틱 등의 플렉서블 기판 등 당업자의 필요에 따라 적절히 선택할 수 있다.
상기 절연 패턴(110)은 상기 기판(100)의 표면 상에 제공되며 투과율이 높은 물질, 예를 들어 실리콘 질화물(SiNx), 탄소 주입 실리콘 산화물(SiOC), 폴리머계 유기물질 중 어느 하나로 이루어질 수 있다.
상기 게이트 전극(120)은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 게이트 전극(120)은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 게이트 전극(120)은 단일층 또는 다중층으로 형성될 수 있다.
상기 게이트 전극(120)은 상기 절연 패턴(110)의 가장자리를 따라 상기 기판(100) 표면의 일부와 중첩되는 제1 부분(120a)과, 상기 절연 패턴(110)의 측면과 접하며 상기 제1 부분(120a)으로부터 연장된 제2 부분(120b), 및 상기 절연 패턴(110)의 상면과 접하며 상기 제2 부분(120b)으로부터 연장된 제3 부분(120c)을 포함할 수 있다.
상기 게이트 전극(120)의 제2 부분(120b)이 상기 절연 패턴(110)의 측면을 감싸는 수직 구조의 형태를 포함함에 따라 실질적으로 선 폭이 감소될 수 있다. 상기 게이트 전극(120) 상에는 게이트 절연층(130)이 제공된다.
상기 게이트 절연층(130)은 상기 게이트 전극(120)의 형태를 따라 상기 기판(100) 상에 형성된다. 상기 게이트 절연층(130)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 예컨대, 실리콘 산화물이나 실리콘 질화물로 이루어질 수 있다.
상기 반도체층(140)은 상기 게이트 절연층(130) 상에 형성되며 불순물이 주입되지 않은 액티브층(140a)과, 상기 액티브층(140a) 상에 위치하며 불순물이 주입된 오믹 콘택층(140b)을 포함한다. 불순물은 박막트랜지스터의 종류에 따라 달라질 수 있다. 상기 액티브층(140a)과 상기 오믹 콘택층(140b)은 상기 게이트 전극(120)의 형태에 따라 상기 게이트 절연층(130) 상에 형성된다.
상기 반도체층(140)에서, 상기 소스 전극(150a)과 드레인 전극(150b) 사이의 영역은 채널 영역(channel portion)이 될 수 있다.
상기 소스 전극(150a)은 상기 반도체층(140)의 표면을 일부 커버하도록 상기 반도체층(140) 상에 직접 제공된다. 상기 소스 전극(150a)은 상기 반도체층(140)의 상면과 평행한 제1 부분(150a-1), 상기 반도체층(140)의 측면과 평행한 제2 부분(150a-2)을 포함한다.
상기 드레인 전극(150b)은 상기 소스 전극(150a)으로부터 이격되도록 상기 반도체층(140) 상에 제공된다. 상기 드레인 전극(150b)은 상기 반도체층(140)의 상면과 평행한 제1 부분(150b-1)과, 상기 반도체층(140)의 측면과 평행한 제2 부분(150b-2)을 포함한다.
상기 소스 전극(150a)과 상기 드레인 전극(150b) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 소스 전극(150a)과 상기 드레인 전극(150b) 각각은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 소스 전극(150a)과 상기 드레인 전극(150b) 각각은 단일층 또는 다중층으로 형성될 수 있다.
상기 소스 전극(150a)과 상기 드레인 전극(150b) 각각은 상기 반도체층(140)의 상면 및 측면에 형성된다. 따라서, 상기 반도체층(140)에서, 채널 영역(channel portion)은 상기 반도체층(140)의 상면과 측면에 모두 형성될 수 있다.
도 2a 내지 도 2n은 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조방법을 나타낸 단면도이다. 도 2a 내지 도 2n을 참조하여 본 발명의 제1 실시예에 따른 박막트랜지스터의 제조 방법을 설명한다.
도 2a를 참조하면, 기판(100) 상에 절연 물질층(110')을 형성한다. 상기 절연 물질층(110')은 투과율이 높은 물질, 예를 들어 실리콘 질화물(SiNx), 탄소주입 실리콘 산화물(SiOC), 폴리머계 유기물 중 어느 하나로 이루어질 수 있다. 상기 절연 물질층(110') 상에는 포토레지스트 레이어(PR)가 형성된다.
도 2b를 참조하면, 포토리소그래피 등의 공정을 이용하여 상기 절연 물질층(110') 상에 포토레지스트 패턴(PRP)이 형성된다. 상기 포토레지스트 패턴(PRP)을 마스크로 하여 상기 절연 물질층(110')을 식각하면, 도 2c에 도시된 바와 같이 상기 포토레지스트 패턴(PRP)에 대응하는 형상을 갖는 절연 패턴(110)이 형성된다. 이후, 상기 절연 패턴(110) 상의 상기 포토레지스트 패턴(PRP)은 제거된다.
도 2d를 참조하면, 상기 절연 패턴(110) 및 상기 기판(100) 상에 제1 도전층(120')을 형성한다. 상기 제1 도전층(120')은, 예컨대, 단일 종 또는 여러 종 이상의 금속, 또는 이들의 합금일 수 있다. 구체적으로, 상기 제1 도전층(120')은 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
상기 제1 도전층(120') 상에는 포토레지스트 레이어(PR)가 형성된다.
도 2e를 참조하면, 포토리소그래피 등의 공정을 이용하여 상기 제1 도전층(120') 상에 포토레지스트 패턴(PRP)을 형성한다. 상기 포토레지스트 패턴(PRP)을 마스크로 하여 상기 제1 도전층(120')을 식각하면, 도 2f에 도시된 바와 같이, 상기 포토레지스터 패턴(PRP)에 대응하는 형상을 갖는 게이트 전극(120)이 형성된다. 이후, 상기 게이트 전극(120) 상의 상기 포토레지스트 패턴(PRP)은 제거된다.
여기서, 상기 게이트 전극(120)은 상기 기판(100) 표면의 일부와 접촉하는 제1 부분(120a)과, 상기 절연 패턴(110)의 측면과 접촉하며 상기 제1 부분(120a)으로부터 연장된 제2 부분(120b), 및 상기 절연 패턴(110)의 상면과 접촉하며 상기 제2 부분(120b)으로부터 연장된 제3 부분(120c)을 포함한다.
여기서, 상기 게이트 전극(120)의 제2 부분(120b)은 상기 절연 패턴(110)의 측면을 감싸는 수직 구조의 형태를 포함할 수 있다.
도 2g를 참조하면, 상기 게이트 전극(120) 및 상기 기판(100) 상에 게이트 절연층(130)을 형성한다. 상기 게이트 절연층(130)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 예컨대, 실리콘 산화물이나 실리콘 질화물로 이루어질 수 있다.
도 2h를 참조하면, 상기 게이트 절연층(130) 상에 비정질 실리콘층(140a')과, 불순물 비정질 실리콘층(140b') 및 제2 도전층(150')을 순차적으로 형성한다. 상기 제2 도전층(150')은 단일 금속으로 형성될 수 있으나, 두 종 이상의 금속, 또는 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 구체적으로, 상기 제2 도전층(150')은 몰리브덴(Mo), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
도 2i를 참조하면, 상기 제2 도전층(150') 상에 포토레지스트 레이어(PR)를 형성한다.
도 2j를 참조하면, 하프톤 마스크를 이용한 포토리소그래피 등의 공정을 진행하여, 상기 제2 도전층(150') 상에 두께가 서로 상이한 제1 포토레지스트 패턴(PRP_1)과 상기 제2 포토레지스트 패턴(PRP_2)을 형성한다. 상기 제1 포토레지스트 패턴(PRP_1)은 소스 전극과 드레인 전극이 형성될 영역에 대응되고, 상기 제2 포토레지스트 패턴(PRP_2)은 상기 소스 전극과 상기 드레인 전극 사이의 영역(즉, 채널 영역)에 대응될 수 있다.
상기 제1 포토레지스트 패턴(PRP_1)과 상기 제2 포토레지스트 패턴(RPRP_2)을 마스크로 하여 상기 제2 도전층(150')과, 상기 불순물 비정질 실리콘층(140b'), 및 상기 비정질 실리콘층(140a')을 식각한다.
도 2k를 참조하면, 상기 제1 포토레지스트 패턴(PRP_1)과 상기 제2 포토레지스트 패턴(PRP_2)에 대응하는 형상을 갖는 제2 도전 패턴(150")과, 불순물 비정질 실리콘 패턴(140b"), 및 액티브층(140a)이 형성된다.
도 2l을 참조하면, 산소 플라즈마 등을 이용한 애슁(Ashing) 공정을 진행하여, 상기 제2 포토레지스트 패턴(PRP_2)을 제거하며 상기 제2 도전 패턴(150")의 일부를 외부로 노출시키고, 상기 제1 포토레지스트 패턴(PRP_1)의 두께보다 얇은 제3 포토레지스트 패턴(PRP_3)이 상기 제2 도전 패턴(150") 상에 형성된다.
도 2m을 참조하면, 상기 제3 포토레지스 패턴(PRP_3)을 마스크로 하여 상기 제2 도전 패턴(150")을 식각함으로써 일정 간격 이격된 소스 전극(150a)과 드레인 전극(150b)이 형성된다. 상기 제2 도전 패턴(150")을 식각할 때, 상기 채널 영역에서 노출된 상기 불순물 비정질 실리콘 패턴(140")이 부분적으로 제거되어 오믹 콘택층(140b)이 형성된다. 상기 액티브층(140a)과 상기 오믹 콘택층(140b)은 반도체층(140)을 구성한다.
이어, 상기 소스 전극(150a) 및 상기 드레인 전극(150b) 상의 제3 포토레지스트 패턴(PRP_3)은 도 2n에 도시된 바와 같이, 제거된다.
상기 소스 전극(150a)은 상기 반도체층(140)의 상면과 평행한 제1 부분(150a-1)과, 상기 반도체층(140)의 측면과 평행하여 수직 구조의 형태를 갖는 제2 부분(150a-2)을 포함한다.
상기 드레인 전극(150b)은 상기 반도체층(140)의 상면과 평행한 제2 부분(150b-1)과, 상기 반도체층(140)의 측면과 평행하여 수직 구조의 형태를 갖는 제2 부분(150b-2)을 포함한다.
상기 소스 전극(150a)의 제2 부분(150a-2)과, 상기 드레인 전극(150b)의 제2 부분(150b-2)이 상기 반도체층(140)의 측면을 감싸는 수직 구조의 형태를 포함함에 따라 실질적으로 선 폭이 감소될 수 있다.
본 발명의 제1 실시예에 따른 박막트랜지스터는, 상기 절연 패턴(110)의 측면 및 상면에 모두 접하는 상기 게이트 전극(120)의 형태를 따라 상기 반도체층(140)과, 상기 소스 전극(150a), 및 상기 드레인 전극(150b)이 형성되어 채널 영역을 형성한다. 따라서, 상기 채널 영역이 상기 반도체층(140)의 상면뿐 아니라 측면까지 확장되어 전기적 특성이 향상되어 빠른 구동 속도를 구현할 수 있다.
또한, 본 발명의 제1 실시예에 따른 박막트랜지스터는, 상기 게이트 전극(120)의 일부, 상기 소스 전극(140a)의 일부, 및 상기 드레인 전극(140b)의 일부를 수직 구조의 형태로 형성함에 따라 실질적으로 선폭을 줄일 수 있다.
본 발명의 제1 실시예에 따른 박막트랜지스터는 다양한 표시장치에 적용될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 박막트랜지스터의 단면도이다. 본 발명의 제2 실시예에 따른 박막트랜지스터에 있어서, 중복된 설명을 피하기 위해 상술한 제1 실시예에 따른 박막트랜지스터와 상이한 점을 중심으로 설명한다. 본 발명의 실시예에서 특별히 설명하지 않는 부분은 상술한 제1 실시예에 따른 박막트랜지스터에 따르며 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 지칭한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 박막트랜지스터는, 기판(100) 상에 형성된 절연 패턴(110)과, 상기 절연 패턴(110) 상에 형성된 게이트 전극(120)과, 상기 게이트 전극(120)의 측면을 감싸는 채움 층(260)과, 상기 채움 층(260)과 상기 게이트 전극(120)의 상면에 형성된 게이트 절연층(230)과, 상기 게이트 절연층(230) 상에 형성된 반도체층(240)과, 상기 반도체층(240) 상에서 서로 분리된 소스 전극(250a) 및 드레인 전극(250b)을 포함한다.
상기 게이트 전극(120)은 상기 기판(100) 표면의 일부와 접하는 제1 부분(120a)과, 상기 절연 패턴(110)의 측면과 접하며 상기 제1 부분(120a)으로부터 연장된 제2 부분(120b), 및 상기 절연 패턴(110)의 상면과 접하며 상기 제2 부분(120b)으로부터 연장된 제3 부분(120c)을 포함한다.
상기 채움 층(260)은 투명 물질층 및/또는 컬러필터층 중 선택된 어느 하나로 구성될 수 있다. 상기 채움 층(260)은 상기 게이트 전극(120)의 제1 부분(120a) 및 제2 부분(120b)을 감싼다. 상기 채움 층(260)이 상기 게이트 전극(120)의 제1 및 제2 부분(120a, 120b)을 감싸고 있어 상기 게이트 전극(120)의 제3 부분(120c)이 외부로 노출된다. 상기 게이트 전극(120c)의 제3 부분(120c)이 외부로 노출되어 있어, 상기 게이트 전극(120)이 상기 소스 전극(250a)이나 상기 드레인 전극(250b)과 중첩되는 면적을 최소화할 수 있다.
이에 따라, 상기 게이트 전극(120)과 상기 소스 전극(250a) 사이에 발생할 수 있는 기생 커패시턴스나, 상기 게이트 전극(120)과 상기 드레인 전극(250b) 사이에 발생할 수 있는 기생 커패시턴스가 매우 작아 안정적인 박막트랜지스터의 구동이 가능하다.
이에 더하여, 상기 채움 층(260)이 상기 게이트 전극(120)의 제1 부분(120a)과, 상기 게이트 전극(120)의 제2 부분(120b)을 모두 감싸므로, 상기 게이트 전극(120)의 형태로 인해 발생하는 단차가 줄어들 수 있다. 또한, 상기 게이트 전극(120) 상에 형성된 상기 게이트 절연층(230)의 단차도 줄어들어 상기 게이트 절연층(230)의 단차로 인해 발생되는 불량을 최소화할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 박막트랜지스터의 단면도이다. 본 발명의 제3 실시예에 따른 박막트랜지스터에 있어서, 중복된 설명을 피하기 위해 상술한 제1 실시예에 따른 박막트랜지스터와 상이한 점을 중심으로 설명한다. 본 발명의 실시예에서 특별히 설명하지 않는 부분은 상술한 제1 실시예에 따른 박막트랜지스터에 따르며 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 지칭한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 박막트랜지스터는, 기판(100) 상에 형성되며 개구부(OP)를 구비한 절연 패턴(310)과, 상기 절연 패턴(310)의 개구부(OP) 내에 형성되는 게이트 전극(320)과, 상기 게이트 전극(320)과 상기 절연 패턴(310) 상에 형성된 게이트 절연층(330)과, 상기 게이트 절연층(330) 상에 형성된 반도체층(340)과, 상기 반도체층(340) 상에서 서로 이격된 소스 전극(350a) 및 드레인 전극(350b)을 포함한다.
상기 절연 패턴(310)은 상기 기판(100) 상에 제공되며 투과율이 높은 물질, 예를 들어 실리콘 질화물(SiNx), 탄소주입 실리콘 산화물(SiOC), 폴리머계 유기물질 중 어느 하나로 이루어질 수 있다. 상기 절연 패턴(310)은 상기 기판(100) 전면에 절연 물질층을 형성하고 포토리소그래피 등의 공정으로 상기 절연 물질층을 패터닝하여 형성될 수 있다.
상기 절연 패턴(310)은 상기 기판(100) 표면의 일부를 외부로 노출하는 적어도 하나 이상의 개구부(OP)를 포함할 수 있다. 상기 개구부(OP)의 형상은 상기 절연 패턴(310)의 측면의 경사각에 따라 달라질 수 있으나, "U"자 또는 "V"자 형상을 가질 수 있다.
상기 게이트 전극(320)은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 게이트 전극(320)은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 게이트 전극(320)은 단일층 또는 다중층으로 형성될 수 있다.
상기 게이트 전극(320)은 상기 절연 패턴(310)의 개구부(OP) 내에서 상기 기판(100) 표면의 일부와 접하는 제1 부분(320a)과, 상기 절연 패턴(310)의 측면과 접하며 상기 제1 부분(320a)으로부터 연장된 제2 부분(320b), 및 상기 절연 패턴(310)의 상면과 접하며 상기 제2 부분(320b)으로부터 연장된 제3 부분(320c)을 포함할 수 있다.
상기 게이트 전극(320)의 제2 부분(320b)은 상기 절연 패턴(310)의 측면과 중첩되는 수직 구조의 형태를 포함함에 따라 실질적으로 선 폭이 감소될 수 있다. 상기 게이트 전극(320) 상에는 게이트 절연층(330)이 제공된다.
상기 게이트 절연층(330)은 일반적으로 무기 절연물질을 사용하게 되며 그 두께가 얇기 때문에 상기 게이트 전극(320)의 단차를 따라 형성된다.
상기 반도체층(340)은 상기 게이트 절연층(330) 상에 형성되며 불순물이 주입되지 않은 액티브층(340a)과, 상기 액티브층(340) 상에 위치하며 불순물이 주입된 오믹 콘택층(340b)을 포함한다. 상기 액티브층(340a)은 상기 게이트 절연층(330) 상에서 상기 게이트 전극(320)의 형태에 대응되게 형성된다.
상기 액티브층(340a)은 상기 게이트 절연층(330) 상에서, 상기 소스 전극(350a)에 대응되는 영역과, 상기 드레인 전극(350b)과 대응되는 영역, 및 상기 절연 패턴(310)의 개구부(OP)와 중첩되는 영역에까지 형성된다.
상기 액티브층(340a)이 상기 소스 전극(350a) 및 상기 드레인 전극(350b) 각각에 대응되는 영역뿐 아니라 상기 절연 패턴(310)의 개구부(OP)에까지 형성됨에 따라 상기 반도체층(340)의 채널 영역(channel portion)이 확장될 수 있다.
또한, 상기 게이트 전극(320)은 수직 구조의 형태를 포함하도록 형성되어 실질적으로 선폭이 줄어들 수 있다. 이로 인해, 본 발명의 제3 실시예에 따른 박막트랜지스터가 적용된 표시장치에서 개구율이 향상될 수 있다.
도 5는 본 발명의 제1 실시예에 따른 박막트랜지스터가 적용된 다양한 표시장치 중 일예로서 액정표시장치를 나타낸 회로도이다. 도 6a는 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이고, 도 6b는 도 6a의 Ⅰ ~ Ⅰ'선에 따른 단면도이다. 본 발명의 일 실시예에 따른 액정표시장치는 복수의 신호라인과 상기 신호라인들에 대응하여 연결된 매트릭스 형태로 배열된 복수의 화소를 포함한다.
도 5를 참조하면, 상기 신호라인들은 게이트 신호를 전달하는 복수의 게이트라인(GL)과, 데이터 신호를 전달하는 복수의 데이터 라인(DL)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(예를 들어, 행 방향)으로, 상기 데이터 라인(DL)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, 열 방향)으로 연장된다.
상기 화소는 상기 게이트 라인들(GL) 중 대응하는 게이트 라인(GL)과, 상기 데이터 라인들(DL) 중 대응하는 데이터 라인(DL)에 연결된다. 상기 화소는 박막트랜지스터(TFT)와, 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 상기 박막트랜지스터(TFT)의 게이트 전극(420)은 상기 게이트 라인(GL)에 연결되며, 상기 박막트랜지스터(TFT)의 소스 전극(450a)은 상기 데이터 라인(DL)에 연결되며, 상기 박막트랜지스터(TFT)의 드레인 전극(450b)은 액정 커패시터(Clc)와, 공통전압(Vcom)에 연결된 스토리지 커패시터(Cst)에 연결된다.
상기 박막트랜지스터(TFT)의 게이트 전극(420)에 턴 온(turn on) 전압이 인가되며, 상기 박막트랜지스터(TFT)가 턴 온되고, 데이터 전압이 상기 박막트랜지스터(TFT)의 드레인 전극(450b)과 연결된 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 충전된다. 상기 스토리지 커패시터(Cst)는 상기 데이터 신호를 충전하고 상기 박막트랜지스터(TFT)가 턴 오프(turn off)된 뒤에 이를 유지한다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 액정표시장치는 화소 전극(470)을 포함하는 제1 기판과, 상기 제1 기판에 대향하며 공통전극(510)을 포함하는 제2 기판과, 상기 제1 기판과 상기 제2 기판 사이에 제공된 액정층(LC)을 포함한다.
상기 제1 기판은 상기 액정층(LC)의 액정 분자들을 구동하기 위한 박막트랜지스터(TFT)들이 형성된 박막트랜지스터 기판이다. 상기 제1 기판은 제1 베이스 기판(400)과, 상기 제1 베이스 기판(400) 상에 형성된 절연 패턴(410)과, 상기 절연 패턴(410)과 상기 제1 베이스 기판(400) 상에 제공된 전자 소자를 포함한다.
상기 제1 베이스 기판(400)은 유리와 같은 투명 기판, 석영, 세라믹, 실리콘 기판, 플라스틱 등의 플렉서블 기판 등 당업자의 필요에 따라 적절히 선택할 수 있다.
상기 절연 패턴(410)은 상기 제1 베이스 기판(400)의 표면 상에 제공되며 투과율이 높은 물질, 예를 들어 실리콘 질화물(SiNx), 탄소 주입 실리콘(SiOC), 폴리머계 유기 물질 중 어느 하나로 이루어질 수 있다.
상기 전자 소자는 게이트 라인(GL), 데이터 라인(DL), 스토리지 라인(STL), 박막트랜지스터, 상기 화소 전극(470)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다. 상기 스토리지 라인(STL)은 상기 게이트 라인(GL)과 이격되어 상기 제1 방향(D1)으로 연장된다.
상기 게이트 라인(GL) 및 스토리지 라인(STL)과, 상기 데이터 라인(DL)은 게이트 절연막(430)을 사이에 두고 제공된다.
상기 박막트랜지스터는 게이트 전극(420)과, 반도체층(440)과, 소스 전극(450a)과, 드레인 전극(450b)을 포함한다.
상기 게이트 전극(420)은 상기 절연 패턴(410) 상에 제공된다. 상기 게이트전극(420)은 상기 게이트 라인(GL)으로부터 분지되어 제공된다. 상기 게이트 전극(420)은 상기 절연 패턴(410)의 가장자리를 따라 상기 제1 기판(400) 표면의 일부와 중첩되는 제1 부분(420a)과, 상기 절연 패턴(410)의 측면과 접하며 상기 제1 부분(420a)으로부터 연장된 제2 부분(420b), 및 상기 절연 패턴(410)의 상면과 접하며 상기 제2 부분(420b)으로부터 연장된 제3 부분(420c)을 포함한다.
상기 게이트 전극(420)의 제2 부분(420b)이 상기 절연 패턴(410)의 측면을 감싸는 수직 구조의 형태를 포함함에 따라 실질적으로 선 폭이 감소될 수 있다. 상기 게이트 전극(420) 상에는 게이트 절연층(430)이 제공된다.
상기 게이트 절연층(430)은 상기 게이트 전극(420)의 형태를 따라 상기 제1 베이스 기판(100) 상에 형성된다. 상기 게이트 절연층(430)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 예컨대, 실리콘 산화물이나 실리콘 질화물로 이루어질 수 있다.
상기 반도체층(440)은 상기 게이트 절연층(430) 상에 형성되며 불순물이 주입되지 않는 액티브층(440a)과, 상기 액티브층(440a) 상에 위치하며 불순물이 주입된 오믹 콘택층(440b)을 포함한다. 상기 액티브층(440a)과 상기 오믹 콘택층(440b)은 상기 게이트 전극(420)의 형태에 따라 상기 게이트 절연층(430) 상에 형성된다.
상기 소스 전극(450a)은 상기 데이터 라인(DL)으로부터 분지되어 상기 반도체층(440)의 표면을 일부 커버하도록 상기 반도체층(440) 상에 직접 제공된다. 상기 소스 전극(450a)은 상기 반도체층(440)의 상면과 평행한 제1 부분(450a-1)과, 상기 반도체층(440)의 측면과 평행한 제2 부분(450a-2)을 포함한다.
상기 드레인 전극(450b)은 상기 소스 전극(450a)으로부터 분리되도록 상기 반도체층(440) 상에 제공된다. 상기 드레인 전극(450b)은 상기 반도체층(440)의 상면과 평행한 제1 부분(450b-1)과, 상기 반도체층(440)의 측면과 평행한 제2 부분(450b-2)을 포함한다.
상기 소스 전극(450a)과 상기 드레인 전극(450b) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 소스 전극(450a)과 상기 드레인 전극(450b) 각각은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 소스 전극(450a)과 상기 드레인 전극(450b) 각각은 단일층 또는 다중층으로 형성될 수 있다.
상기 소스 전극(450a)과 상기 드레인 전극(450b) 각각은 상기 반도체층(440)의 상면 및 측면에 형성된다. 따라서, 상기 반도체층(440)에서, 채널 영역(channel portion)은 상기 반도체층(440)의 상면과 측면에 모두 형성될 수 있다.
상기 박막트랜지스터 상에는 보호층(460)이 제공된다. 상기 보호층(460)은 유기 절연막 또는 무기 절연막을 이용하여 상기 소스 전극(450a)과 상기 드레인 전극(450b) 상에 형성할 수 있으며 바람직하게는 무기 절연막 또는 무기 절연막과 유기 절연막의 복합체로 형성될 수 있다.
상기 보호층(460)은 상기 드레인 전극(450b)의 일부를 노출하는 콘택홀(CH)을 포함한다. 상기 보호층(460) 상에 상기 화소 전극(470)이 제공된다.
상기 화소 전극(470)은 통판으로 제공될 수 있으며 상기 콘택홀(CH)을 통해 상기 드레인 전극(450b)에 연결된다. 상기 화소 전극(470)은 투명한 도전성 물질로 형성될 수 있다. 구체적으로, 상기 화소 전극(470)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성될 수 있다. 상기 투명 도전성 산화물은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등이 있다.
상기 화소 전극(470)은 상기 스토리지 라인(STL)의 일부와 중첩한다. 상기 화소 전극(470)은 상기 게이트 절연층(430)과 상기 보호층(460)을 사이에 두고 상기 스토리지 라인(STL)과 스토리지 커패시터를 이룬다.
상기 제2 기판은 상기 제1 베이스 기판(400)에 대향하는 제2 베이스 기판(500)과, 상기 제2 베이스 기판(500) 상에 제공되며 상기 화소 전극(470)과 함께 전계를 형성하는 공통 전극(510)을 포함한다.
상기 제2 베이스 기판(500)은 유리와 같은 투명 기판, 석영, 세라믹, 실리콘 기판, 플라스틱 등의 플렉서블 기판 등 당업자의 필요에 따라 적절히 선택할 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LC)의 상기 액정 분자들은 상기 제1 기판과 상기 제2 기판 사이에 전계가 인가되면 상기 제1 기판과 상기 제2 기판 사이에서 특정 방향으로 회전되며, 이에 따라 상기 액정층(LC)을 지나는 광을 투과시키거나 차단한다.
상기한 구조를 갖는 액정표시장치에 있어서, 상기 게이트 라인(GL)을 통해 상기 게이트 전극(420)에 게이트 신호가 제공되고 상기 데이터 라인(DL)을 통해 상기 소스 전극(450a)에 데이터 신호가 제공되면 상기 채널 영역에 도전 채널(conductive channel: 이하 채널)이 형성된다. 이에 따라, 상기 박막트랜지스터가 턴 온 되어 상기 데이터 신호에 대응되는 영상 신호가 상기 화소 전극(470)에 제공되며, 상기 화소 전극(470)과 공통전압이 인가되는 상기 공통 전극(510) 사이에는 전계가 형성된다. 상기 전계에 따라 액정이 구동되며 그 결과 상기 액정층(LC)을 투과하는 광량에 따라 화상이 표시된다.
본 발명의 일 실시예에 따른 액정표시장치에 있어서, 상기 액정표시장치는 수광형 소자이므로 광을 제공하는 별도의 광원이 구비된다.
도 7a, 도 8a, 도 9a, 및 도 10a는 본 발명의 일 실시예에 따른 액정표시장치의 제조 방법을 도시한 평면도이다. 도 7b, 도 8b, 도 9b, 및 도 10b는 도 7a, 도 8a, 도 9a, 및 도 10a의 Ⅰ ~ Ⅰ'선에 따른 단면도를 각각 나타낸 도면이다.
이하, 본 발명의 일 실시예에 따른 액정표시장치의 제조 방법을 설명하면 다음과 같다.
도 7a 및 도 7b를 참조하면, 제1 베이스 기판(400) 상에 절연 패턴(410)과, 게이트 배선부 및 게이트 절연층(430)이 형성된다.
상기 절연 패턴(410)은 투과율이 높은 절연 물질층, 예컨대 실리콘 질화물(SiNx), 탄소주입 실리콘 산화물(SiOC), 폴리머계 유기물 중 어느 하나로 형성할 수 있다. 예를 들어, 상기 제1 베이스 기판(400)의 전면에 절연 물질층을 형성하고 포토리소그래피 공정으로 상기 절연 물질층을 패터닝하여 형성될 수 있다.
상기 게이트 배선부는 게이트 라인(GL), 게이트 전극(420), 및 스토리지 라인(STL)을 포함한다.
상기 게이트 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 게이트 배선부는 상기 제1 베이스 기판(400)의 전면에 금속을 형성하고 포토리소그래피 공정으로 상기 금속층을 패터닝하여 형성될 수 있다. 상기 게이트 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다.
상기 게이트 전극(420)은 상기 제1 베이스 기판(400) 표면의 일부와 접촉하는 제1 부분(420a)과, 상기 절연 패턴(410)의 측면과 접촉하며 상기 제1 부분(420a)으로부터 연장된 제2 부분(420b), 및 상기 절연 패턴(410)의 상면과 접촉하며 상기 제2 부분(420b)으로부터 연장된 제3 부분(420c)을 포함한다.
도면 상에 도시하지 않았지만, 상기 게이트 라인(GL) 및 상기 스토리지 라인(STL)도 상기 절연 패턴(410) 상에 제공될 수 있다. 상기 게이트 라인(GL) 및 상기 스토리지 라인(STL)이 상기 절연 패턴(410) 상에 제공되면, 상기 게이트 라인(GL) 및 상기 스토리지 라인(STL)은 상기 절연 패턴(410)의 양 측면 및 상면을 따라서 연장된다.
상기 게이트 라인(GL)과 상기 스토리지 라인(STL) 각각이 상기 절연 패턴(410)의 측면을 따라 연장되는 수직 구조의 형태를 포함함에 따라 상기 게이트 라인(GL)과 상기 스토리지 라인(STL) 각각의 선 폭이 감소될 수 있다. 상기 게이트 라인(GL)과 상기 스토리지 라인(STL)의 선 폭이 감소됨에 따라 본 발명의 일 실시예에 따른 표시장치에서 개구율이 향상될 수 있으며 배선 저항이 줄어들어 신호 지연(RC delay) 현상을 줄일 수 있다.
상기 게이트 절연층(430)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 예컨대, 실리콘 산화물이나 실리콘 질화물로 이루어질 수 있다.
도 8a 및 도 8b를 참조하면, 상기 게이트 절연층(430) 상에 반도체층(440) 및 데이터 배선부가 형성된다. 상기 데이터 배선부는 데이터 라인(DL), 소스 전극(450a), 드레인 전극(450b)을 포함한다.
상기 반도체층(440)과 상기 데이터 배선부는 상기 게이트 절연층(430)의 전면에 비정질 실리콘 층, 불순물 비정질 실리콘 층, 및 금속층을 순차적으로 형성하고 하프톤 마스크를 이용한 포토리소그래피 공정으로 패터닝하여 형성될 수 있다.
여기서, 상기 비정질 실리콘 층은 상기 반도체층(440)의 액티브 층(440a)을 구성하고, 상기 불순물 비정질 실리콘 층은 상기 반도체층(440)의 오믹 콘택층(440b)을 구성한다. 상기 액티브층(440a)과 상기 오믹 콘택층(440b)은 상기 게이트 전극(420)의 형태에 따라 상기 게이트 절연층(430) 상에 형성된다.
상기 반도체층(440)은 상기 게이트 전극(420)의 상부에 제공되며, 평면상에서 볼 때 상기 게이트 전극(420)의 적어도 일부와 중첩하여 형성된다. 또한, 상기 반도체층(440)은 상기 소스 전극(450a)과 드레인 전극(450b) 하부에 제공되며, 평면상에서 볼 때 상기 소스 전극(450a)의 측면과 상기 드레인 전극(450b)의 측면과 일치하여 형성된다.
상기 반도체층(440)에서, 상기 소스 전극(450a)과 상기 드레인 전극(450b) 사이의 영역은 채널 영역(channel portion)이 될 수 있다.
상기 소스 전극(450a)은 상기 데이터 라인(DL)으로부터 분지되며, 상기 반도체층(440)의 상면과 평행한 제1 부분(450a-1)과, 상기 반도체층(440)의 측면과 평행한 제2 부분(450a-2)을 포함한다.
상기 드레인 전극(450b)은 상기 소스 전극(450a)으로부터 이격되도록 상기 반도체층(440) 상에 제공된다. 상기 드레인 전극(450b)은 상기 반도체층(440)의 상면과 평행한 제1 부분(450b-1)과, 상기 반도체층(440)의 측면과 평행한 제2 부분(450b-2)을 포함한다.
상기 데이터 라인(DL)과, 상기 소스 전극(450a), 및 상기 드레인 전극(450b) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 데이터 라인(DL)과, 상기 소스 전극(450a), 및 상기 드레인 전극(450b) 각각은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 데이터 라인(DL)과, 상기 소스 전극(450a), 및 상기 드레인 전극(450b) 각각은 단일층 또는 다중층으로 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 반도체층(440), 상기 소스 전극(450a), 상기 드레인 전극(450b)이 형성된 상기 제1 베이스 기판(400) 상에 절연 물질로 보호층(460)을 형성한다. 상기 보호층(460)에는 포토리소그래피 공정을 이용하여 상기 드레인 전극(450b)의 일부를 노출하도록 하는 콘택홀(CH)이 형성된다.
도 10a 및 도 10b를 참조하면, 상기 보호층(460)이 형성된 상기 제1 베이스 기판(400) 상에 화소 전극(470)이 형성된다. 상기 화소 전극(470)은 도전 물질로 도전층을 형성한 다음 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝하여 형성될 수 있다. 상기 화소 전극(470)은 상기 콘택홀(CH)을 통해 상기 드레인 전극(450b)에 연결된다. 상기 화소 전극(470)은 투명 물질로 이루어질 수 있다.
도시하지는 않았으나, 상기 제1 기판은 제2 기판과 대향하도록 배치되며 상기 제1 기판과 상기 제2 기판 사이에 액정층(LC)이 형성된다. 상기 제2 기판은 제2 베이스 기판(500) 상에 공통 전극(510)을 형성함으로써 형성될 수 있다. 상기 공통 전극(510)은 투명 도전 물질로 이루어질 수 있다.
본 발명이 속하는 기술분야의 상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
예를 들어, 본 발명의 실시예에 따른 박막트랜지스터가 사용된 전자 장치로서 표시 장치를 들었으나, 이에 한정되는 것은 아니며, 박막트랜지스터가 사용될 수 있는 다른 전자 장치에 사용될 수 있음은 물론이다. 또한, 본 발명의 일 실시예에 다른 표시장치로서, 액정표시장치를 예로서 제시하였으나, 이에 한정되는 것은 아니며, 다른 종류의 표시 장치, 예를 들어, 유기 발광 표시장치, 전기 영동 표시장치, 전자 습윤 표시장치 등에도 사용될 수 있음은 물론이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특히 청구범위의 의미 및 범위 그리고 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/200/300: 기판 110/310/410: 절연 패턴
120/320/420: 게이트 전극 130/230/330/430: 게이트 절연층
140/240/340/440: 반도체층 150a/250a/350a/450a: 소스 전극
150b/250b/350b/450b: 드레인 전극 400: 제1 베이스 기판
460: 보호층 470: 화소 전극
500: 제2 베이스 기판 510: 공통 전극

Claims (17)

  1. 기판 상에 위치한 절연 패턴;
    상기 기판과 상기 절연 패턴 상에 각각 위치하고, 제1 방향을 따라 상기 기판의 표면 일부와 직접 접촉하여 상기 기판의 표면 일부와 중첩하는 제1 부분, 상기 제1 방향과 수직인 제2 방향을 따라 상기 제1 부분으로부터 연장되고 상기 절연 패턴의 측면과 접촉하여 상기 절연 패턴의 측면을 감싸는 제2 부분, 및 상기 제2 부분으로부터 연장되고 상기 절연 패턴의 상면과 접촉하여 상기 절연 패턴의 상면과 중첩하는 제3 부분을 포함한 게이트 전극;
    상기 기판의 표면 상에 위치하고, 상기 게이트 전극의 상기 제1 및 제2 부분들을 모두 감싸고 상기 게이트 전극의 상기 제3 부분을 노출하는 채움층;
    상기 채움층 및 상기 노출된 게이트 전극의 상기 제3 부분 상에 직접 제공된 게이트 절연층;
    상기 게이트 절연층 상에 제공된 반도체층; 및
    상기 반도체층 상에 위치하며 서로 이격된 소스 전극 및 드레인 전극,을 포함하는 박막트랜지스터.
  2. 삭제
  3. 제1 항에 있어서,
    상기 절연 패턴은 실리콘 질화물(SiNx), 탄소주입 실리콘 화합물(SiOC), 폴리머계 유기물 중 적어도 어느 하나를 포함하는 박막트랜지스터.
  4. 삭제
  5. 제1 항에 있어서,
    상기 채움 층은 투명 절연물질 또는 컬러필터층 중 적어도 어느 하나를 포함하는 박막트랜지스터.
  6. 삭제
  7. 삭제
  8. 기판 상에 절연 패턴을 형성하는 단계;
    상기 기판과 상기 절연 패턴 상에 제1 방향을 따라 상기 기판의 표면 일부와 접촉하여 중첩하는 제1 부분, 상기 제1 방향과 수직인 제2 방향을 따라 상기 제1 부분으로부터 연장되고 상기 절연 패턴의 측면과 접촉하여 상기 절연 패턴의 측면을 감싸는 제2 부분, 및 상기 제2 부분으로부터 연장되고 상기 절연 패턴의 상면과 접촉하여 상기 절연 패턴의 상면과 중첩하는 제3 부분을 포함한 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상기 제1 및 제2 부분들을 모두 감싸고 상기 게이트 전극의 상기 제3 부분을 노출하는 채움층을 상기 기판 및 상기 게이트 전극 상에 형성하는 단계;
    상기 채움층 및 상기 노출된 게이트 전극의 상기 제3 부분 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 반도체층을 형성하는 단계; 및
    상기 반도체층 상에서 서로 이격되어 배치된 소스 전극 및 드레인 전극을 형성하는 단계,를 포함하는 박막트랜지스터의 제조방법.
  9. 제8 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 절연 패턴 및 상기 기판 상에 도전 층을 형성하는 단계;
    상기 도전 층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 도전 층을 식각하여 상기 게이트 전극을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 박막트랜지스터의 제조방법.
  10. 제9 항에 있어서,
    상기 도전 층을 식각하는 단계는, 비등방성 식각법을 포함하는 박막트랜지스터의 제조방법.
  11. 제8 항에 있어서,
    상기 절연 패턴은 실리콘 질화물(SiNx), 탄소주입 실리콘 화합물(SiOC), 폴리머계 유기물 중 적어도 어느 하나를 포함하는 박막트랜지스터의 제조방법.
  12. 삭제
  13. 제8 항에 있어서,
    상기 채움 층은 투명 절연물질 또는 컬러필터 중 적어도 어느 하나를 포함하는 박막트랜지스터의 제조방법.
  14. 삭제
  15. 표시 소자; 및
    상기 표시 소자에 구동 신호를 제공하는 박막트랜지스터,를 포함하고,
    상기 박막트랜지스터는,
    기판 상에 위치한 절연 패턴;
    상기 기판과 상기 절연 패턴 상에 각각 위치하고, 제1 방향을 따라 상기 기판의 표면 일부와 직접 접촉하여 상기 기판의 표면 일부와 중첩하는 제1 부분, 상기 제1 방향과 수직인 제2 방향을 따라 상기 제1 부분으로부터 연장되고 상기 절연 패턴의 측면과 접촉하여 상기 절연 패턴의 측면을 감싸는 제2 부분, 및 상기 제2 부분으로부터 연장되고 상기 절연 패턴의 상면과 접촉하여 상기 절연 패턴의 상면과 중첩하는 제3 부분을 포함한 게이트 전극;
    상기 기판의 표면 상에 위치하고, 상기 게이트 전극의 상기 제1 및 제2 부분들을 모두 감싸고 상기 게이트 전극의 상기 제3 부분을 노출하는 채움층;
    상기 채움층 및 상기 노출된 게이트 전극의 상기 제3 부분 상에 직접 제공된 게이트 절연층;
    상기 게이트 절연층 상에 제공된 반도체층; 및
    상기 반도체층 상에 위치하며 서로 이격된 소스 전극 및 드레인 전극,을 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 표시 소자는,
    상기 박막트랜지스터에 연결된 제1 전극;
    상기 제1 전극과 함께 전계를 형성하는 제2 전극; 및
    상기 전계에 의해 구동되는 액정층,을 포함하는 표시장치.
  17. 제15 항에 있어서,
    상기 표시 소자는,
    상기 박막트랜지스터에 연결된 제1 전극;
    상기 제1 전극 상에 위치한 유기 발광층; 및
    상기 유기 발광층 상에 위치하며 상기 제1 전극과 함께 상기 유기 발광층을 구동하는 제2 전극,을 포함하는 표시장치.
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WO2018162993A1 (en) * 2017-03-08 2018-09-13 King Abdullah University Of Science And Technology Wavy channel flexible thin-film-transistor on a flexible substrate and method of producing such a thin-film-transistor
US11245038B2 (en) 2017-03-30 2022-02-08 Intel Corporation Vertical multi-gate thin film transistors
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
CN109904210B (zh) 2019-03-27 2021-08-24 合肥鑫晟光电科技有限公司 一种显示基板及其制作方法、显示装置
KR20210094330A (ko) * 2020-01-21 2021-07-29 삼성전자주식회사 2차원 반도체 물질을 포함하는 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019446A (ja) * 2003-06-23 2005-01-20 Sharp Corp 電界効果トランジスタおよびその製造方法
US20140339548A1 (en) * 2013-05-20 2014-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989008336A1 (en) * 1988-02-29 1989-09-08 The Regents Of The University Of California Plate-mode ultrasonic sensor
KR100214075B1 (ko) * 1995-11-03 1999-08-02 김영환 박막트랜지스터 제조 방법
KR102067122B1 (ko) * 2012-01-10 2020-01-17 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019446A (ja) * 2003-06-23 2005-01-20 Sharp Corp 電界効果トランジスタおよびその製造方法
US20140339548A1 (en) * 2013-05-20 2014-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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