KR20170005962A - 액정 표시 장치 및 그 제조방법 - Google Patents

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KR20170005962A
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김승진
한윤석
양동주
허정욱
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은 제1 절연막에 의해 덮힌 스위칭 소자가 형성된 기판을 준비하는 단계, 제1 절연막 상에 도전 물질층 및 도전 금속층을 적층하는 단계, 도전 금속층 상에 제1 두께를 갖는 제1 영역 및 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 도전 금속층을 식각하여 도전 금속 패턴을 형성하는 단계, 제1 감광막 패턴의 제1 영역을 제거하여, 도전 금속 패턴의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계, 도전 금속 패턴을 마스크로 하여 도전 물질층을 식각하여, 공통 전극을 형성하는 단계 및 제2 감광막 패턴을 마스크로 하여 상기 노출된 도전 금속 패턴을 식각하여, 보조 전극을 형성하는 단계를 포함할 수 있다.

Description

액정 표시 장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 액정 표시 장치 및 그 제조방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치는 해상도 등이 커짐에 따라 유리 등의 기판 크기의 대형화 및 우수한 성능을 가진 박막 트랜지스터(TFT: Thin Film Transistor)가 요구된다.
본 발명이 해결하고자 하는 과제는 공통 전극 및 보조 전극을 각각 독립적으로 식각함으로써, 공통 전극 하부에 발생될 수 있는 언더컷(undercut)을 방지할 수 있는 액정 표시 장치 및 그 제조방법을 제공한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은, 제1 절연막에 의해 덮힌 스위칭 소자가 형성된 기판을 준비하는 단계, 상기 제1 절연막 상에 도전 물질층 및 도전 금속층을 적층하는 단계, 상기 도전 금속층 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 도전 금속층을 식각하여 도전 금속 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제1 영역을 제거하여, 상기 도전 금속 패턴의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계, 상기 도전 금속 패턴을 마스크로 하여 상기 도전 물질층을 식각하여, 공통 전극을 형성하는 단계 및 상기 제2 감광막 패턴을 마스크로 하여 상기 노출된 도전 금속 패턴을 식각하여, 보조 전극을 형성하는 단계를 포함할 수 있다.
또한, 상기 보조 전극을 형성하는 단계 후에, 상기 보조 전극 및 상기 공통 전극 상에 제2 절연막을 형성하는 단계 및 상기 제2 절연막 상에 화소 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 기판의 상부에는 제1 방향으로 연장되며 상기 스위칭 소자에 연결된 게이트 전극을 포함하는 게이트 라인이 더 형성되어 있되, 상기 보조 전극은 상기 게이트 라인과 상기 제1 방향으로 배치되도록 형성될 수 있다.
또한, 상기 보조 전극은 상기 게이트 라인과 적어도 일부가 중첩되도록 형성될 수 있다.
또한, 상기 도전 금속 패턴을 형성하는 단계는, 상기 제1 감광막 패턴을 마스크로 하여 습식 에칭(wet etching)을 통해 상기 도전 금속 패턴을 형성할 수 있다.
또한, 상기 공통 전극을 형성하는 단계는, 상기 도전 금속 패턴을 마스크로 하여 제1 습식 에칭을 통해 상기 공통 전극을 형성하며, 상기 보조 전극을 형성하는 단계는, 상기 제2 감광막 패턴을 마스크로 하여 제2 습식 에칭을 통해 상기 보조 전극을 형성할 수 있다.
또한, 상기 제1 및 제2 습식 에칭은 서로 다른 에천트(etchant)를 사용할 수 있다.
또한, 상기 보조 전극은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi) 또는 이들의 조합에서 선택되어 형성될 수 있다.
또한, 상기 기판을 준비하는 단계는, 상기 기판의 상부에 게이트 라인을 형성하는 단계, 상기 게이트 라인의 상부에 상기 게이트 라인과 절연되도록, 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계 및 상기 소스 전극 및 드레인 전극의 상부에 배치되며, 상기 드레인 전극의 적어도 일부를 노출시키는 상기 제1 절연막을 형성하는 단계를 포함할 수 있다.
또한, 상기 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계는, 상기 게이트 라인의 상부에 배치되는 게이트 절연막 상에 반도체층과 도전 금속층을 순차적으로 적층하는 단계, 상기 도전 금속층 상부에 제3 두께를 갖는 제3 영역 및 상기 제3 두께보다 큰 제4 두께를 갖는 제4 영역을 포함하는 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 도전 금속층 및 상기 반도체 층을 식각하여 전극 패턴 및 상기 반도체 패턴을 형성하는 단계, 상기 제3 감광막 패턴의 상기 제3 영역을 제거하여, 상기 전극 패턴의 일부를 노출하는 제4 감광막 패턴을 형성하는 단계 및 상기 제4 감광막 패턴을 마스크로 하여 상기 전극 패턴을 식각하여 상기 소스 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
또한, 상기 소스 전극의 일단과 상기 반도체 패턴의 일단은 서로 동일 평면 상에 위치하며, 상기 드레인 전극의 일단과 상기 반도체 패턴의 타단은 서로 동일 평면 상에 위치할 수 있다.
본 발명의 다른 실시예에 따른 액정 표시 장치의 제조방법은, 제1 절연막에 의해 덮힌 스위칭 소자가 형성된 기판을 준비하는 단계, 상기 제1 절연막 상에 도전 물질층 및 도전 금속층을 적층하는 단계, 상기 도전 금속층 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 도전 금속층을 식각하여 도전 금속 패턴을 형성하는 단계, 상기 도전 금속 패턴을 마스크로 하여 상기 도전 물질층을 식각하여, 공통 전극을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제1 영역을 제거하여, 상기 도전 금속 패턴의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계 및 상기 제2 감광막 패턴을 마스크로 하여 상기 노출된 도전 금속 패턴을 식각하여, 보조 전극을 형성하는 단계를 포함할 수 있다.
또한, 상기 보조 전극을 형성하는 단계 후에, 상기 보조 전극 및 상기 공통 전극 상이 제2 절연막을 형성하는 단계 및 상기 제2 절연막 상에 화소 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 기판의 상부에는 제1 방향으로 연장되며 상기 스위칭 소자에 연결된 게이트 전극을 포함하는 게이트 라인이 더 형성되어 있되, 상기 보조 전극은 상기 제1 방향으로 배치되도록 형성될 수 있다.
또한, 상기 기판을 준비하는 단계는, 상기 기판의 상부에 게이트 라인을 형성하는 단계, 상기 게이트 라인의 상부에 상기 게이트 라인과 절연되도록, 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 소스 전극 및 드레인 전극의 상부에 배치되며, 상기 드레인 전극의 적어도 일부를 노출시키는 상기 제1 절연막을 형성하는 단계를 포함할 수 있다.
또한, 상기 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계는, 상기 게이트 라인의 상부에 배치되는 게이트 절연막 상에 반도체층과 도전 금속층을 순차적으로 적층하는 단계, 상기 도전 금속층 상부에 제3 두께를 갖는 제3 영역 및 상기 제3 두께보다 큰 제4 두께를 갖는 제4 영역을 포함하는 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 도전 금속층 및 상기 반도체 층을 식각하여 도전 금속 패턴 및 상기 반도체 패턴을 형성하는 단계, 상기 제3 감광막 패턴의 상기 제3 영역을 제거하여, 상기 전극 패턴의 일부를 노출하는 제4 감광막 패턴을 형성하는 단계 및 상기 제4 감광막 패턴을 마스크로 하여 상기 도전 금속 패턴을 식각하여 상기 소스 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 액정 표시 장치는, 기판의 상부에 배치되는 게이트 전극, 상기 게이트 전극의 상부에 상기 게이트 전극과 절연되도록 배치되는 반도체 패턴, 상기 반도체 패턴의 상부에 배치되는 소스 전극 및 드레인 전극, 상기 소스 및 드레인 전극의 상부에 배치되며, 상기 드레인 전극의 적어도 일부를 노출시키는 유기 절연막, 상기 유기 절연막의 상부에 배치되는 공통 전극; 상기 공통 전극의 상부에 배치되는 보조 전극; 및 상기 보조 전극의 상부에 상기 보조 전극과 절연되도록 배치되는 화소 전극을 포함하고, 상기 소스 전극의 일단과 상기 반도체 패턴의 일단은 서로 동일 평면 상에 위치하며, 상기 드레인 전극의 일단과 상기 반도체 패턴의 타단은 서로 동일 평면 상에 위치할 수 있다.
또한, 상기 보조 전극은, 상기 게이트 라인과 동일한 방향으로 배치될 수 있다.
또한, 상기 보조 전극은, 상기 게이트 라인과 적어도 일부가 중첩되도록 배치될 수 있다.
또한, 상기 공통 전극 및 상기 보조 전극의 상부에 배치되는 패시베이션막을 더 포함하고, 상기 화소 전극은 상기 패시베이션막 상부에 배치되어, 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
공통 전극 및 보조 전극을 각각 독립적으로 식각 공정을 수행함으로써, 공통 전극 하부에 발생될 수 있는 언더컷(undercut)을 방지할 수 있다.
공통 전극의 상부에 보조 전극을 배치하여 기존 공통 전극과 연결되던 컨택홀을 삭제할 수 있으며, 개구율 감소 없이도 공통 전압의 리플(ripple)을 안정화시키는데 소요되는 시간을 줄일 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 2는 도 1에 도시한 화소부의 일 예를 나타낸 레이아웃도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4는 도 2의 I-I'방향을 따라 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법을 설명하기 위한 순서도이다.
도 6은 도 5에 도시한 순서도 중 공통 전극 및 보조 전극을 형성하는 방법을 보다 상세하게 나타낸 순서도이다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제1 마스크 공정을 설명하기 위한 도면이다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제2 마스크 공정 단계를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제3 마스크 공정 단계를 설명하기 위한 도면이다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제4 마스크 공정 단계를 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제5 마스크 공정 단계를 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제6 마스크 공정 단계를 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다.
표시 패널(110)은 화상을 표시하는 패널이다. 표시 패널(110)은 하부 표시판, 상기 하부 표시판에 대향하는 상부 표시판 및 그 사이에 개재되는 액정층을 포함하는 액정 패널일 수 있다. 표시 패널(110)은 복수의 게이트 라인(SL1 내지 SLn) 및 복수의 데이터 라인(DL1 내지 DLm)을 포함할 수 있다. 또한, 표시 패널(110)은 복수의 게이트 라인(SL1 내지 SLn)과 복수의 데이터 라인(DL1 내지 DLm)이 교차하는 영역에 배치된 복수의 화소부(PX)를 포함할 수 있다. 복수의 게이트 라인(SL1 내지 SLn), 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 화소부(PX)는 표시 패널(110)의 하부 표시판 상에 배치될 수 있다.
복수의 화소부(PX)는 일 실시예로 매트릭스 형상으로 배치될 수 있다. 복수의 데이터 라인(DL1 내지 DLm)은 일 실시예로 하부 표시판 상에 제1 방향(d1)을 따라 연장되며, 복수의 게이트 라인(SL1 내지 SLn)은 제1 방향(d1)과 교차되는 제2 방향(d2)을 따라 연장된다. 도 1을 기준으로 제1 방향(d1)은 열 방향(세로 방향)이며, 제2 방향(d2)은 행 방향(가로 방향)이다. 복수의 화소부(PX) 각각은 그에 인접한게이트 라인(SL1 내지 SLn)에 제공되는 게이트 신호에 응답하여, 데이터 라인(DL1 내지 DLm)으로부터 데이터 신호을 제공받을 수 있다.
복수의 화소부(PX)는 스위칭 소자(ST), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 이하, 복수의 화소부(PX) 중 제1 게이트 라인(SL1) 및 제1 데이터 라인(DL1)과 각각 연결되는 화소부(PX)에 대해 예를 들어 설명하기로 한다.
스위칭 소자(ST)는 일 실시예로 박막 트랜지스터 등의 삼단자 소자일 수 있다. 스위칭 소자(ST)는 게이트 전극이 제1 게이트 라인(SL1)과 연결되고, 일 전극이 제1 데이터 라인(DL1)과 연결되며, 타 전극이 액정 커패시터(Clc)의 일 전극, 즉 화소 전극(PE)과 연결될 수 있다. 스위칭 소자(ST)의 일 전극은 일 실시예로 소스 전극일 수 있으며, 스위칭 소자(ST)의 타 전극은 일 실시예로 드레인 전극일 수 있다. 스위칭 소자(ST)는 제1 게이트 라인(SL1)으로부터 제공받은 제1 게이트 신호(S1)에 따라 스위칭 동작을 수행하여, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 화소 전극(PE)에 제공할 수 있다.
액정 커패시터(Clc)는 화소 전극(PE) 및 이에 대향하는 공통 전극(Vcom) 사이에 형성될 수 있다. 스토리지 커패시터(Cst)는 스위칭 소자(ST)의 타 전극과 유지 전압이 인가되는 유지 라인(Vcst) 사이에 형성될 수 있다.
액정 표시 장치는 전원 제공부(도면 미도시)를 더 포함할 수 있다. 전원 제공부는 액정 표시 장치의 동작 전원을 공급할 수 있으며, 공통 라인(도면 미도시)을 통해 표시 패널(110)에 공통 전압(Vcom)을 제공할 수 있다. 또한, 복수의 화소부(PX)는 공통으로 인가되는 유지 전압을 제공하는 유지 라인과 연결될 수 있다.
데이터 구동부(120)는 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부(DAC) 등을 포함할 수 있다. 데이터 구동부(120)는 타이밍 제어부(140)로부터 제1 제어 신호(CONT1) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(120)는 제1 제어 신호(CONT1)에 대응하여 기준 전압을 선택할 수 있으며, 선택된 기준 전압에 따라 입력되는 디지털 파형의 영상 데이터(DATA)를 복수의 데이터 신호(D1 내지 Dm)로 변환할 수 있다. 데이터 구동부(120)는 생성된 복수의 데이터 신호(D1 내지 Dm)를 표시 패널(110)로 제공할 수 있다.
게이트 구동부(130)는 타이밍 제어부(140)로부터 제2 제어 신호(CONT2)를 제공받을 수 있다. 게이트 구동부(130)는 제공받은 제2 제어 신호(CONT2)에 따라 복수의 게이트 신호(S1 내지 Sn)를 표시 패널(110)에 제공할 수 있다.
타이밍 제어부(140)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CS)를 입력받을 수 있다. 제어 신호(CS)는 일 실시예로 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 타이밍 제어부(140)는 외부로부터 제공받은 신호들을 표시 패널(110)의 동작 조건에 적합하도록 처리한 이후, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 제1 제어 신호(CONT1)는 영상 데이터(DATA)의 입력 시작을 지시하는 수평 동기 시작 신호(STH) 및 복수의 데이터 라인(DL1 내지 DLm)에 복수의 데이터 신호(D1 내지 Dm)의 인가를 제어하는 로드 신호(TP) 등을 포함할 수 있다. 제2 제어 신호(CONT2)는 복수의 게이트 신호(S1 내지 Sn)의 출력 시작을 지시하는 스캔 개시 신호(STV) 및 스캔 온 펄스의 출력 시기를 제어하는 게이트 클록 신호(CPV) 등을 포함할 수 있다.
도 2는 도 1에 도시한 화소부의 일 예를 나타낸 레이아웃도이다. 도 2는 도 1의 복수의 화소부(PX) 중 제j 데이터 라인(DLj) 및 제i 스캔 라인(SLi)과 연결되는 화소부(PXij)를 예시한다. 도 3은 도 2의 A 영역의 확대도이다. 도 4는 도 2의 I-I'방향을 따라 자른 단면도이다.
본 발명의 일 실시예에 따른 액정 표시 장치는 도 2 내지 도 4에 도시된 바와 같이, 하부 기판(210)의 상부에 게이트 전극(220)을 포함하는 제i 게이트 라인(SLi)이 배치될 수 있다.
하부 기판(210)은 일 실시예로 투명한 유리 기판, 플라스틱 기판 등일 수 있으며, 복수의 스위칭 소자가 배치되는 어레이 기판일 수 있다.
제i 게이트 라인(SLi)은 반도체 패턴(240) 측으로 돌출 또는 확장된 게이트 전극(220)및 게이트 패드부(도면 미도시)를 포함할 수 있다. 게이트 패드부는 다른 층 혹은 외부 구동 회로와 접속될 수 있다. 게이트 패트부는 생략될 수도 있다.
제i 게이트 라인(SLi)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
게이트 절연막(230)은 제i 게이트 라인(SLi) 및 게이트 전극(220)의 상부에 배치될 수 있다. 게이트 절연막(230)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(230)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체 패턴(240)은 게이트 절연막(230)의 상부에 배치될 수 있다. 반도체 패턴(240)은 비정질 규소, 다결정 규소 등으로 이루어질 수 있다. 다른 실시예에서, 반도체 패턴(240)은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나가 사용될 수 있다. 반도체 패턴(240)은 게이트 전극(220)과 적어도 일부가 중첩되도록 배치된다. 나아가, 반도체 패턴(240)은 데이터 라인들, 소스 및 드레인 전극(251, 252)과 같은 데이터 배선에 오버랩되도록 배치될 수 있다. 예를 들어, 하나의 마스크 공정을 이용하여 데이터 배선과 반도체 패턴(240)을 형성하는 경우, 모든 데이터 배선의 하부에 반도체 패턴(240)이 배치될 수 있다. 따라서, 반도체 패턴(240)은 전반적으로 데이터 배선과 동일한 패턴을 가질 수 있다. 다만, 채널부에서는 그 형태가 다를 수 있다. 즉, 채널부에서 소스 및 드레인 전극(251, 252)은 상호 이격되도록 패터닝되어 있지만, 이 부분에서 반도체 패턴(240)은 이격 공간을 커버하도록 연결된 형상을 가질 수 있다. 이처럼, 일부 영역에서 데이터 배선과 반도체 패턴(240)의 형상을 다르게 패터닝하는 방법으로, 하프톤 마스크나 슬릿 마스크를 이용한 패터닝 공정이 예시될 수 있다.
한편, 도면에는 도시하지 않았으나, 반도체 패턴(240)의 상부에는 저항성 접촉층(도면 미도시)이 배치될 수 있다. 저항성 접촉층은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉층은 데이터 배선과 완전히 동일한 패턴을 가질 수 있다.
게이트 절연막(230), 반도체 패턴(240)과 저항성 접촉층 상에는 제j 데이터 라인(DLj)과 소스 및 드레인 전극(251, 252)이 배치될 수 있다. 소스 전극(251)은 제j 데이터 라인(DLj)과 연결될 수 있다. 드레인 전극(252)은 소스 전극(251)과 서로 동일층에서 서로 소정 거리 이격되어 배치될 수 있다. 제j 데이터 라인(DLj), 소스 및 드레인 전극(251, 252)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트 전극(220), 게이트 전극(220)의 상부에 배치되는 반도체 패턴(240), 반도체 패턴(240)의 상부에 상부에 서로 이격되어 배치되는 소스 및 드레인 전극(251, 252)은 스위칭 소자(ST)를 구성할 수 있다. 스위칭 소자(ST)의 채널(channel)은 소스 전극(251) 및 드레인 전극(252) 사이의 반도체 패턴(240) 부분에 형성될 수 있다. 스위칭 소자(ST)는 소스 전극(251)을 통해 제j 데이터 라인(DLj)으로부터 제공받은 제j 데이터 신호(DLj)를, 컨택홀(CNT)을 통해 드레인 전극(252)과 전기적으로 연결되는 화소 전극(310)에 제공할 수 있다.
한편, 소스 전극(251)은 드레인 전극(252)을 기준으로 상대적으로 거리가 먼 곳에 위치하는 일 측면과, 거리가 가까운 곳에 위치하는 타 측면을 포함할 수 있다. 드레인 전극(252)은 소스 전극(251)의 타 측면과 서로 마주보도록 배치되는 일 측면 및 이에 대향하는 타 측면을 포함할 수 있다. 상술한 바와 같이 채널 영역을 제외하고 데이터 배선과 반도체 패턴(240)의 패턴 형상이 동일하므로, 소스 전극(251)의 일 측면은 반도체 패턴(240)의 일 측면과 실질적으로 오버랩되고, 드레인 전극(252)의 타 측면은 반도체 패턴(240)의 타 측면과 실질적으로 오버랩될 수 있다.
소스 및 드레인 전극(251, 252)을 포함한 하부 기판(210)의 전면에는 제1 패시베이션막(260)이 배치될 수 있다. 제1 패시베이션막(260)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다.
상기 제1 패시베이션막(260)의 상부에는 드레인 전극(252)의 적어도 일부를 노출시키는 유기 절연막(270)이 배치될 수 있다. 유기 절연막(270)은 감광성 물질을 포함할 수 있다. 유기 절연막(270)이 감광성 물질을 포함하는 경우, 컨택홀(CNT) 형성 등과 같은 유기 절연막(270)의 패터닝시 별도의 포토레지스트를 사용할 필요가 없어, 공정 효율이 개선될 수 있다.
유기 절연막(270)의 상부에는 공통 전극(280)이 배치될 수 있다. 공통 전극(280)은 화소 전극(310)과 함께 전기장을 생성함으로써, 하부 표시판 및 상부 표시판 사이에 개재되는 액정 분자의 배열 방향을 조절할 수 있다. 공통 전극(280)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 공통 전극(280)은 하부 기판(210)의 전면에 배치되지만, 컨택홀(CNT) 내부에 배치되는 화소 전극(310)과의 단락을 피하기 위해 컨택홀(CNT)과 중첩되며 그보다 큰 개구부를 포함할 수 있다. 상기 개구부 이외에, 공통 전극(280)은 화소 전극(310)과 대응되는 부분에서 도메인을 형성하는 데에 도움을 주는 슬릿을 더 포함할 수도 있다.
공통 전극(280)의 상부에는 보조 전극(290)이 배치될 수 있다. 보조 전극(290)은 공통 전극(280)의 도전성을 향상시키는 역할을 할 수 있다. 보조 전극(290)은 공통 전극(280)보다 비저항이 낮은 물질로 이루어질 수 있다. 보조 전극(290)은 공통 전극(280)과는 달리, 불투명한 물질로 이루어질 수 있다. 예를 들어, 보조 전극(290)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
보조 전극(290)은 공통 전극(280)의 일부 영역 상에 배치될 수 있다. 예를 들어, 보조 전극(290)은 제i 게이트 라인(SLi)과 적어도 일부가 중첩되도록 배치될 수 있다. 즉, 보조 전극(290)은 제i 게이트 라인(SLi)이 배치되는 제2 방향(d2)으로 배치될 수 있다.
도면에는 도시되지 않았으나, 보조 전극 연결부는 게이트 패드와 접속되는 게이트 패드 연결부의 상부에 형성될 수 있다. 이에 따라, 보조 전극(290)은 보조 전극 연결부 및 게이트 패드 연결부를 통해 게이트 패드와 전기적으로 연결될 수 있다. 나아가, 보조 전극(290)은 공통 전극(280) 상에 공통 전극(280)과 접촉하도록 배치될 수 있다. 즉, 보조 전극(290)은 공통 전극(280)의 바로 위에 배치될 수 있다. 그에 따라, 보조 전극(290)은 공통 전극(280)과 전기적으로 연결될 수 있다. 한편, 보조 전극 연결부는 공통 전극(280) 및 보조 전극(290)을 형성하기 위한 마스크 공정에서 함께 형성될 수 있다.
공통 전극(280) 및 보조 전극(290)의 상부에는 제2 패시베이션막(300)이 배치될 수 있다. 제2 패시베이션막(300)은 질화 규소와 산화 규소 등의 무기 절연물 물로 형성될 수 있다.
제2 패시베이션막(300)의 상부에는 컨택홀(CNT)을 통해 스위칭 소자(ST)의 드레인 전극(252)과 전기적으로 접속되는 화소 전극(310)이 배치될 수 있다. 화소 전극(310)은 공통 전극(280)의 상부에서 공통 전극(280)과 중첩되도록 배치될 수 있다. 화소 전극(310)과 공통 전극(280)은 제2 패시베이션막(300)에 의해 절연될 수 있다.
화소 전극(310)은 슬릿을 포함할 수 있다. 슬릿은 화소 전극(310)과 공통 전극(280) 사이에 프린지 필드를 생성하여, 액정이 특정 방향으로 회전할 수 있도록 돕는다. 도 2는 슬릿이 화소 전극(310) 내부에 배치된 경우를 예시한다. , 도 2에서, 슬릿은 제j 데이터 라인(DLj)의 연장 방향과 실질적으로 동일한 방향으로 연장되어 있고, 중앙부에서 둔각으로 절곡되어 있다. 슬릿은 중앙부로부터 상측은 우상 방향으로 연장되고, 하측은 우하 방향으로 연장될 수 있다. 슬릿이 절곡된 부분을 중심으로 화소 전극(310)의 상부와 하부는 서로 다른 도메인으로 구분될 수 있다. 이상에서 예시한 화소 전극(310)의 슬릿 형상과 도메인은 다양하게 변형가능하며, 그에 관하여서는 당업자에게 널리 알려져 있으므로 구체적인 설명은 생략한다.
화소 전극(310)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다.
도면에는 도시하지 않았으나, 본 발명의 일 실시예에 따른 액정 표시 장치는 하부 기판(210)과 대향되는 상부 기판(도면 미도시) 및 하부 기판(210)과 상부 기판 사이에 개재되는 액정층(도면 미도시)를 더 포함할 수 있다. 상부 기판의 상부에는 화소 영역 외의 영역에 광이 투과되는 것을 차단시키는 블랙 매트릭스(BM: Black matrix) 및 컬러 필터(CF: Color filter)가 배치될 수 있다. 블랙 매트릭스와 컬러 필터 중 적어도 하나는 하부 기판(210) 상에 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법을 설명하기 위한 순서도이다. 도 6은 도 5에 도시한 순서도 중 공통 전극(280) 및 보조 전극(290)을 형성하는 방법을 보다 상세하게 나타낸 순서도이다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은 기판(210)의 상부에 게이트 전극(220)을 포함하는 제i 게이트 라인(SLi)을 형성하는 제1 마스크 공정 단계(S100), 반도체 패턴(240) 및 소스/드레인 전극(251, 252)을 형성하는 제2 마스크 공정 단계(S200), 드레인 전극(251)의 적어도 일부를 노출시키는 유기 절연막(270)을 형성하는 제3 마스크 공정 단계(S300), 유기 절연막(270)의 상부에 공통 전극(280) 및 보조 전극(290)을 형성하는 제4 마스크 공정 단계(S400), 공통 전극(280) 및 보조 전극(290)의 상부에 제2 패시베이션막(300)을 형성하는 제5 마스크 공정 단계(S500) 및 제2 패시베이션막(300)의 상부에 화소 전극(310)을 형성하는 제6 마스크 공정 단계(S600)를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제1 마스크 공정 단계(S100)를 설명하기 위한 도면이다. 도 4, 도 5 및 도 7을 참조하여 제1 마스크 공정 단계(S100)에 대해 먼저 설명하기로 한다.
먼저, 하부 기판(210)의 상부에 제i 게이트 라인(SLi)을 형성한다. 제i 게이트 라인(SLi)은 게이트 전극(220) 및 게이트 패드부(도면 미도시)를 포함할 수 있다. 보다 상세하게는, 하부 기판(210)의 상부에 게이트 도전층을 형성하고, 이를 감광막 패턴(도면 미도시)을 이용하여 식각함으로써, 게이트 전극(220) 및 게이트 패드부(도면 미도시)를 갖는 제i 게이트 라인(SLi)을 형성할 수 있다. 게이트 도전층은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 게이트 도전층은 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
이어서, 감광막 패턴(도면 미도시)을 제거하고, 게이트 전극(220)을 갖는 제i 게이트 라인(SLi)의 상부에 게이트 절연막(230)을 형성한다. 게이트 절연막(230)은 화학 기상 증착법으로 형성할 수 있다. 게이트 절연막(230)은 제i 게이트 라인(SLi)이 형성된 하부 기판(210)의 전면에 형성된다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제2 마스크 공정 단계(S200)를 설명하기 위한 도면이다. 도 4, 도 5, 도 8 내지 도 11을 참조하여 제2 마스크 공정 단계(S200)를 설명하기로 한다.
도 8을 참조하면, 게이트 절연막(230)의 상부에 반도체층(240a) 및 도전 물질층(250a)을 순차적으로 적층한다. 반도체층(240a)은 비정질 규소, 다결정 규소 등을 화학 기상 증착 방법으로 증착함으로써 적층될 수 있다. 다른 예로, 반도체층(240a)을 산화물 반도체로 형성할 수도 있음은 상술한 바와 같다.
도전 물질층(250a)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성할 수 있다.
다음으로, 도전 물질층(250a)의 상부에 감광막을 도포하고, 상기 감광막을 하프톤 마스크(half-tone mask, 도면 미도시)나 슬릿 마스크를 이용하여 노광 및 현상함으로써 제1 감광막 패턴(253)을 형성한다. 제1 감광막 패턴(253)은 제1 두께를 갖는 제1 영역(253a)과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역(253b)을 포함한다. 제1 영역(253a)은 스위칭 소자의 채널 영역에 대응되는 부분에 위치하고, 제2 영역(253b)은 데이터 배선이 잔류할 부분에 위치한다.
다음으로 도 9를 참조하면, 제1 감광막 패턴(253)을 마스크로 하여 노출된 도전 물질층(250a)을 식각함으로써, 도전 물질 패턴(250b)을 형성한다. 도전 물질층(250a)의 식각은 예컨대, 습식 식각으로 이루어질 수 있다. 본 식각 공정을 통해 데이터 라인의 패턴이 형성된다.
계속해서, 제1 감광막 패턴(253)을 마스크로 이용하여 반도체층(240a)을 식각하여 반도체 패턴(240b)을 형성한다. 상기 식각 공정은 예를 들어 건식 식각(dry etching)으로 진행될 수 있다.
상술한 두 번의 식각 공정을 통해 게이트 절연막(230)이 노출된다. 한편, 위 식각 단계를 거치면서, 도전 물질 패턴(250b)의 일 측면과 반도체 패턴(240b)의 일 측면은 실질적으로 오버랩될 수 있으며, 도전 물질 패턴(250b)의 타 측면과 반도체 패턴(240b)의 타 측면도 실질적으로 서로 오버랩될 수 있다.
다음으로 도 10을 참조하면, 제1 감광막 패턴(253)의 두께를 전반적으로 감소시켜 제1 영역(253a)이 제거된 제2 감광막 패턴(253b)을 형성한다. 그 결과 채널부에 대응하는 부위에서 도전 물질 패턴(250b)이 노출될 수 있다. 제2 감광막 패턴(253b)의 형성은 에치백이나 애싱(ashing) 공정 등에 의해 진행될 수 있다.
도 11을 참조하면, 제2 감광막 패턴(253b)을 마스크로 하여 노출된 도전 물질 패턴(250b)을 식각한다. 이에 따라, 서로 이격되어 배치되는 소스 전극(251) 및 드레인 전극(252)이 형성될 수 있다. 이때, 도전 물질 패턴(250b) 사이로 노출되는 반도체 패턴(240b)도 일부 식각될 수 있다. 그 결과 일부가 노출된 반도체 패턴(240)이 형성된다. 이후, 제2 감광막 패턴(253b)을 제거한다.
도 12는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제3 마스크 공정 단계(S300)를 설명하기 위한 도면이다. 도 4, 도 5 및 도 12를 참조하여 제3 마스크 공정 단계(S300)를 설명하기로 한다.
반도체 패턴(240), 소스 전극(251) 및 드레인 전극(252)의 상부에 제1 무기 절연층 및 유기 절연층을 순차적으로 형성한다. 상기 제1 무기 절연층은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 상기 유기 절연층은 감광성 물질을 포함하는 유기 물질로 형성될 수 있다.
유기 절연층이 감광성 물질을 포함하는 경우, 광 마스크를 이용하여 노광 및 현상함으로써, 도 12에 도시된 바와 같은 컨택홀(CNT)을 포함하는 유기 절연막(270)을 형성할 수 있다. 이어, 유기 절연막(270)을 식각 마스크로 이용하여 하부에 노출된 상기 제1 무기 절연층을 식각함으로써, 컨택홀(CNT)을 통해 드레인 전극(252)을 노출하는 제1 패시베이션막(260)을 완성할 수 있다.
본 실시예에서는 유기 절연층이 감광성 물질을 포함하여 별도의 포토레지스트 패턴 없이 유기 절연층에 직접 노광 현상하여 패터닝하는 것을 예시하였지만, 유기 절연층 상에 포토레지스트 패턴을 형성한 후, 유기 절연층과 무기 절연층을 순차적으로 식각할 수도 있다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제4 마스크 공정 단계(S400)를 설명하기 위한 도면이다. 도 4, 도 6, 도 13 내지 도 18을 참조하여 제4 마스크 공정 단계(S400)를 설명하기로 한다.
도 13을 참조하면, 유기 절연막(270) 상에 도전 물질층(280a) 및 도전 금속층(290a)을 순차적으로 형성한다(S410). 도전 물질층(280a)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 형성될 수 있다. 또한, 도전 금속층(290a)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
도 14를 참조하면, 도전 금속층(290a)의 상부에 감광막을 도포하고, 상기 감광막을 하프톤 마스크(half-tone mask, 도면 미도시)나 슬릿 마스크를 이용하여 노광 및 현상함으로써 제3 감광막 패턴(320)을 형성한다(S420). 제3 감광막 패턴은 제3 두께를 갖는 제1 영역(320a, 320b)과 상기 제3 두께보다 큰 제4 두께를 갖는 제2 영역(320c)을 포함할 수 있다. 여기서, 제3 영역(320a, 320b)과 제4 영역(320c)은 공통 전극이 잔류하는 영역이고, 제4 영역(320c)은 보조 전극이 잔류하는 영역이다. 도면에서는 제3 영역(320a, 320b)이 상호 이격되어 있는 것으로 도시되어 있지만, 위 분리된 것처럼 도시된 제3 영역(320a, 320b)은 공통 전극의 개구부를 둘러싸는 영역으로서, 평면상 서로 연결될 수 있다.
도 15를 참조하면, 제3 감광막 패턴(320)을 마스크로 하여, 노출된 도전 금속층(290a)을 식각함으로써, 도전 금속 패턴(290b)을 형성할 수 있다(S430). 다만, 본 과정에서는 도전 물질층(280a)은 식각하지 않는다. 한편, 도전 금속층(290a)의 일부를 선택적으로 제거하기 위한 공정은 제1 습식 공정일 수 있다.
도 16를 참조하면, 제3 감광막 패턴(320)의 두께를 전반적으로 감소시켜 제1 영역(320a, 320b)이 제거되고, 제2 영역(320c)만 남아있는 제4 감광막 패턴(320d)을 형성한다. 제4 감광막 패턴(320d)의 형성은 에치백이나 애싱(ashing) 공정 등에 의해 진행될 수 있다. 그 결과, 도전 금속 패턴(290b)의 일부가 노출될 수 있다.
도 17을 참조하면, 도전 물질층(280a)은 도전 금속 패턴(290b)을 마스크로 하여 식각될 수 있다(S450, S460). 그 결과, 공통 전극(280)이 형성될 수 있다. 도전 물질층(280a)의 일부를 선택적으로 제거하기 위한 공정은 제2 습식 공정일 수 있다. 한편, 제1 및 제2 습식 공정에 사용되는 에천트(etchant)는 서로 상이할 수 있다. 예를 들어, 제1 습식 공정에서는 도전 물질층(290a)만 식각시킬 수 있는 에천트를 사용할 수 있으며, 제2 습식 공정에서는 도전 물질층(280a)만 식각시킬 수 있는 에천트를 사용할 수 있다.
한편, 본 명세서에서는 도 16 및 도 17 순서에 따라 설명을 진행하였으나, 이에 제한되는 것은 아니다. 본 발명의 다른 실시예에 따른 액정 표시 장치의 제조방법은, 도전 금속 패턴(290b)의 형성 이후에, 먼저 도전 물질층(280a)을 식각함으로써, 공통 전극(280)을 먼저 형성할 수 있다. 이후에, 제3 감광막 패턴(320)의 두께를 전반적으로 감소시켜 제1 영역(320a, 320b)이 제거되고, 제2 영역(320c)만 남아있는 제4 감광막 패턴(320d)을 형성한다. 제4 감광막 패턴(320d)의 형성은 에치백이나 애싱(ashing) 공정 등에 의해 진행될 수 있다. 그 결과, 도전 금속 패턴(290b)의 일부가 노출될 수 있다.
다시 도 18을 참조하면, 노출된 도전 금속 패턴(290b)은 제4 감광막 패턴(320d)을 마스크로 하여 식각될 수 있다. 그 결과, 보조 전극(290)이 형성될 수 있다(S450, S460). 도전 금속 패턴(290b)의 일부를 선택적으로 제거하기 위한 공정은 제3 습식 공정일 수 있으며, 제1 습식 공정과 에천트가 동일할 수 있다. 이후, 제4 감광막 패턴(320d)은 제거된다.
본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은 제4 마스크 공정 단계(S400)에서 도전 금속층(290a)과 도전 물질층(290b)을 통합하여 식각하는 것이 아니라, 먼저 도전 금속층(290a)을 식각하여 도전 금속 패턴(290b)을 형성한 이후, 도전 금속 패턴(290b)을 마스크로 하여 도전 물질층(280a)을 식각할 수 있다. 이를 통해 도전 금속 패턴(290b)이 식각되는 경우에도 도전 금속 패턴(290b)이 유기 절연막(270) 위에 위치하고 있으므로, 유기 절연막(270)이 식각되는 것을 방지할 수 있다. 특히 공통 전극(290)의 하부에 위치하는 유기 절연막(270)의 일부가 식각되는 언더컷(undercut)을 방지할 수 있다.
한편, 도면에는 도시하지 않았으나 제4 마스크 공정에서, 보조 전극 연결부(도면 미도시)는 게이트 패드와 연결되는 게이트 패드 연결부의 상부에 형성될 수 있다.
도 19는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제5 마스크 공정 단계(S500)를 설명하기 위한 도면이다. 도 4, 도 5 및 도 19를 참조하여 제5 마스크 공정 단계(S500)를 설명하기로 한다.
제2 패시베이션막(300)은 공통 전극(280) 및 보조 전극(290)의 상부에 배치될 수 있다. 제2 패시베이션막(300)은 질화 규소와 산화 규소 등의 무기 절연물 또는 유기 절연물로 형성될 수 있다. 도면에는 도시하지 않았으나, 드레인 전극(252)을 노출시키는 컨택홀(CNT)은 제2 패시베이션막(300)이 선택적으로 식각됨으로써 형성될 수 있다. 또한, 도면에는 도시하지 않았으나, 상기 제2 패시베이션막(300)의 식각 공정을 통해 게이트 패드와 연결된 보조 전극 연결부(도면 미도시) 및 데이터 패드(도면 미도시)를 노출시키는 컨택홀도 형성할 수 있다.
도 20은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제6 마스크 공정 단계(S600)를 설명하기 위한 도면이다. 도 4, 도 5 및 도 20을 참조하여 제6 마스크 공정 단계(S600)를 설명하기로 한다.
화소 전극(310)은 제2 패시베이션막(300)의 상부에 배치될 수 있다. 보다 상세하게는, 먼저 투명 도전 물질층(도면 미도시)을 제2 패시베이션막(300)의 상부에 형성할 수 있다. 투명 도전 물질층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함하는 투명한 물질 그룹 중에서 선택된 하나를 포함할 수 있다. 이후, 마스크 공정을 통해 투명 도전 물질층(도면 미도시)을 선택적으로 식각하여 공통 전극(280)과 적어도 일부가 중첩되는 화소 전극(310)을 형성할 수 있다.
도 21은 본 발명의 일 실시예에 따른 액정 표시 장치의 효과를 설명하기 위한 그래프이다.
본 발명의 일 실시예에 따른 액정 표시 장치는 공통 전극(280)의 상부에 보조 전극(290)을 배치하여 기존 공통 전극과 연결되던 컨택홀을 삭제할 수 있으며, 개구율 감소 없이도 공통 전압의 리플(ripple)을 안정화시키는데 소요되는 시간을 줄일 수 있다. 도 21을 참조하면, 종래 액정 표시 장치의 경우(a), 1H(t1) 시간(약 10.41usec)동안 공통 전압(Vcom)이 안정화 시간은 약 5.92usec일 수 있다. 이에 반해, 본 발명에 따른 액정 표시 장치의 경우(b), 1H(t2) 시간(약 11.32usec) 동안 공통 전압(Vcom)이 안정화 시간은 약 10.209usec일 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 액정 표시 장치는 공통 전압(Vcom)을 안정화시키는데 소요되는 시간을 종래에 비해 약 2배 정도 감소시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 액정 표시 장치는 공통 전극(280) 및 보조 전극(290)을 형성하는 단계에서, 도전 금속층(290a)과 도전 물질층(290b)을 통합하여 식각하는 것이 아니라, 먼저 도전 금속층(290a)을 식각하여 도전 금속 패턴(290b)을 형성한 이후, 도전 금속 패턴(290b)을 마스크로 하여 도전 물질층(280a)을 식각할 수 있다. 이를 통해 도전 금속 패턴(290b)이 식각되는 경우에도 도전 금속 패턴(290b)이 유기 절연막(270) 위에 위치하고 있으므로, 유기 절연막(270)이 식각되는 것을 방지할 수 있다. 특히 공통 전극(290)의 하부에 위치하는 유기 절연막(270)의 일부가 식각되는 언더컷(undercut)을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
110: 표시 패널;
120: 데이터 구동부;
130: 게이트 구동부;
140: 타이밍 제어부;
210: 하부 기판;
220: 게이트 전극;
230: 게이트 절연막;
240: 반도체 패턴;
251, 252: 소스 / 드레인 전극;
260: 제1 패시베이션막;
270: 유기 절연막;
280: 공통 전극;
290: 보조 전극;
300: 제2 패시베이션막;
PE, 310: 화소 전극;

Claims (20)

  1. 제1 절연막에 의해 덮힌 스위칭 소자가 형성된 기판을 준비하는 단계;
    상기 제1 절연막 상에 도전 물질층 및 도전 금속층을 적층하는 단계;
    상기 도전 금속층 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 마스크로 하여 상기 도전 금속층을 식각하여 도전 금속 패턴을 형성하는 단계;
    상기 제1 감광막 패턴의 상기 제1 영역을 제거하여, 상기 도전 금속 패턴의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계;
    상기 도전 금속 패턴을 마스크로 하여 상기 도전 물질층을 식각하여, 공통 전극을 형성하는 단계; 및
    상기 제2 감광막 패턴을 마스크로 하여 상기 노출된 도전 금속 패턴을 식각하여, 보조 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  2. 제1항에 있어서, 상기 보조 전극을 형성하는 단계 후에,
    상기 보조 전극 및 상기 공통 전극 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 화소 전극을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조방법.
  3. 제1항에 있어서,
    상기 기판의 상부에는 제1 방향으로 연장되며 상기 스위칭 소자에 연결된 게이트 전극을 포함하는 게이트 라인이 더 형성되어 있되,
    상기 보조 전극은 상기 제1 방향으로 배치되도록 형성되는 액정 표시 장치의 제조방법.
  4. 제3항에 있어서,
    상기 보조 전극은 상기 게이트 라인과 적어도 일부가 중첩되도록 형성되는 액정 표시 장치의 제조방법.
  5. 제1항에 있어서, 상기 도전 금속 패턴을 형성하는 단계는,
    상기 제1 감광막 패턴을 마스크로 하여 습식 에칭(wet etching)을 통해 상기 도전 금속 패턴을 형성하는 액정 표시 장치의 제조방법.
  6. 제1항에 있어서,
    상기 공통 전극을 형성하는 단계는, 상기 도전 금속 패턴을 마스크로 하여 제1 습식 에칭을 통해 상기 공통 전극을 형성하며,
    상기 보조 전극을 형성하는 단계는, 상기 제2 감광막 패턴을 마스크로 하여 제2 습식 에칭을 통해 상기 보조 전극을 형성하는 액정 표시 장치의 제조방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 습식 에칭은 서로 다른 에천트(etchant)를 사용하는 액정 표시 장치의 제조방법.
  8. 제1항에 있어서,
    상기 보조 전극은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi) 또는 이들의 조합에서 선택되어 형성되는 액정 표시 장치의 제조방법.
  9. 제1항에 있어서, 상기 기판을 준비하는 단계는,
    상기 기판의 상부에 게이트 라인을 형성하는 단계;
    상기 게이트 라인의 상부에 상기 게이트 라인과 절연되도록, 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 드레인 전극의 상부에 배치되며, 상기 드레인 전극의 적어도 일부를 노출시키는 상기 제1 절연막을 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
  10. 제9항에 있어서, 상기 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계는,
    상기 게이트 라인의 상부에 배치되는 게이트 절연막 상에 반도체층과 도전 금속층을 순차적으로 적층하는 단계;
    상기 도전 금속층 상부에 제3 두께를 갖는 제3 영역 및 상기 제3 두께보다 큰 제4 두께를 갖는 제4 영역을 포함하는 제3 감광막 패턴을 형성하는 단계;
    상기 제3 감광막 패턴을 마스크로 하여 상기 도전 금속층 및 상기 반도체 층을 식각하여 도전 금속 패턴 및 상기 반도체 패턴을 형성하는 단계;
    상기 제3 감광막 패턴의 상기 제3 영역을 제거하여, 상기 전극 패턴의 일부를 노출하는 제4 감광막 패턴을 형성하는 단계; 및
    상기 제4 감광막 패턴을 마스크로 하여 상기 도전 금속 패턴을 식각하여 상기 소스 및 드레인 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
  11. 제9항에 있어서,
    상기 소스 전극의 일단과 상기 반도체 패턴의 일단은 서로 동일 평면 상에 위치하며, 상기 드레인 전극의 일단과 상기 반도체 패턴의 타단은 서로 동일 평면 상에 위치하는 액정 표시 장치의 제조방법.
  12. 제1 절연막에 의해 덮힌 스위칭 소자가 형성된 기판을 준비하는 단계;
    상기 제1 절연막 상에 도전 물질층 및 도전 금속층을 적층하는 단계;
    상기 도전 금속층 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 마스크로 하여 상기 도전 금속층을 식각하여 도전 금속 패턴을 형성하는 단계;
    상기 도전 금속 패턴을 마스크로 하여 상기 도전 물질층을 식각하여, 공통 전극을 형성하는 단계;
    상기 제1 감광막 패턴의 상기 제1 영역을 제거하여, 상기 도전 금속 패턴의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계; 및
    상기 제2 감광막 패턴을 마스크로 하여 상기 노출된 도전 금속 패턴을 식각하여, 보조 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  13. 제12항에 있어서, 상기 보조 전극을 형성하는 단계 후에,
    상기 보조 전극 및 상기 공통 전극 상이 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 화소 전극을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조방법.
  14. 제12항에 있어서,
    상기 기판의 상부에는 제1 방향으로 연장되며 상기 스위칭 소자에 연결된 게이트 전극을 포함하는 게이트 라인이 더 형성되어 있되,
    상기 보조 전극은 상기 제1 방향으로 배치되도록 형성되는 액정 표시 장치의 제조방법.
  15. 제12항에 있어서, 상기 기판을 준비하는 단계는,
    상기 기판의 상부에 게이트 라인을 형성하는 단계;
    상기 게이트 라인의 상부에 상기 게이트 라인과 절연되도록, 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 소스 전극 및 드레인 전극의 상부에 배치되며, 상기 드레인 전극의 적어도 일부를 노출시키는 상기 제1 절연막을 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
  16. 제15항에 있어서, 상기 반도체 패턴, 소스 전극 및 드레인 전극을 형성하는 단계는,
    상기 게이트 라인의 상부에 배치되는 게이트 절연막 상에 반도체층과 도전 금속층을 순차적으로 적층하는 단계;
    상기 도전 금속층 상부에 제3 두께를 갖는 제3 영역 및 상기 제3 두께보다 큰 제4 두께를 갖는 제4 영역을 포함하는 제3 감광막 패턴을 형성하는 단계;
    상기 제3 감광막 패턴을 마스크로 하여 상기 도전 금속층 및 상기 반도체 층을 식각하여 전극 패턴 및 상기 반도체 패턴을 형성하는 단계;
    상기 제3 감광막 패턴의 상기 제3 영역을 제거하여, 상기 전극 패턴의 일부를 노출하는 제4 감광막 패턴을 형성하는 단계; 및
    상기 제4 감광막 패턴을 마스크로 하여 상기 전극 패턴을 식각하여 상기 소스 및 드레인 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
  17. 기판의 상부에 배치되는 게이트 전극;
    상기 게이트 전극의 상부에 상기 게이트 전극과 절연되도록 배치되는 반도체 패턴;
    상기 반도체 패턴의 상부에 배치되는 소스 전극 및 드레인 전극;
    상기 소스 및 드레인 전극의 상부에 배치되며, 상기 드레인 전극의 적어도 일부를 노출시키는 유기 절연막;
    상기 유기 절연막의 상부에 배치되는 공통 전극;
    상기 공통 전극의 상부에 배치되는 보조 전극; 및
    상기 보조 전극의 상부에 상기 보조 전극과 절연되도록 배치되는 화소 전극을 포함하고,
    상기 소스 전극의 일단과 상기 반도체 패턴의 일단은 서로 동일 평면 상에 위치하며, 상기 드레인 전극의 일단과 상기 반도체 패턴의 타단은 서로 동일 평면 상에 위치하는 액정 표시 장치.
  18. 제17항에 있어서, 상기 보조 전극은
    상기 게이트 라인과 동일한 방향으로 배치되는 액정 표시 장치.
  19. 제17항에 있어서, 상기 보조 전극은,
    상기 게이트 라인과 적어도 일부가 중첩되도록 배치되는 액정 표시 장치.
  20. 제17항에 있어서,
    상기 공통 전극 및 상기 보조 전극의 상부에 배치되는 패시베이션막을 더 포함하고,
    상기 화소 전극은 상기 패시베이션막 상부에 배치되어, 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 액정 표시 장치.
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