KR20180023106A - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치 신호 라인의 단선을 복구할 수 있는 리페어 라인을 갖는 표시 장치에 관한 것으로, 서로 이격되어 위치한 제 1 및 제 2 기판; 제 1 기판 상의 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인 중 어느 하나의 라인에 연결된 링크 라인; 링크 라인에 연결된 구동 집적 회로; 제 1 기판의 비표시 영역에 위치하며, 비표시 영역에서 어느 하나의 라인 및 링크 라인과 중첩하는 리페어 라인; 및 리페어 라인과 동일한 형상을 가지며, 리페어 라인과 중첩하는 더미 라인을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 신호 라인의 단선을 복구할 수 있는 리페어 라인을 갖는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 2개의 기판과 그 사이에 삽입되어 있는 액정층을 포함한다.
액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치는 복수의 데이터 라인들 및 복수의 게이트 라인들을 포함하는 바, 상대적으로 길이가 긴 데이터 라인은 이의 제조 공정 중 단선될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 단선된 신호 라인을 복구할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 서로 이격되어 위치한 제 1 및 제 2 기판; 제 1 기판 상의 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인 중 어느 하나의 라인에 연결된 링크 라인; 링크 라인에 연결된 구동 집적 회로; 제 1 기판의 비표시 영역에 위치하며, 비표시 영역에서 어느 하나의 라인 및 링크 라인과 중첩하는 리페어 라인; 및 리페어 라인과 동일한 형상을 가지며, 리페어 라인과 중첩하는 더미 라인을 포함한다.
리페어 라인은, 링크 라인과 중첩하는 제 1 리페어 라인; 및 어느 하나의 라인과 중첩하는 제 2 리페어 라인을 포함한다.
더미 라인은, 제 1 리페어 라인과 동일한 형상을 가지며, 제 1 리페어 라인과 중첩하는 제 1 더미 라인; 및 제 2 리페어 라인과 동일한 형상을 가지며, 제 2 리페어 라인과 중첩하는 제 2 더미 라인을 포함한다.
제 1 리페어 라인과 제 2 리페어 라인이 서로 다른 층 상에 위치한다.
제 1 리페어 라인과 어느 하나의 라인이 동일한 층 상에 위치한다.
표시 장치는 경유 라인을 통해 제 1 리페어 라인에 연결된 입력 단자 및 경유 라인을 통해 제 2 리페어 라인에 연결된 출력 단자를 포함하는 증폭기를 더 포함한다.
제 1 리페어 라인은, 링크 라인과 중첩하는 적어도 하나의 라인부; 라인부로부터 제 1 기판의 가장자리를 향해 연장된 제 1 연장부; 제 1 연장부로부터 구동 집적 회로를 향해 연장된 제 2 연장부; 및 제 2 연장부와 증폭기의 입력 단자를 연결하는 패드부를 포함한다.
라인부와 제 1 연장부는 동일한 층 상에 위치하며; 제 2 연장부와 패드부는 동일한 층 상에 위치하며; 라인부와 제 2 연장부는 서로 다른 층 상에 위치한다.
리페어 라인은 제 1 기판과 더미 라인 사이에 위치한다.
표시 장치는 리페어 라인과 더미 라인 사이의 제 1 절연막; 및 제 1 절연막과 더미 라인 사이의 제 2 절연막을 더 포함한다.
표시 장치는 리페어 라인 상의 제 1 절연막; 및 제 1 절연막 상에 위치하며, 더미 라인에 대응되게 위치한 홀을 갖는 제 2 절연막을 포함한다.
홀은 어느 하나의 라인, 리페어 라인 및 더미 라인의 중첩 영역에 위치한다.
홀은 링크 라인, 리페어 라인 및 더미 라인의 중첩 영역에 위치한다.
제 1 리페어 라인의 일부는 제 1 기판의 표시 영역과 구동 집적 회로 사이에 위치한다.
표시 장치는 제 1 기판의 표시 영역에 위치하며, 게이트 라인 및 데이터 라인에 연결된 스위칭 소자; 스위칭 소자 상의 제 1 보호막; 제 1 보호막 상의 층간 절연막; 층간 절연막 상의 공통 전극; 공통 전극 상의 공통 라인; 공통 라인 및 공통 전극 상의 제 2 보호막; 제 2 보호막, 층간 절연막 및 제 1 보호막을 관통하는 콘택홀을 통해 스위칭 소자에 연결된 화소 전극을 더 포함한다.
공통 라인과 더미 라인은 동일한 층 상에 위치한다.
공통 라인과 더미 라인은 동일한 물질로 이루어진다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 서로 이격되어 위치한 제 1 및 제 2 기판; 제 1 기판 상의 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인 중 어느 하나의 라인에 연결된 링크 라인; 링크 라인에 연결된 구동 집적 회로; 및 제 1 기판의 비표시 영역에 위치하며, 비표시 영역에서 어느 하나의 라인 및 링크 라인과 중첩하는 리페어 라인을 포함하며; 리페어 라인의 일부는 구동 집적 회로와 링크 라인 사이에 위치한다.
리페어 라인은, 링크 라인과 중첩하는 제 1 리페어 라인; 및 어느 하나의 라인과 중첩하는 제 2 리페어 라인 포함한다.
제 1 리페어 라인의 일부는 구동 집적 회로의 출력 단자와 링크 라인의 패드부 사이에 위치한다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
첫째, 리페어 라인의 저항이 감소되므로 손상된 데이터 라인으로 거의 왜곡 없이 영상 데이터 신호가 전송될 수 있다.
둘째, 리페어 라인의 점유 면적이 감소하므로 기판의 사이즈가 감소될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 표시 영역의 일부에 대한 평면도이다.
도 3은 도 2의 I-I`의 선을 따라 자른 단면도이다.
도 4는 도 2의 II-II`의 선을 따라 자른 단면도이다.
도 5는 도 1에 도시된 어느 하나의 데이터 라인이 단선되었을 경우 이 데이터 라인을 복구하는 방법을 나타낸 도면이다.
도 6은 도 1의 제 1 분할 표시 영역의 일부 및 그 주변에 위치한 구성 요소들에 대한 상세 구성도이다.
도 7은 도 6에 도시된 구성 요소들 및 더미 라인의 일부를 나타낸 도면이다.
도 8은 도 7의 I-I`의 선을 따라 자른 단면도이다.
도 9는 도 7의 II-II`의 선을 따라 자른 단면도이다.
도 10은 도 7의 I-I`의 선을 따라 자른 다른 단면도이다.
도 11은 도 7의 II-II`의 선을 따라 자른 다른 단면도이다.
도 12는 도 8과 같은 구조의 제 1 더미 라인을 이용한 리페어 공정을 설명하기 위한 도면이다.
도 13은 도 11과 같은 구조의 제 2 더미 라인을 이용한 리페어 공정을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 도면이다.
도 15는 도 1의 제 1 분할 표시 영역의 일부 및 그 주변에 위치한 구성 요소들에 대한 상세 구성도이다.
도 16은 도 15의 I-I`의 선을 따라 자른 단면도이다.
도 17은 도 15의 I-I`의 선을 따라 자른 다른 단면도이다.
도 18은 도 15의 II-II`의 선을 따라 자른 단면도이다.
도 19는 도 15의 II-II`의 선을 따라 자른 다른 단면도이다.
도 20은 도 19와 같은 구조의 제 1 입력 리페어 라인을 이용한 리페어 공정을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 20을 참조로 본 발명에 따른 표시 장치를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 한 실시예에 따른 표시 장치는, 도 1에 도시된 바와 같이, 제 1 기판(301), 복수의 데이터 구동 집적 회로들(DIC1, DIC2, DIC3, DIC4, DIC5, DIC6), 복수의 연결부들(FOG1, FOG2, FOG3, FOG4, FOG5, FOG6), 복수의 입력 리페어 라인들(IL1, IL2, IL3, IL4), 복수의 출력 리페어 라인들(OL1, OL2, OL3, OL4), 복수의 경유 라인들(LL1, LL2, LL3, LL4), 복수의 데이터 라인(DL)들, 복수의 증폭기들(AMP1, AMP2, AMP3, AMP4) 및 인쇄 회로 기판(PCB)을 포함한다.
제 1 기판(301)은 표시 영역(301a) 및 비표시 영역(301b)을 갖는다. 표시 영역(301a)에 복수의 화소들(도시되지 않음)이 위치한다.
도 2는 도 1의 표시 영역(301a)의 일부에 대한 평면도이고, 도 3은 도 2의 I-I`의 선을 따라 자른 단면도이고, 그리고 도 4는 도 2의 II-II`의 선을 따라 자른 단면도이다.
표시 장치는, 도 2 및 도 3에 도시된 바와 같이, 제 1 기판(301), 게이트 라인(GL), 게이트 전극(GE), 게이트 절연막(311), 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE), 공통 라인(383), 제 1 보호막(321), 층간 절연막(352), 화소 전극(PE), 제 2 보호막(322), 공통 전극(330), 제 2 기판(302), 차광층(376), 컬러 필터(354), 오버 코트층(360) 및 액정층(333)을 포함한다.
게이트 라인(GL) 및 게이트 전극(GE)은 제 1 기판(301) 상에 위치한다. 게이트 전극(GE)은 게이트 라인(GL)으로부터 화소 전극(PE)을 향해 돌출된 형상을 갖는다. 게이트 라인(GL)과 게이트 전극(GE)은 일체로 이루어질 수 있다.
게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE) 및 게이트 라인(GL) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(311)은 게이트 라인(GL) 및 게이트 전극(GE) 상에 위치한다. 이때, 게이트 절연막(311)은 그 게이트 라인(GL) 및 게이트 전극(GE)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
데이터 라인(DL) 및 반도체층(344)은 게이트 절연막(311) 상에 위치한다. 도시되지 않았지만, 데이터 라인(DL)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 데이터 라인(DL)의 끝 부분은 이 데이터 라인(DL)의 다른 부분보다 더 큰 면적을 가질 수 있다.
표시 장치의 최대 투과율 확보를 위해, 도 2에 도시된 바와 같이, 데이터 라인(DL)의 중간 부분은 V자 형태로 구부러진 형태를 가질 수 있다. 또한, 화소 전극(PE)의 중간 부분도 V자 형태로 구부러진 형태를 가질 수 있다.
데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 라인(DL)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 데이터 라인(DL)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
반도체층(344)은 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩한다. 반도체층(344)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
소스 전극(SE)은 반도체층(344) 및 게이트 절연막(311) 상에 위치한다. 소스 전극(SE)은 반도체층(344) 및 게이트 전극(GE)과 중첩한다. 소스 전극(SE)은 데이터 라인(DL)으로부터 돌출된 형상을 가질 수 있다. 소스 전극(SE)은 데이터 라인(DL)과 일체로 이루어질 수 있다. 소스 전극(SE)은 데이터 라인(DL)의 일부일 수도 있다.
소스 전극(SE)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 소스 전극(SE)과 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
드레인 전극(DE)은 소스 전극(SE)으로부터 소정 간격 이격되어 반도체층(344) 및 게이트 절연막(311) 상에 위치한다. 드레인 전극(DE)은 반도체층(344) 및 게이트 전극(GE)과 중첩한다. 드레인 전극(DE)과 소스 전극(SE) 사이에 스위칭 소자(TFT)의 채널 영역이 위치한다. 드레인 전극(DE)은 전술된 소스 전극(SE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
스위칭 소자(TFT)는 제 1 저항성 접촉층(320a) 및 제 2 저항성 접촉층(320b)을 더 포함할 수 있다.
제 1 저항성 접촉층(320a)은 반도체층(344)과 소스 전극(SE) 사이에 위치한다. 제 1 저항성 접촉층(320a)은 반도체층(344)과 소스 전극(SE) 간의 계면 저항을 낮춘다.
제 1 저항성 접촉층(320a)은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 2 저항성 접촉층(320b)은 반도체층(344)과 드레인 전극(DE) 사이에 위치한다. 제 2 저항성 접촉층(320b)은 반도체층(344)과 드레인 전극(DE) 간의 계면 저항을 낮춘다. 제 2 저항성 접촉층(320b)은 전술된 제 1 저항성 접촉층(320a)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 저항성 접촉층(320b)과 제 1 저항성 접촉층(320a)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 반도체층(344)은 게이트 절연막(311)과 소스 전극(SE) 사이에 더 위치할 수 있다. 또한, 반도체층(344)은 게이트 절연막(311)과 드레인 전극(DE) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 소스 전극(SE) 사이에 위치한 반도체층을 제 1 추가 반도체층으로 정의하고, 게이트 절연막(311)과 드레인 전극(DE) 사이에 위치한 반도체층을 제 2 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(320a)은 제 1 추가 반도체층과 소스 전극(SE) 사이에 더 위치할 수 있으며, 전술된 제 2 저항성 접촉층(320b)은 제 2 추가 반도체층과 드레인 전극(DE) 사이에 더 위치할 수 있다.
또한, 도시되지 않았지만, 반도체층(344)은 게이트 절연막(311)과 데이터 라인(DL) 사이에 더 위치할 수 있다. 여기서, 게이트 절연막(311)과 데이터 라인(DL) 사이에 위치한 반도체층을 제 3 추가 반도체층으로 정의한다. 이때, 전술된 제 1 저항성 접촉층(320a)은 제 3 추가 반도체층과 데이터 라인(DL) 사이에 더 위치할 수 있다.
제 1 보호막(321)은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE) 상에 위치한다. 이때, 제 1 보호막(321)은 그 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다.
제 1 보호막(321)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 또한, 제 1 보호막(321)은 하부 무기막 및 상부 유기막의 이중막 구조를 가질 수도 있다. 제 1 보호막(321)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
층간 절연막(352)은 제 1 보호막(321) 상에 위치한다.
층간 절연막(352)은 낮은 유전 상수를 갖는 유기막으로 이루어질 수 있다. 예를 들어, 층간 절연막(352)은 제 1 보호막(321)보다 더 낮은 유전 상수를 갖는 감광성 유기막으로 이루어질 수 있다.
공통 전극(330)은 층간 절연막(352) 상에 위치한다. 공통 전극은 드레인 콘택홀(183)에 대응되는 홀(138)을 갖는다.
공통 전극(330)은 IZO(Indium Zinc Oxide) 또는 ITO(Indium Tin Oxide)와 같은 투명 금속층으로 이루어질 수 있다.
공통 라인(383)은 공통 전극(330) 상에 위치한다. 예를 들어, 공통 라인(383)은 공통 전극(330) 바로 위에 위치한다. 공통 라인(383)은 공통 전극(330)에 연결된다. 공통 라인(383)은 공통 전극(330)과 직접 접촉한다. 또한, 공통 라인(383)은 게이트 라인(GL), 데이터 라인(DL), 스위칭 소자(TFT) 및 화소 전극(PE)과 중첩한다. 한편, 공통 라인(383)은 데이터 라인(DL)과 중첩하지 않을 수도 있다. 예를 들어, 공통 라인(383) 중 데이터 라인(DL) 상에 위치한 부분은 생략될 수 있다.
공통 라인(383) 중 데이터 라인(DL) 위에 위치한 부분은 데이터 라인(DL)과 같거나 넓은 폭을 가질 수 있으며, 이 경우 데이터 라인(DL)을 중심으로 인접하는 두 화소 사이에 빛샘을 방지하는 역할을 할 수 있다. 따라서, 데이터 라인(DL)을 중심으로 서로 인접하는 두 화소 사이의 차광층(376)이 생략될 수 있다.
공통 라인(383)은 공통 전극(330)과 달리 불투명하고 도전성이 높은 금속으로 이루어질 수 있다. 예를 들어, 공통 라인(383)은 전술된 게이트 라인(GL) 또는 데이터 라인(DL)과 동일한 물질로 이루어질 수 있다. 또한, 공통 라인(383)은 전기 전도성이 높은 유기물로 이루어질 수도 있다.
공통 라인(383) 및 공통 전극(330)은 외부로부터 공통 전압을 공급받는다.
제 2 보호막(322)은 공통 라인(383), 공통 전극(330) 및 층간 절연막(352) 상에 위치한다.
제 2 보호막(322)은 전술된 제 1 보호막(321)과 동일한 물질로 이루어질 수 있다.
화소 전극(PE)은 제 2 보호막(322) 상에 위치한다. 화소 전극(PE)은 드레인 전극(DE)에 연결된다. 예를 들어, 화소 전극(PE)은 제 1 보호막(321), 층간 절연막(352) 및 제 2 보호막(322)을 관통하는 드레인 콘택홀(183)을 통해 드레인 전극(DE)에 연결된다.
화소 전극(PE)은 전술된 IZO 또는 ITO와 같은 투명 금속층으로 이루어질 수 있다. 화소 전극(PE)이 IZO로 이루어질 때, 공통 전극(330)은 ITO로 이루어질 수 있다.
차광층(376)은 제 2 기판(302) 상에 위치한다. 차광층(376)은 게이트 라인(GL), 데이터 라인(DL) 및 스위칭 소자(TFT)에 대응하게 위치한다. 차광층(376)은 화소 영역을 정의하는 개구부를 갖는다.
컬러 필터(354)는 제 2 기판(302) 상에 위치한다. 이때, 컬러 필터(354)는 차광층(376)의 개구부 중 화소 영역에 대응되는 부분에 위치한다. 또한, 컬러 필터(354)의 가장자리는 차광층(376) 상에 위치한다.
오버 코트층(360)은 차광층(376) 및 컬러 필터(354) 상에 위치한다. 오버 코트층(360)은 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 오버 코트층(360)은, 그 오버 코트층(360)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376) 및 컬러 필터(354)와 같은 제 2 기판(302)의 구성 요소들 간의 높낮이차를 최소화하는 역할을 한다. 오버 코트층(360)은 표시 장치에 포함되지 않을 수 있다.
액정층(333)은 제 1 기판(301)과 제 2 기판(302) 사이에 위치한다. 액정층(333)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(333)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
한편, 도 1에 도시된 바와 같이, 표시 영역(301a)은 복수의 분할 표시 영역들(A1, A2, A3, A4)로 구분될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 표시 영역(301a)은 제 1 내지 제 4 분할 표시 영역들(A1 내지 A4)로 구분될 수 있다. 각 분할 표시 영역(A1 내지 A4)의 면적은 동일할 수도 있고, 도 1에 도시된 바와 같이 서로 다를 수도 있다.
복수의 데이터 라인(DL)들은 제 1 기판(301) 상에 위치한다. 복수의 데이터 라인(DL)들은 표시 영역(301a)에 배치된다. 복수의 데이터 라인(DL)들 중 몇 개의 데이터 라인들은 제 1 분할 표시 영역(A1)에 배치되고, 다른 몇 개의 데이터 라인들은 제 2 분할 표시 영역(A2)에 배치되고, 또 다른 몇 개의 데이터 라인들은 제 3 분할 표시 영역(A3)에 배치되고, 또 다른 몇 개의 데이터 라인들은 제 4 분할 표시 영역(A4)에 배치된다.
데이터 구동 집적 회로들(DIC1, DIC2, DIC3, DIC4, DIC5, DIC6)은 데이터 라인들로 영상 데이터 신호들을 제공한다. 이를 위해, 데이터 구동 집적 회로들(DIC1 내지 DIC6)은 데이터 라인(DL)들에 연결된다. 예를 들어, 제 1 데이터 구동 집적 회로(DIC1) 및 제 2 데이터 구동 집적 회로(DIC2)는 제 1 분할 표시 영역(A1)의 데이터 라인들에 연결되며, 제 3 데이터 구동 집적 회로(DIC3)는 제 2 분할 표시 영역(A2)의 데이터 라인들에 연결되며, 제 4 데이터 구동 집적 회로(DIC4) 및 제 5 데이터 구동 집적 회로(DIC5)는 제 3 분할 표시 영역(A3)의 데이터 라인들에 연결되며, 그리고 제 6 데이터 구동 집적 회로(DIC6)는 제 4 분할 표시 영역(A4)의 데이터 라인들에 연결된다.
각 데이터 구동 집적 회로(DIC1 내지 DIC6)는 각 링크 라인(444; 일명, 팬 아웃 라인)을 통해 데이터 라인들에 연결된다. 예를 들어, 제 1 데이터 구동 집적 회로(DIC1)는 링크 라인(444)을 통해 데이터 라인(DL)에 연결된다.
연결부들(FOG1, FOG2, FOG3, FOG4, FOG5, FOG6)은 인쇄 회로 기판(PCB)과 제 1 기판(301)을 서로 전기적으로 연결한다. 제 1 연결부(FOG1)는 제 1 데이터 구동 집적 회로(DIC1)에 근접하게 위치한 제 1 기판(301)의 비표시 영역(301b)과 인쇄 회로 기판(PCB) 사이에 접속되며, 제 2 연결부(FOG2)는 제 2 데이터 구동 집적 회로(DIC2)에 근접하게 위치한 제 1 기판(301)의 비표시 영역(301b)과 인쇄 회로 기판(PCB) 사이에 접속되며, 제 3 연결부(FOG3)는 제 3 데이터 구동 집적 회로(DIC3)에 근접하게 위치한 제 1 기판(301)의 비표시 영역(301b)과 인쇄 회로 기판(PCB) 사이에 접속되며, 제 4 연결부(FOG4)는 제 4 데이터 구동 집적 회로(DIC4)에 근접하게 위치한 제 1 기판(301)의 비표시 영역(301b)과 인쇄 회로 기판(PCB) 사이에 접속되며, 제 5 연결부(FOG5)는 제 5 데이터 구동 집적 회로(DIC5)에 근접하게 위치한 제 1 기판(301)의 비표시 영역(301b)과 인쇄 회로 기판(PCB) 사이에 접속되며, 그리고 제 6 연결부(FOG6)는 제 6 데이터 구동 집적 회로(DIC6)에 근접하게 위치한 제 1 기판(301)의 비표시 영역(301b)과 인쇄 회로 기판(PCB) 사이에 접속된다.
각 연결부(FOG1 내지 FOG6)는 연성 인쇄 회로 기판(PCB)(Flexible Printed Circuit)일 수 있다.
본 발명의 표시 장치는 복수의 연결부 대신 하나의 연결부를 포함할 수도 있다. 이와 같은 경우, 각 데이터 구동 집적 회로(DIC1 내지 DIC6)는 그 하나의 연결부에 공통으로 연결된다.
제 1 기판(301)의 변들 중 연결부들(FOG1 내지 FOG6)과 중첩하는 한 변을 제 1 변으로 정의하고, 표시 영역(301a)의 변들 중 그 제 1 변과 마주보는 변을 제 2 변으로 정의할 때, 입력 리페어 라인들(IL1 내지 IL4)은 전술된 제 1 변과 제 2 변 사이의 비표시 영역(301b)에 위치할 수 있다.
제 2 변은 제 1 분할 표시 영역(A1)의 한 변, 제 2 분할 표시 영역(A2)의 한 변, 제 3 분할 표시 영역(A3)의 한 변 및 제 4 분할 표시 영역(A4)의 한 변을 포함한다. 예를 들어, 제 1 분할 표시 영역(A1)의 변들 중 제 1 변과 마주보는 변을 제 1 분할 변으로 정의하고, 제 2 분할 표시 영역(A2)의 변들 중 제 1 변과 마주보는 변을 제 2 분할 변으로 정의하고, 제 3 분할 표시 영역(A3)의 변들 중 제 1 변과 마주보는 변을 제 3 분할 변으로 정의하고, 제 4 분할 표시 영역(A4)의 변들 중 제 1 변과 마주보는 변을 제 4 분할 변으로 정의할 때, 제 2 변은 제 1 내지 제 4 분할 변을 포함한다.
제 1 입력 리페어 라인(IL1)은 제 1 변과 제 1 분할 변 사이에 위치하며, 제 2 입력 리페어 라인(IL2)은 제 1 변과 제 2 분할 변 사이에 위치하며, 제 3 입력 리페어 라인(IL3)은 제 1 변과 제 3 분할 변 사이에 위치하며, 그리고 제 4 입력 리페어 라인(IL4)은 제 1 변과 제 4 분할 변 사이에 위치한다.
입력 리페어 라인들(IL1 내지 IL4)은 전술된 제 1 변과 제 2 변 사이의 비표시 영역(301b)에서 링크 라인(444)들과 교차한다.
제 1 분할 표시 영역(A1)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 1 링크 라인으로 정의하고, 제 2 분할 표시 영역(A2)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 2 링크 라인으로 정의하고, 제 3 분할 표시 영역(A3)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 3 링크 라인으로 정의하고, 그리고 제 4 분할 표시 영역(A4)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 4 링크 라인으로 정의하자.
제 1 입력 리페어 라인(IL1)은 제 1 링크 라인들과 교차하며, 제 2 입력 리페어 라인(IL2)은 제 2 링크 라인들과 교차하며, 제 3 입력 리페어 라인(IL3)은 제 3 링크 라인들과 교차하며, 그리고 제 4 입력 리페어 라인(IL4)은 제 4 링크 라인들과 교차한다.
각 입력 리페어 라인(IL1 내지 IL4)은 서로 전기적으로 분리된다.
증폭기들(AMP1 내지 AMP4)은 데이터 구동 집적 회로내에 내장될 수 있다. 예를 들어, 제 1 증폭기(AMP1)는 제 2 데이터 구동 집적 회로(DIC2)에 내장되며, 제 2 증폭기(AMP2)는 제 3 데이터 구동 집적 회로(DIC3)에 내장되며, 제 3 증폭기(AMP3)는 제 5 데이터 구동 집적 회로(DIC5)에 내장되며, 그리고 제 4 증폭기(AMP4)는 제 6 데이터 구동 집적 회로(DIC6)에 내장될 수 있다.
도시되지 않았지만, 각 증폭기(AMP1 내지 AMP4)는 입력 단자 및 출력 단자를 포함한다.
제 1 증폭기(AMP1)의 입력 단자는 제 1 입력 리페어 라인(IL1)에 연결되며, 제 2 증폭기(AMP2)의 입력 단자는 제 2 입력 리페어 라인(IL2)에 연결되며, 제 3 증폭기(AMP3)의 입력 단자는 제 3 입력 리페어 라인(IL3)에 연결되며, 제 4 증폭기(AMP4)의 입력 단자는 제 4 입력 리페어 라인(IL4)에 연결된다.
경유 라인들(LL1 내지 LL4)은 인쇄 회로 기판(PCB) 상에 위치한다. 제 1 경유 라인(LL1)은 제 1 증폭기(AMP1)에 연결되며, 제 2 경유 라인(LL2)은 제 2 증폭기(AMP2)에 연결되며, 제 3 경유 라인(LL3)은 제 3 증폭기(AMP3)에 연결되며, 그리고 제 4 경유 라인(LL4)은 제 4 증폭기(AMP4)에 연결된다.
제 1 경유 라인(LL1)은 제 2 연결부(FOG2)의 전송 라인(22)을 통해 제 1 증폭기(AMP1)의 출력 단자에 연결되며, 제 2 경유 라인(LL2)은 제 3 연결부(FOG3)의 전송 라인(33)을 통해 제 2 증폭기(AMP2)의 출력 단자에 연결되며, 제 3 경유 라인(LL3)은 제 5 연결부(FOG5)의 전송 라인(55)을 통해 제 3 증폭기(AMP3)의 출력 단자에 연결되며, 그리고 제 4 경유 라인(LL4)은 제 6 연결부(FOG6)의 전송 라인(66)을 통해 제 4 증폭기(AMP4)의 출력 단자에 연결된다.
출력 리페어 라인들(OL1, OL2, OL3, OL4)은 제 1 기판(301)의 비표시 영역(301b)에 배치된다.
전술된 표시 영역(301a)의 제 2 변과 마주보는 그 표시 영역(301a)의 한 변을 제 3 변으로 정의하고, 제 1 기판(301)의 변들 중 그 제 3 변과 마주보는 한 변을 제 4 변으로 정의하자. 또한, 표시 영역(301a)의 변들 중 나머지 2개의 서로 마주보는 변들을 각각 제 5 변 및 제 6 변으로 정의하고, 제 1 기판(301)의 변들 중 제 5 변과 마주보는 변을 제 7 변으로 정의하고, 그 제 1 기판(301)의 변들 중 제 6 변과 마주보는 변을 제 8 변으로 정의하자.
제 3 변은 제 1 분할 표시 영역(A1)의 다른 한 변, 제 2 분할 표시 영역(A2)의 다른 한 변, 제 3 분할 표시 영역(A3)의 다른 한 변 및 제 4 분할 표시 영역(A4)의 다른 한 변을 포함한다. 예를 들어, 제 1 분할 표시 영역(A1)의 변들 중 제 1 분할 변과 마주보는 변을 제 5 분할 변으로 정의하고, 제 2 분할 표시 영역(A2)의 변들 중 제 2 분할 변과 마주보는 변을 제 6 분할 변으로 정의하고, 제 3 분할 표시 영역(A3)의 변들 중 제 3 분할 변과 마주보는 변을 제 7 분할 변으로 정의하고, 제 4 분할 표시 영역(A4)의 변들 중 제 4 분할 변과 마주보는 변을 제 8 분할 변으로 정의할 때, 제 3 변은 제 5 내지 제 8 분할 변을 포함한다.
제 1 출력 리페어 라인(OL1)의 일부는 제 3 변과 제 4 변 사이의 비표시 영역(301b)에 위치한다. 예를 들어, 제 1 출력 리페어 라인(OL1)의 일부는 제 5 분할 변과 제 4 변 사이에 위치한다. 제 1 출력 리페어 라인(OL1)의 다른 일부는 제 5 변과 제 7 변 사이의 비표시 영역(301b)에 위치한다.
제 2 출력 리페어 라인(OL2)의 일부는 제 3 변과 제 4 변 사이의 비표시 영역(301b)에 위치한다. 예를 들어, 제 2 출력 리페어 라인(OL2)의 일부는 제 5 분할 변과 제 4 변 사이에 위치하고, 또한 제 6 분할 변과 제 4 변 사이에 위치한다. 제 2 출력 리페어 라인(OL2)의 다른 일부는 제 5 변과 제 7 변 사이의 비표시 영역(301b)에 위치한다.
제 3 출력 리페어 라인(OL3)의 일부는 제 3 변과 제 4 변 사이의 비표시 영역(301b)에 위치한다. 예를 들어, 제 3 출력 리페어 라인(OL3)의 일부는 제 8 분할 변과 제 4 변 사이에 위치하고, 또한 제 7 분할 변과 제 4 변 사이에 위치한다. 제 3 출력 리페어 라인(OL3)의 다른 일부는 제 6 변과 제 8 변 사이의 비표시 영역(301b)에 위치한다.
제 4 출력 리페어 라인(OL4)의 일부는 제 3 변과 제 4 변 사이의 비표시 영역(301b)에 위치한다. 예를 들어, 제 4 출력 리페어 라인(OL4)의 일부는 제 8 분할 변과 제 4 변 사이에 위치한다. 제 4 출력 리페어 라인(OL4)의 다른 일부는 제 6 변과 제 8 변 사이의 비표시 영역(301b)에 위치한다.
출력 리페어 라인들(OL1 내지 OL4)은 비표시 영역(301b)에서 데이터 라인(DL)들과 교차한다.
예를 들어, 제 1 출력 리페어 라인(OL1)의 일부는 제 1 분할 표시 영역(A1)으로부터 비표시 영역(301b)으로 연장된 데이터 라인(DL)들과 교차하며, 제 2 출력 리페어 라인(OL2)의 일부는 제 2 분할 표시 영역(A2)으로부터 비표시 영역(301b)으로 연장된 데이터 라인(DL)들과 교차하며, 제 3 출력 리페어 라인(OL3)의 일부는 제 3 분할 표시 영역(A3)으로부터 비표시 영역(301b)으로 연장된 데이터 라인(DL)들과 교차하며, 그리고 제 4 출력 리페어 라인(OL4)의 일부는 제 4 분할 표시 영역(A4)으로부터 비표시 영역(301b)으로 연장된 데이터 라인(DL)들과 교차한다.
제 1 출력 리페어 라인(OL1)은 제 1 경유 라인(LL1)에 연결된다. 예를 들어, 제 1 출력 리페어 라인(OL1)의 다른 일부는 제 1 연결부(FOG1)의 전송 라인(11)을 통해 제 1 경유 라인(LL1)에 연결된다.
제 2 출력 리페어 라인(OL2)은 제 2 경유 라인(LL2)에 연결된다. 예를 들어, 제 2 출력 리페어 라인(OL2)의 다른 일부는 제 1 연결부(FOG1)의 다른 전송 라인(11`)을 통해 제 2 경유 라인(LL2)에 연결된다.
제 3 출력 리페어 라인(OL3)은 제 3 경유 라인(LL3)에 연결된다. 예를 들어, 제 3 출력 리페어 라인(OL3)의 다른 일부는 제 6 연결부(FOG6)의 다른 전송 라인(66`)을 통해 제 3 경유 라인(LL3)에 연결된다.
제 4 출력 리페어 라인(OL4)은 제 4 경유 라인(LL4)에 연결된다. 예를 들어, 제 4 출력 리페어 라인(OL4)의 다른 일부는 제 6 연결부(FOG6)의 또 다른 전송 라인(66``)을 통해 제 4 경유 라인(LL4)에 연결된다.
도 1에 도시되지 않았지만, 본 발명의 표시 장치는 복수의 게이트 라인들 및 복수의 게이트 구동 집적 회로들을 더 포함할 수 있다.
게이트 라인들은 도 1의 데이터 라인들과 교차하게 표시 영역에 배치된다. 게이트 라인들은 비표시 영역(301b)으로 연장되어 게이트 구동 집적 회로들에 연결된다.
게이트 구동 집적 회로들은 비표시 영역(301b)에 위치할 수 있다.
또한, 도시되지 않았지만, 본 발명의 표시 장치는 게이트 라인들에 연결된 게이트 링크 라인들과 교차하는 복수의 다른 입력 리페어 라인들과, 전술된 게이트 라인들과 교차하는 복수의 다른 출력 리페어 라인들을 더 포함할 수 있다.
도 5는 도 1에 도시된 어느 하나의 데이터 라인이 단선되었을 경우 이 데이터 라인을 복구하는 방법을 나타낸 도면이다.
도 5에 도시된 바와 같이, A부분에서 데이터 라인(DL)이 단선되면, 그 데이터 라인(DL)은 2개의 라인들(L1, L2)로 나누어진다. 여기서, 2개의 라인들 중 링크 라인(444)에 연결된 라인을 제 1 분할 라인(L1)으로 정의하고, 나머지 하나의 라인을 제 2 분할 라인(L2)으로 정의하자. 이 제 2 분할 라인(L2)은 제 1 출력 리페어 라인(OL1)과 교차한다.
이와 같은 단선이 발생된 경우, P1 지점에서 제 1 입력 리페어 라인(IL1)과 링크 라인(444) 간의 단락 공정이 수행된다. 이 단락 공정은 레이저(laser) 조사 장치에 의해 수행될 수 있다. 레이저 조사 장치로부터의 레이저가 P1 지점에 조사되면 제 1 입력 리페어 라인(IL1)과 링크 라인(444) 사이의 절연막이 파괴되어 제 1 입력 리페어 라인(IL1)과 링크 라인(444)이 서로 연결된다. 이에 따라 제 1 입력 리페어 라인(IL1)과 제 1 분할 라인(L1)이 서로 전기적으로 연결될 수 있다. 즉, 제 1 분할 라인(L1)은 링크 라인(444)을 통해 제 1 입력 리페어 라인(IL1)에 연결될 수 있다.
이어서, P2 지점에서 제 1 출력 리페어 라인(OL1)과 제 2 분할 라인(L2) 간의 단락 공정이 수행된다. 이 단락 공정은 전술된 바와 같은 레이저 조사 장치에 의해 수행될 수 있다. 레이저가 P2 지점에 조사되면 제 1 출력 리페어 라인(OL1)과 제 2 분할 라인(L2) 사이의 절연막이 파괴되어 제 1 출력 리페어 라인(OL1)과 제 2 분할 라인(L2)이 서로 연결된다.
이후, 제 1 증폭기(AMP1)의 단락 라인(도시되지 않음)을 자르는 절단 공정이 수행된다. 이 절단 공정은 레이저에 의해 수행될 수 있다. 레이저가 그 제 1 증폭기(AMP1)의 단락 라인을 교차하며 지나가면 그 단락 라인이 절단된다. 이 단락 라인이 절단됨에 따라, 제 1 증폭기(AMP1)의 입력 단자와 출력 단자 간의 전기적인 연결이 이루어진다. 이에 따라, 제 2 데이터 구동 집적 회로(DIC2)로부터 링크 라인(444)으로 공급된 영상 데이터 신호는 제 1 분할 라인(L1) 및 제 1 입력 리페어 라인(IL1)으로 전달될 수 있다.
제 1 입력 리페어 라인(IL1)에 인가된 영상 데이터 신호는 제 1 증폭기(AMP1)의 입력 단자에 입력된다. 제 1 증폭기(AMP1)는 이의 입력 단자에 입력된 영상 데이터 신호를 증폭하여 출력한다.
제 1 증폭기(AMP1)의 출력 단자로부터 출력된 영상 데이터 신호는 제 2 연결부(FOG2)의 전송 라인(22), 제 1 경유 라인(LL1), 제 1 연결부(FOG1)의 전송 라인(11) 및 제 1 출력 리페어 라인(OL1)을 통해 제 2 분할 라인(L2)으로 인가된다. 따라서, 제 2 분할 라인(L2)에도 제 1 분할 라인(L1)의 영상 데이터 신호와 동일한 영상 데이터 신호가 정상적으로 인가될 수 있다.
도 6은 도 1의 제 1 분할 표시 영역(A1)의 일부 및 그 주변에 위치한 구성 요소들에 대한 상세 구성도이다.
도 6에 도시된 바와 같이, 제 1 분할 표시 영역(A1)의 데이터 라인(DL)은 라인부(501), 중첩부(502) 및 패드부(503)를 포함한다. 한편, 도 6에서의 데이터 라인(DL)은 절단된 것이 아니라, 지면 부족으로 인해 그 데이터 라인(DL)의 일부가 누락되어 도시된 것이다.
데이터 라인(DL)의 중첩부(502)는 비표시 영역(301b)에서 제 1 출력 리페어 라인(OL1)과 중첩한다. 데이터 라인(DL)의 패드부(503)는 비표시 영역(301b)에서 콘택홀(60)을 통해 링크 라인(444)에 연결된다.
데이터 라인(DL)의 중첩부(502) 및 패드부(503)는 각각 이의 라인부(501)보다 더 큰 폭(선폭)을 갖는다.
링크 라인(444)은 절곡된 형상을 갖는다. 링크 라인(444)은 라인부(601), 중첩부(602), 제 1 패드부(611) 및 제 2 패드부(612)를 포함한다.
링크 라인(444)의 제 1 패드부(611)는 전술된 데이터 라인(DL)의 패드부(503)와 연결되며, 링크 라인(444)의 제 2 패드부(612)는 제 2 데이터 구동 집적 회로(DIC2)의 데이터 출력 단자(도시되지 않음)에 연결된다.
링크 라인(444)의 제 2 패드부(612)와 제 2 데이터 구동 집적 회로(DIC2)의 출력 단자 사이에 제 1 패드 전극(631) 및 제 2 패드 전극(632)이 수직적으로 위치할 수 있다. 제 2 패드 전극(632)은 제 1 패드 전극(631)과 제 2 데이터 구동 집적 회로(DIC2)의 출력 단자 사이에 위치한다.
제 1 패드 전극(631)은 게이트 절연막(311)을 관통하는 콘택홀(81)을 통해 제 2 패드부(612)에 연결된다. 제 1 패드 전극(631)은 전술된 데이터 라인(DL)과 동일한 물질로 이루어질 수 있다.
제 2 패드 전극(632)은 제 2 보호막(322), 층간 절연막(352) 및 제 1 보호막(321)을 관통하는 콘택홀(82)을 통해 제 1 패드 전극(631)에 연결된다. 제 2 패드 전극(632)은 전술된 화소 전극(PE)과 동일한 물질로 이루어질 수 있다.
링크 라인(444)의 제 2 패드부(612)는 제 1 패드 전극(631) 및 제 2 패드 전극(632)을 통해 제 2 데이터 구동 집적 회로(DIC2)의 데이터 출력 단자와 전기적으로 연결된다.
링크 라인(444)의 중첩부(602)는 제 1 입력 리페어 라인(IL1)과 중첩한다.
링크 라인(444)의 중첩부(602), 제 1 패드부(611) 및 제 2 패드부(612)는 그 링크 라인(444)의 라인부(601)보다 더 큰 폭(선폭)을 갖는다.
각 분할 표시 영역(A1 내지 A4)에 위치한 링크 라인(444)들 중 홀수 번째 링크 라인(444)의 제 2 패드부와 짝수 번째 링크 라인(444)의 제 2 패드부는 서로 다른 열에 위치할 수 있다. 예를 들어, 제 1 분할 표시 영역(A1)에 위치한 링크 라인(444)들 중 홀수 번째 링크 라인(444)들의 각 제 2 패드부는 제 1 열을 따라 위치하며, 짝수 번째 링크 라인(444)들의 각 제 2 패드부는 제 2 열을 따라 위치할 수 있다. 제 1 열에 위치한 제 2 패드부는 제 2 열에 위치한 제 2 패드부보다 입력 리페어 라인에 더 근접하게 위치한다.
제 1 입력 리페어 라인(IL1)은 제 1 라인부(701), 제 2 라인부(702), 제 1 연장부(711), 제 2 연장부(712) 및 패드부(730)를 포함한다.
제 1 라인부(701)와 제 2 라인부(702)는 서로 마주본다. 제 1 라인부(701)의 일측 단부와 제 2 라인부(702)의 일측 단부는 서로 연결된다. 제 1 라인부(701)는 링크 라인(444)에 구비된 중첩부(602)의 일부와 중첩한다. 제 2 라인부(702)는 그 링크 라인(444)에 구비된 중첩부(602)의 다른 일부와 중첩한다.
제 1 연장부(711)는 제 2 라인부(702)로부터 제 1 기판(301)의 제 1 변을 향해 수직하게 연장된다. 제 1 연장부(711), 제 1 라인부(701) 및 제 2 라인부(702)는 동일한 물질로 이루어질 수 있다. 이와 같은 경우, 제 1 연장부(711), 제 1 라인부(701) 및 제 2 라인부(702)는 일체로 이루어질 수 있다.
제 2 연장부(712)는 제 1 연장부(711)로부터 제 2 데이터 구동 집적 회로(DIC2)를 향해 연장된다. 제 2 연장부(712)는 제 1 연장부(711)와 다른 물질로 이루어질 수 있다. 제 2 연장부(712)는 제 1 연장부(711)와 서로 다른 층에 위치한다. 제 2 연장부(712)는 게이트 절연막(311)을 관통하는 콘택홀(83)을 통해 제 1 연장부(711)에 연결된다.
도시되지 않았지만, 제 2 연장부(712)는 제 1 연장부(711)와 일체로 이루어질 수 있다. 다시 말하여, 제 2 연장부(712), 제 1 연장부(711), 제 2 라인부(702) 및 제 1 라인부(701)는 동일한 물질로 이루어질 수 있다. 이와 같은 경우, 제 2 연장부(712), 제 1 연장부(711), 제 2 라인부(702) 및 제 1 라인부(701)는 일체로 이루어질 수 있다.
제 1 입력 리페어 라인(IL1)의 패드부(730)와 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자(도시되지 않음) 사이에 제 1 패드 전극(731) 및 제 2 패드 전극(732)이 수직적으로 위치할 수 있다. 제 2 패드 전극(732)은 제 1 패드 전극(731)과 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자 사이에 위치한다. 이 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자는 제 1 증폭기(AMP1)의 입력 단자이다.
제 1 패드 전극(731)은 게이트 절연막(311)을 관통하는 콘택홀(84)을 통해 패드부(730)에 연결된다. 제 1 패드 전극(731)은 전술된 데이터 라인(DL)과 동일한 물질로 이루어질 수 있다.
제 2 패드 전극(732)은 제 2 보호막(322), 층간 절연막(352) 및 제 1 보호막(321)을 관통하는 콘택홀(85)을 통해 제 1 패드 전극(731)에 연결된다. 제 2 패드 전극(732)은 전술된 화소 전극(PE)과 동일한 물질로 이루어질 수 있다.
제 1 입력 리페어 라인(IL1)의 패드부(730)는 제 1 패드 전극(731) 및 제 2 패드 전극(732)을 통해 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자와 전기적으로 연결된다.
도 7은 도 6에 도시된 구성 요소들 및 더미 라인의 일부를 나타낸 도면이고, 도 8은 도 7의 I-I`의 선을 따라 자른 단면도이고, 그리고 도 9는 도 7의 II-II`의 선을 따라 자른 단면도이다.
도 7 내지 도 9에 도시된 바와 같이, 더미 라인(888)은 제 1 입력 리페어 라인(IL1) 및 제 1 출력 리페어 라인(OL1)과 중첩한다. 도시되지 않았지만, 더미 라인(888)은 모든 입력 리페어 라인들(IL1 내지 IL4) 및 모든 출력 리페어 라인들(OL1 내지 OL4)과 중첩할 수 있다.
더미 라인(888)은 제 1 더미 라인(881) 및 제 2 더미 라인(882)을 포함할 수 있는 바, 제 1 더미 라인(881)은 제 1 입력 리페어 라인(IL1)과 중첩하며, 제 2 더미 라인(882)은 제 1 출력 리페어 라인(OL1)과 중첩한다. 도시되지 않았지만, 제 1 더미 라인(881)은 모든 입력 리페어 라인들(IL1 내지 IL4)과 중첩하며, 제 2 더미 라인(882)는 모든 출력 리페어 라인들(OL1 내지 OL4)과 중첩할 수 있다.
제 1 더미 라인(881)은 제 1 입력 리페어 라인(IL1)의 전체를 중첩한다. 도 7에 도시된 바와 같은 평면적인 관점에서 제 1 더미 라인(881)은 제 1 입력 리페어 라인(IL1)보다 더 큰 면적을 가질 수 있다. 도시되지 않았지만, 도 7과 같은 평면적인 관점에서 제 1 더미 라인(881)은 제 1 입력 리페어 라인(IL1)과 동일한 면적을 가질 수 있다.
제 1 더미 라인(881)은 제 1 입력 리페어 라인(IL1)과 동일한 형상을 가질 수 있다.
도시되지 않았지만, 본 발명의 표시 장치는, 제 2 내지 제 4 입력 리페어 라인들(IL2 내지 IL4) 각각의 전체를 중첩하는 다른 3개의 제 1 더미 라인(881)들을 더 포함할 수 있다.
제 2 더미 라인(882)은 제 1 출력 리페어 라인(OL1)의 전체를 중첩한다. 도 7에 도시된 바와 같은 평면적인 관점에서 제 2 더미 라인(882)은 제 1 출력 리페어 라인(OL1)보다 더 큰 면적을 가질 수 있다. 도시되지 않았지만, 도 7과 같은 평면적인 관점에서 제 2 더미 라인(882)은 제 1 출력 리페어 라인(OL1)과 동일한 면적을 가질 수 있다.
제 2 더미 라인(882)은 제 1 출력 리페어 라인(OL1)과 동일한 형상을 가질 수 있다.
도시되지 않았지만, 본 발명의 표시 장치는, 제 2 내지 제 4 출력 리페어 라인들(OL2 내지 OL4) 각각의 전체를 중첩하는 다른 3개의 제 2 더미 라인(882)들을 더 포함할 수 있다.
도 8 및 도 9를 참조로, 수직적인 관점에서 데이터 라인, 링크 라인(444), 제 1 입력 리페어 라인(IL1) 및 제 1 더미 라인(881) 간의 관계를 설명하면 다음과 같다.
링크 라인(444), 제 1 입력 리페어 라인(IL1)의 제 2 연장부(712) 및 제 1 출력 리페어 라인(OL1)은 제 1 기판(301) 상에 위치한다.
링크 라인(444), 제 1 입력 리페어 라인(IL1)의 제 2 연장부(712) 및 제 1 출력 리페어 라인(OL1)은 각각 전술된 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 링크 라인(444), 제 1 입력 리페어 라인(IL1)의 제 2 연장부(712), 제 1 출력 리페어 라인(OL1) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은 링크 라인(444), 제 1 입력 리페어 라인(IL1)의 제 2 연장부(712) 및 제 1 출력 리페어 라인(OL1) 상에 위치한다.
데이터 라인(DL), 제 1 입력 리페어 라인(IL1)의 제 1 라인부(701), 제 1 입력 리페어 라인(IL1)의 제 2 라인부(702) 및 제 1 입력 리페어 라인(IL1)의 제 1 연장부(711)는 게이트 절연막(311) 상에 위치한다.
데이터 라인(DL)은 게이트 절연막(311)의 콘택홀(60)을 통해 링크 라인(444)의 제 1 패드부(611)에 연결된다.
제 1 입력 리페어 라인(IL1)의 제 1 연장부(711)는 게이트 절연막(311)의 다른 콘택홀(83)을 통해 제 1 입력 리페어 라인(IL1)의 제 2 연장부(712)에 연결된다.
제 1 입력 리페어 라인(IL1)의 제 1 라인부(701), 제 1 입력 리페어 라인(IL1)의 제 2 라인부(702) 및 제 1 입력 리페어 라인(IL1)의 제 1 연장부(711)는 각각 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 입력 리페어 라인(IL1)의 제 1 라인부(701), 제 1 입력 리페어 라인(IL1)의 제 2 라인부(702), 제 1 입력 리페어 라인(IL1)의 제 1 연장부(711) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 보호막(321)은 데이터 라인(DL), 제 1 입력 리페어 라인(IL1)의 제 1 라인부(701), 제 1 입력 리페어 라인(IL1)의 제 2 라인부(702) 및 제 1 입력 리페어 라인(IL1)의 제 1 연장부(711) 상에 위치한다.
층간 절연막(352)은 제 1 보호막(321) 상에 위치한다.
제 1 더미 라인(881) 및 제 2 더미 라인(882)은 층간 절연막(352) 상에 위치한다.
제 1 더미 라인(881) 및 제 2 더미 라인(882)은 각각 전술된 공통 라인(383)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 더미 라인(881), 제 2 더미 라인(882) 및 공통 라인(383)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 보호막(322)은 제 1 더미 라인(881) 및 제 2 더미 라인(882) 상에 위치한다.
도 10은 도 7의 I-I`의 선을 따라 자른 다른 단면도이고, 그리고 도 11은 도 7의 II-II`의 선을 따라 자른 다른 단면도이다.
도 10에 도시된 바와 같이, 층간 절연막(352)은 제 1 더미 라인(881)에 대응되는 부분에 제 1 홀(10)을 가질 수 있다. 제 1 더미 라인(881)은 층간 절연막(352)의 제 1 홀(10) 내에 위치한다. 이에 따라 제 1 더미 라인(881)은 제 1 보호막(321)과 접촉한다. 제 1 더미 라인(881)은 제 1 보호막(321)과 제 2 보호막(322) 사이에 위치한다.
도 10의 제 1 더미 라인(881)은 도 8의 제 1 더미 라인(881)보다 제 1 입력 리페어 라인(IL1)에 더 근접하게 위치한다.
한편, 도시되지 않았지만, 층간 절연막(352)은 제 1 더미 라인(881), 제 1 입력 리페어 라인(IL1) 및 링크 라인(444)의 중첩 영역에서만 선택적으로 제 1 홀(10)을 가질 수 있다.
도 11에 도시된 바와 같이, 층간 절연막(352)은 제 2 더미 라인(882)에 대응되는 부분에 제 2 홀(20)을 가질 수 있다. 제 2 더미 라인(882)은 층간 절연막(352)의 제 2 홀(20) 내에 위치한다. 이에 따라 제 2 더미 라인(882)은 제 1 보호막(321)과 접촉한다. 제 2 더미 라인(882)은 제 1 보호막(321)과 제 2 보호막(322) 사이에 위치한다.
도 11의 제 2 더미 라인(882)은 도 9의 제 2 더미 라인(882)보다 제 1 출력 리페어 라인(OL1)에 더 근접하게 위치한다.
한편, 도시되지 않았지만, 층간 절연막(352)은 제 2 더미 라인(882), 제 1 출력 리페어 라인(OL1) 및 데이터 라인(DL)의 중첩 영역에서만 선택적으로 제 2 홀(20)을 가질 수 있다.
더미 라인은 데이터 라인의 리페어 공정시 리페어 라인에 접촉될 수 있다. 이에 따라 리페어 라인의 저항이 감소될 수 있다. 따라서, 예를 들어, 제 1 분할 라인의 영상 데이터 신호가 거의 왜곡 없이 제 2 분할 라인으로 전달될 수 있다.
도 12는 도 8과 같은 구조의 제 1 더미 라인(881)을 이용한 리페어 공정을 설명하기 위한 도면이다.
도 12에 도시된 바와 같이, 레이저 조사 장치로부터의 레이저는 제 1 기판(301)의 하부에서 화살표(1200) 방향으로 조사된다. 그 레이저는 제 1 기판(301)을 통과하여 링크 라인(444)의 중첩부(602), 게이트 절연막(311), 제 1 입력 리페어 라인(IL1), 제 1 보호막(321), 층간 절연막(352) 및 제 1 더미 라인(881)에 조사된다. 이에 따라, 링크 라인(444)의 중첩부(602), 제 1 입력 리페어 라인(IL1) 및 제 1 더미 라인(881)이 중첩하는 영역에서 게이트 절연막(311), 제 1 보호막(321) 및 층간 절연막(352)이 손상된다. 또한, 그 중첩 영역에서 링크 라인(444)의 중첩부(602), 제 1 입력 리페어 라인(IL1) 및 제 1 더미 라인(881)이 용융되면서 이들이 서로 접촉한다. 즉, 그 중첩 영역에서 링크 라인(444)의 중첩부(602), 제 1 입력 리페어 라인(IL1) 및 제 1 더미 라인(881)이 전기적으로 연결된다. 제 1 더미 라인(881)이 제 1 입력 리페어 라인(IL1)에 연결됨에 따라 제 1 입력 리페어 라인(IL1)의 저항이 줄어들 수 있다.
도시되지 않았지만, 도 9와 같은 구조의 제 2 더미 라인(882) 역시 레이저 조사에 의해 제 1 출력 리페어 라인(OL1) 및 데이터 라인(DL)에 연결될 수 있다. 제 2 더미 라인(882)이 제 1 출력 리페어 라인(OL1)에 연결됨에 따라 제 1 출력 리페어 라인(OL1)의 저항이 줄어들 수 있다.
도 13은 도 11과 같은 구조의 제 2 더미 라인(882)을 이용한 리페어 공정을 설명하기 위한 도면이다.
도 13에 도시된 바와 같이, 레이저 조사 장치로부터의 레이저는 제 1 기판(301)의 하부에서 화살표(1300) 방향으로 조사된다. 그 레이저는 제 1 기판(301)을 통과하여 제 1 출력 리페어 라인(OL1), 게이트 절연막(311), 데이터 라인(DL), 제 1 보호막(321) 및 제 2 더미 라인(882)에 조사된다. 이에 따라, 제 1 출력 리페어 라인(OL1), 데이터 라인(DL) 및 제 2 더미 라인(882)이 중첩하는 영역에서 게이트 절연막(311) 및 제 1 보호막(321)이 손상된다. 또한, 그 중첩 영역에서 제 1 출력 리페어 라인(OL1), 데이터 라인(DL) 및 제 2 더미 라인(882)이 용융되면서 이들이 서로 접촉한다. 즉, 그 중첩 영역에서 제 1 출력 리페어 라인(OL1), 데이터 라인(DL) 및 제 2 더미 라인(882)이 전기적으로 연결된다. 제 2 더미 라인(882)이 데이터 라인(DL)을 통해 제 1 출력 리페어 라인(OL1)에 연결됨에 따라 제 1 출력 리페어 라인(OL1)의 저항이 줄어들 수 있다.
도 14는 본 발명의 다른 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 다른 실시예에 따른 표시 장치는, 도 14에 도시된 바와 같이, 제 1 기판(301), 복수의 데이터 구동 집적 회로들(DIC1 내지 DIC6), 복수의 연결부들(FOG1 내지 FOG6), 복수의 입력 리페어 라인들(IL1 내지 IL4), 복수의 출력 리페어 라인들(OL1 내지 OL4), 복수의 경유 라인들(LL1 내지 LL4), 복수의 데이터 라인(DL)들, 복수의 증폭기들(AMP1 내지 AMP4) 및 인쇄 회로 기판(PCB)을 포함한다.
제 1 기판(301)의 변들 중 연결부들(FOG1 내지 FOG6)과 중첩하는 한 변을 제 1 변으로 정의하고, 표시 영역(301a)의 변들 중 그 제 1 변과 마주보는 변을 제 2 변으로 정의할 때, 입력 리페어 라인들(IL1 내지 IL4)은 전술된 제 1 변과 제 2 변 사이의 비표시 영역(301b)에 위치할 수 있다.
제 2 변은 제 1 분할 표시 영역(A1)의 한 변, 제 2 분할 표시 영역(A2)의 한 변, 제 3 분할 표시 영역(A3)의 한 변 및 제 4 분할 표시 영역(A4)의 한 변을 포함한다. 예를 들어, 제 1 분할 표시 영역(A1)의 변들 중 제 1 변과 마주보는 변을 제 1 분할 변으로 정의하고, 제 2 분할 표시 영역(A2)의 변들 중 제 1 변과 마주보는 변을 제 2 분할 변으로 정의하고, 제 3 분할 표시 영역(A3)의 변들 중 제 1 변과 마주보는 변을 제 3 분할 변으로 정의하고, 제 4 분할 표시 영역(A4)의 변들 중 제 1 변과 마주보는 변을 제 4 분할 변으로 정의할 때, 제 2 변은 제 1 내지 제 4 분할 변을 포함한다.
제 1 입력 리페어 라인(IL1)은 제 1 변과 제 1 분할 변 사이에 위치하며, 제 2 입력 리페어 라인(IL2)은 제 1 변과 제 2 분할 변 사이에 위치하며, 제 3 입력 리페어 라인(IL3)은 제 1 변과 제 3 분할 변 사이에 위치하며, 그리고 제 4 입력 리페어 라인(IL4)은 제 1 변과 제 4 분할 변 사이에 위치한다.
수직적인 관점에서, 제 1 입력 리페어 라인(IL1)의 일부는 제 1 데이터 구동 집적 회로(DIC1)와 제 1 기판(301) 사이에 위치하며, 또한, 제 2 데이터 구동 집적 회로(DIC2)와 제 1 기판(301) 사이에 위치한다.
수직적인 관점에서, 제 2 입력 리페어 라인(IL2)은 제 3 데이터 구동 집적 회로(DIC3)와 제 1 기판(301) 사이에 위치한다.
수직적인 관점에서, 제 3 입력 리페어 라인(IL3)의 일부는 제 4 데이터 구동 집적 회로(DIC4)와 제 1 기판(301) 사이에 위치하며, 또한, 제 5 데이터 구동 집적 회로(DIC5)와 제 1 기판(301) 사이에 위치한다.
수직적인 관점에서, 제 4 입력 리페어 라인(IL4)은 제 6 데이터 구동 집적 회로(DIC6)와 제 1 기판(301) 사이에 위치한다.
입력 리페어 라인들(IL1 내지 IL4)은 전술된 제 1 변과 제 2 변 사이의 비표시 영역(301b)에서 링크 라인(444)들과 교차한다.
제 1 분할 표시 영역(A1)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 1 링크 라인으로 정의하고, 제 2 분할 표시 영역(A2)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 2 링크 라인으로 정의하고, 제 3 분할 표시 영역(A3)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 3 링크 라인으로 정의하고, 그리고 제 4 분할 표시 영역(A4)의 데이터 라인(DL)들에 연결된 링크 라인(444)들 각각을 제 4 링크 라인으로 정의하자.
제 1 입력 리페어 라인(IL1)은 제 1 링크 라인(444)들과 교차하며, 제 2 입력 리페어 라인(IL2)은 제 2 링크 라인(444)들과 교차하며, 제 3 입력 리페어 라인(IL3)은 제 3 링크 라인(444)들과 교차하며, 그리고 제 4 입력 리페어 라인(IL4)은 제 4 링크 라인(444)들과 교차한다.
각 입력 리페어 라인(IL1 내지 IL4)은 서로 전기적으로 분리된다.
수직적인 관점에서, 제 1 입력 리페어 라인(IL1)의 일부는 제 1 데이터 구동 집적 회로(DIC1)의 출력 단자와 제 1 기판(301)의 제 1 링크 라인(444) 사이에 위치하며, 또한, 제 2 데이터 구동 집적 회로(DIC2)의 출력 단자와 제 1 기판(301)의 제 1 링크 라인(444) 사이에 위치한다.
수직적인 관점에서, 제 2 입력 리페어 라인(IL2)은 제 3 데이터 구동 집적 회로(DIC3)의 출력 단자와 제 1 기판(301)의 제 2 링크 라인(444) 사이에 위치한다.
수직적인 관점에서, 제 3 입력 리페어 라인(IL3)의 일부는 제 4 데이터 구동 집적 회로(DIC4)의 출력 단자와 제 1 기판(301)의 제 3 링크 라인(444) 사이에 위치하며, 또한, 제 5 데이터 구동 집적 회로(DIC5)의 출력 단자와 제 1 기판(301)의 제 3 링크 라인(444) 사이에 위치한다.
수직적인 관점에서, 제 4 입력 리페어 라인(IL4)은 제 6 데이터 구동 집적 회로(DIC6)의 출력 단자와 제 1 기판(301)의 제 4 링크 라인(444) 사이에 위치한다.
이와 같이 입력 리페어 라인의 적어도 일부가 데이터 구동 집적 회로의 출력 단자와 링크 라인 사이에 위치함에 따라 제 1 기판(301)에서의 입력 리페어 라인의 점유 면적이 줄어들 수 있다. 따라서, 제 1 기판(301)의 사이즈가 줄어들 수 있다.
도 14의 복수의 데이터 구동 집적 회로들(DIC1 내지 DIC6), 복수의 연결부들(FOG1 내지 FOG6), 복수의 입력 리페어 라인들(IL1 내지 IL4), 복수의 출력 리페어 라인들(OL1 내지 OL4), 복수의 경유 라인들(LL1 내지 LL4), 복수의 데이터 라인(DL)들, 복수의 증폭기들(AMP1 내지 AMP4) 및 인쇄 회로 기판(PCB)은 전술된 도 1의 그것들과 동일하므로, 이들에 대한 설명은 도 1 및 이에 관련된 기재를 참조한다.
도 14에 도시되지 않았지만, 본 발명의 표시 장치는 복수의 게이트 라인들 및 복수의 게이트 구동 집적 회로들을 더 포함할 수 있다.
게이트 라인들은 도 14의 데이터 라인들과 교차하게 표시 영역에 배치된다. 게이트 라인들은 비표시 영역(301b)으로 연장되어 게이트 구동 집적 회로들에 연결된다.
게이트 구동 집적 회로들은 비표시 영역(301b)에 위치할 수 있다.
또한, 도시되지 않았지만, 본 발명의 표시 장치는 게이트 라인들에 연결된 게이트 링크 라인들과 교차하는 복수의 다른 입력 리페어 라인들과, 전술된 게이트 라인들과 교차하는 복수의 다른 출력 리페어 라인들을 더 포함할 수 있다. 이때, 이 입력 리페어 라인의 적어도 일부는 게이트 링크 라인과 게이트 구동 집적 회로 사이에 위치할 수 있다.
도 15는 도 1의 제 1 분할 표시 영역(A1)의 일부 및 그 주변에 위치한 구성 요소들에 대한 상세 구성도이다.
도 15의 데이터 라인(DL), 제 1 출력 리페어 라인(OL1)은 전술된 도 6의 그것과 동일하므로, 이에 대한 설명은 도 6 및 이에 관련된 기재를 참조한다. 한편, 도 15에서의 데이터 라인(DL)은 절단된 것이 아니라, 지면 부족으로 인해 그 데이터 라인(DL)의 일부가 누락되어 도시된 것이다.
도 15의 링크 라인(444)은 절곡된 형상을 갖는다. 링크 라인(444)은 라인부(601), 제 1 패드부(611) 및 제 2 패드부(612)를 포함한다.
링크 라인(444)의 제 1 패드부(611)는 전술된 데이터 라인(DL)의 패드부(503)와 연결되며, 링크 라인(444)의 제 2 패드부(612)는 제 2 데이터 구동 집적 회로(DIC2)의 데이터 출력 단자(도시되지 않음)에 연결된다.
링크 라인(444)의 제 2 패드부(612)와 제 2 데이터 구동 집적 회로(DIC2)의 출력 단자 사이에 제 1 패드 전극(631) 및 제 2 패드 전극(632)이 수직적으로 위치할 수 있다. 제 2 패드 전극(632)은 제 1 패드 전극(631)과 제 2 데이터 구동 집적 회로(DIC2)의 출력 단자 사이에 위치한다.
제 1 패드 전극(631)은 게이트 절연막(311)을 관통하는 콘택홀(81)을 통해 제 2 패드부(612)에 연결된다. 제 1 패드 전극(631)은 전술된 데이터 라인(DL)과 동일한 물질로 이루어질 수 있다.
제 2 패드 전극(632)은 제 2 보호막(322), 층간 절연막(352) 및 제 1 보호막(321)을 관통하는 콘택홀(82)을 통해 제 1 패드 전극(631)에 연결된다. 제 2 패드 전극(632)은 전술된 화소 전극(PE)과 동일한 물질로 이루어질 수 있다.
링크 라인(444)의 제 2 패드부(612)는 제 1 패드 전극(631) 및 제 2 패드 전극(632)을 통해 제 2 데이터 구동 집적 회로(DIC2)의 데이터 출력 단자와 전기적으로 연결된다.
링크 라인(444)의 제 1 패드부(611) 및 제 2 패드부(612)는 그 링크 라인(444)의 라인부(601)보다 더 큰 폭(선폭)을 갖는다.
각 분할 표시 영역(A1 내지 A4)에 위치한 링크 라인(444)들 중 홀수 번째 링크 라인(444)의 제 2 패드부와 짝수 번째 링크 라인(444)의 제 2 패드부는 서로 다른 열에 위치할 수 있다. 예를 들어, 제 1 분할 표시 영역(A1)에 위치한 링크 라인(444)들 중 홀수 번째 링크 라인(444)들의 각 제 2 패드부는 제 1 열을 따라 위치하며, 짝수 번째 링크 라인(444)들의 각 제 2 패드부는 제 2 열을 따라 위치할 수 있다. 제 1 열에 위치한 제 2 패드부는 제 2 열에 위치한 제 2 패드부보다 입력 리페어 라인에 더 근접하게 위치한다.
도 15의 제 1 입력 리페어 라인(IL1)은 제 1 라인부(701) 및 제 2 라인부(702)를 포함한다.
제 1 라인부(701)와 제 2 라인부(702)는 서로 마주본다. 제 1 라인부(701)의 일측 단부와 제 2 라인부(702)의 일측 단부는 서로 연결된다.
제 1 라인부(701)와 제 2 라인부(702)는 링크 라인(444)들의 제 2 패드부들 중 서로 다른 제 2 패드부들을 중첩한다. 예를 들어, 제 1 라인부(701)는 링크 라인(444)들 중 홀수 번째 링크 라인(444)의 제 2 패드부와 중첩하며, 제 2 라인부는 링크 라인(444)들 중 짝수 번째 링크 라인(444)의 제 2 패드부와 중첩할 수 있다. 이와 같은 경우, 제 1 라인부는 짝수 번째 링크 라인(444)의 라인부와 더 중첩한다.
제 1 라인부(701)는 홀수 번째 링크 라인(444)의 제 2 패드부와 제 2 데이터 구동 집적 회로(DIC2) 사이에 위치하며, 제 2 라인부(702)는 짝수 번째 링크 라인(444)의 제 2 패드부와 제 2 데이터 구동 집적 회로(DIC2) 사이에 위치할 수 있다.
제 1 라인부(701) 및 제 2 라인부(702)는 동일한 물질로 이루어질 수 있다. 이와 같은 경우, 제 1 라인부(701) 및 제 2 라인부(702)는 일체로 이루어질 수 있다.
제 1 라인부(701)의 일부는 콘택홀들(94, 95, 96)을 통해 패드부(830)에 연결된다. 패드부(830)와 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자 사이에 제 1 패드 전극(831) 및 제 2 패드 전극(832)이 수직적으로 위치할 수 있다. 제 2 패드 전극(832)은 제 1 패드 전극(831)과 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자(도시되지 않음) 사이에 위치한다. 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자는 제 1 증폭기(AMP1)의 입력 단자이다.
제 1 라인부(701)는 패드부(830), 제 1 패드 전극(831) 및 제 2 패드 전극(832)을 통해 제 2 데이터 구동 집적 회로(DIC2)의 입력 단자와 전기적으로 연결된다. 이에 따라, 제 1 입력 리페어 라인(IL1)은 제 1 증폭기(AMP1)의 입력 단자와 전기적으로 연결될 수 있다.
도 16은 도 15의 I-I`의 선을 따라 자른 단면도이다.
패드부(830)는 제 1 기판(301) 상에 위치한다.
패드부(830)는 전술된 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 패드부(830) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은 패드부(830) 상에 위치한다.
제 1 패드 전극(831)은 게이트 절연막(311) 상에 위치한다. 제 1 패드 전극(831)은 게이트 절연막(311)의 콘택홀(94)을 통해 패드부(830)에 연결된다.
제 1 패드 전극(831)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 패드 전극(831) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 보호막(321)은 제 1 패드 전극(831) 상에 위치한다.
층간 절연막(352)은 제 1 보호막(321) 상에 위치한다.
제 1 입력 리페어 라인(IL1)은 층간 절연막(352) 상에 위치한다.
제 1 입력 리페어 라인(IL1)은 전술된 공통 라인(383)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 입력 리페어 라인(IL1) 및 공통 라인(383)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 보호막(322)은 제 1 입력 리페어 라인(IL1) 상에 위치한다.
제 2 패드 전극(832)은 제 2 보호막(322) 상에 위치한다. 제 2 패드 전극(832)은 제 2 보호막(322), 층간 절연막(352) 및 제 1 보호막(321)을 관통하는 콘택홀(95)을 통해 제 1 패드 전극(831)에 연결되고, 제 2 보호막(322)을 관통하는 다른 콘택홀(96)을 통해 제 1 입력 리페어 라인(IL1)에 연결된다.
도 17은 도 15의 I-I`의 선을 따라 자른 다른 단면도이다.
도 17에 도시된 바와 같이, 층간 절연막(352)은 제 1 입력 리페어 라인(IL1)과 패드부(830)의 중첩 영역에서 홀(99)을 가질 수 있다. 제 1 입력 리페어 라인(IL1)은 층간 절연막(352)의 홀(99) 내에 위치한다. 이에 따라 제 1 입력 리페어 라인(IL1)은 제 1 보호막(321)과 접촉한다. 제 1 입력 리페어 라인(IL1)은 제 1 보호막(321)과 제 2 보호막(322) 사이에 위치한다.
도 17의 제 1 입력 리페어 라인(IL1)은 도 16의 제 1 입력 리페어 라인(IL1)보다 제 1 기판(301)에 더 근접하게 위치한다.
도 18은 도 15의 II-II`의 선을 따라 자른 단면도이다.
링크 라인(444)의 제 2 패드부(612)는 제 1 기판(301) 상에 위치한다.
제 2 패드부(612)는 전술된 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 2 패드부(612) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은 제 2 패드부(612) 상에 위치한다.
제 1 패드 전극(631)은 게이트 절연막(311) 상에 위치한다. 제 1 패드 전극(631)은 게이트 절연막(311)의 콘택홀(81)을 통해 제 2 패드부(612)에 연결된다.
제 1 패드 전극(631)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 패드 전극(631) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 보호막(321)은 제 1 패드 전극(631) 상에 위치한다.
층간 절연막(352)은 제 1 보호막(321) 상에 위치한다.
제 1 입력 리페어 라인(IL1)은 층간 절연막(352) 상에 위치한다.
제 1 입력 리페어 라인(IL1)은 전술된 공통 라인(383)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 제 1 입력 리페어 라인(IL1) 및 공통 라인(383)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 보호막(322)은 제 1 입력 리페어 라인(IL1) 상에 위치한다.
제 2 패드 전극(632)은 제 2 보호막(322) 상에 위치한다. 제 2 패드 전극(632)은 제 2 보호막(322), 층간 절연막(352) 및 제 1 보호막(321)을 관통하는 콘택홀(82)을 통해 제 1 패드 전극(631)에 연결된다. 도시되지 않았지만, 제 2 패드 전극(632)은 제 2 데이터 구동 집적 회로(DIC2)의 데이터 출력 단자에 연결된다.
도 19는 도 15의 II-II`의 선을 따라 자른 다른 단면도이다.
도 19에 도시된 바와 같이, 층간 절연막(352)은 제 1 입력 리페어 라인(IL1)과 제 2 패드부(612)의 중첩 영역에서 홀(19)을 가질 수 있다. 제 1 입력 리페어 라인(IL1)는 층간 절연막(352)의 홀(19) 내에 위치한다. 이에 따라 제 1 입력 리페어 라인(IL1)은 제 1 보호막(321)과 접촉한다. 제 1 입력 리페어 라인(IL1)은 제 1 보호막(321)과 제 2 보호막(322) 사이에 위치한다.
도 19의 제 1 입력 리페어 라인(IL1)은 도 18의 제 1 입력 리페어 라인(IL1)보다 제 1 기판(301)에 더 근접하게 위치한다.
도 20은 도 19와 같은 구조의 제 1 입력 리페어 라인(IL1)을 이용한 리페어 공정을 설명하기 위한 도면이다.
도 20에 도시된 바와 같이, 레이저 조사 장치로부터의 레이저는 제 1 기판(301)의 하부에서 화살표(2000) 방향으로 조사된다. 그 레이저는 제 1 기판(301)을 통과하여 링크 라인(444)의 제 2 패드부(612), 게이트 절연막(311), 제 1 패드 전극(631), 제 1 보호막(321) 및 제 1 입력 리페어 라인(IL1)에 조사된다. 이에 따라, 제 2 패드부(612), 제 1 패드 전극(631) 및 제 1 입력 리페어 라인(IL1)이 중첩하는 영역에서 게이트 절연막(311) 및 제 1 보호막(321)이 손상된다. 또한, 그 중첩 영역에서 제 2 패드부(612), 제 1 패드 전극(631) 및 제 1 입력 리페어 라인(IL1)이 용융되면서 이들이 서로 접촉한다. 즉, 그 중첩 영역에서 제 2 패드부(612), 제 1 패드 전극(631) 및 제 1 입력 리페어 라인(IL1)이 전기적으로 연결된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
301: 제 1 기판 301a: 표시 영역
301b: 비표시 영역 DL: 데이터 라인
A1 내지 A4: 제 1 내지 제 4 분할 표시 영역
DIC1 내지 DIC6: 제 1 내지 제 6 데이터 구동 집적 회로
IL1 내지 IL4: 제 1 내지 제 4 입력 리페어 라인
OL1 내지 OL4: 제 1 내지 제 4 출력 리페어 라인
LL1 내지 LL4: 제 1 내지 제 4 경유 라인
AMP1 내지 AMP4: 제 1 내지 제 4 증폭기
FOG1 내지 FOG6: 제 1 내지 제 6 연결부
444: 링크 라인
11, 11`, 22, 33, 55, 66, 66`, 66``: 전송 라인

Claims (20)

  1. 서로 이격되어 위치한 제 1 및 제 2 기판;
    상기 제 1 기판 상의 게이트 라인 및 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인 중 어느 하나의 라인에 연결된 링크 라인;
    상기 링크 라인에 연결된 구동 집적 회로;
    상기 제 1 기판의 비표시 영역에 위치하며, 상기 비표시 영역에서 상기 어느 하나의 라인 및 상기 링크 라인과 중첩하는 리페어 라인; 및
    상기 리페어 라인과 동일한 형상을 가지며, 상기 리페어 라인과 중첩하는 더미 라인을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 리페어 라인은,
    상기 링크 라인과 중첩하는 제 1 리페어 라인; 및
    상기 어느 하나의 라인과 중첩하는 제 2 리페어 라인을 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 더미 라인은,
    상기 제 1 리페어 라인과 동일한 형상을 가지며, 상기 제 1 리페어 라인과 중첩하는 제 1 더미 라인; 및
    상기 제 2 리페어 라인과 동일한 형상을 가지며, 상기 제 2 리페어 라인과 중첩하는 제 2 더미 라인을 포함하는 표시 장치.
  4. 제 2 항에 있어서,
    상기 제 1 리페어 라인과 상기 제 2 리페어 라인이 서로 다른 층 상에 위치한 표시 장치.
  5. 제 2 항에 있어서,
    상기 제 1 리페어 라인과 상기 어느 하나의 라인이 동일한 층 상에 위치하는 표시 장치.
  6. 제 2 항에 있어서,
    경유 라인을 통해 상기 제 1 리페어 라인에 연결된 입력 단자 및 상기 경유 라인을 통해 상기 제 2 리페어 라인에 연결된 출력 단자를 포함하는 증폭기를 더 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 1 리페어 라인은,
    상기 링크 라인과 중첩하는 적어도 하나의 라인부;
    상기 라인부로부터 제 1 기판의 가장자리를 향해 연장된 제 1 연장부;
    제 1 연장부로부터 구동 집적 회로를 향해 연장된 제 2 연장부; 및
    상기 제 2 연장부와 상기 증폭기의 입력 단자를 연결하는 패드부를 포함하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 라인부와 제 1 연장부는 동일한 층 상에 위치하며;
    상기 제 2 연장부와 상기 패드부는 동일한 층 상에 위치하며;
    상기 라인부와 제 2 연장부는 서로 다른 층 상에 위치한 표시 장치.
  9. 제 1 항에 있어서,
    상기 리페어 라인은 상기 제 1 기판과 상기 더미 라인 사이에 위치한 표시 장치.
  10. 제 1 항에 있어서,
    상기 리페어 라인과 상기 더미 라인 사이의 제 1 절연막; 및
    상기 제 1 절연막과 상기 더미 라인 사이의 제 2 절연막을 더 포함하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 리페어 라인 상의 제 1 절연막; 및
    상기 제 1 절연막 상에 위치하며, 상기 더미 라인에 대응되게 위치한 홀을 갖는 제 2 절연막을 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 홀은 상기 어느 하나의 라인, 상기 리페어 라인 및 상기 더미 라인의 중첩 영역에 위치한 표시 장치.
  13. 제 11 항에 있어서,
    상기 홀은 상기 링크 라인, 상기 리페어 라인 및 상기 더미 라인의 중첩 영역에 위치한 표시 장치.
  14. 제 2 항에 있어서,
    상기 제 1 리페어 라인의 일부는 상기 제 1 기판의 표시 영역과 상기 구동 집적 회로 사이에 위치한 표시 장치.
  15. 제 1 항에 있어서,
    상기 제 1 기판의 표시 영역에 위치하며, 상기 게이트 라인 및 데이터 라인에 연결된 스위칭 소자;
    상기 스위칭 소자 상의 제 1 보호막;
    상기 제 1 보호막 상의 층간 절연막;
    상기 층간 절연막 상의 공통 전극;
    상기 공통 전극 상의 공통 라인;
    상기 공통 라인 및 상기 공통 전극 상의 제 2 보호막;
    상기 제 2 보호막, 상기 층간 절연막 및 상기 제 1 보호막을 관통하는 콘택홀을 통해 상기 스위칭 소자에 연결된 화소 전극을 더 포함하는 표시 장치.
  16. 제 13 항에 있어서,
    상기 공통 라인과 상기 더미 라인은 동일한 층 상에 위치한 표시 장치.
  17. 제 16 항에 있어서,
    상기 공통 라인과 상기 더미 라인은 동일한 물질로 이루어진 표시 장치.
  18. 서로 이격되어 위치한 제 1 및 제 2 기판;
    상기 제 1 기판 상의 게이트 라인 및 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인 중 어느 하나의 라인에 연결된 링크 라인;
    상기 링크 라인에 연결된 구동 집적 회로; 및
    상기 제 1 기판의 비표시 영역에 위치하며, 상기 비표시 영역에서 상기 어느 하나의 라인 및 상기 링크 라인과 중첩하는 리페어 라인을 포함하며;
    상기 리페어 라인의 일부는 상기 구동 집적 회로와 상기 링크 라인 사이에 위치한 표시 장치.
  19. 제 1 항에 있어서,
    상기 리페어 라인은,
    상기 링크 라인과 중첩하는 제 1 리페어 라인; 및
    상기 어느 하나의 라인과 중첩하는 제 2 리페어 라인 포함하는 표시 장치.
  20. 제 2 항에 있어서,
    상기 제 1 리페어 라인의 일부는 상기 구동 집적 회로의 출력 단자와 상기 링크 라인의 패드부 사이에 위치한 표시 장치.






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