KR20100088017A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 가지는 절연 기판, 표시 영역에 위치하는 복수의 박막 트랜지스터, 복수의 박막 트랜지스터와 연결되어 있는 복수의 게이트선, 복수의 박막 트랜지스터와 연결되어 있는 복수의 데이터선, 절연 기판의 주변 영역에 위치하며, 복수의 박막 트랜지스터를 제어하기 위한 구동부, 구동부와 복수의 게이트선 또는 복수의 데이터선 사이를 연결하는 복수의 신호선, 신호선과 중첩하며 투명 도전 물질로 이루어지는 더미 패턴을 포함한다.
액정표시장치, 희생막, 리프트 오프

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치를 이루는 두 표시판 중 하나인, 박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다.
이러한 박막 트랜지스터 표시판은 게이트 배선 및 데이터 배선에 연결되어 있는 구동 회로에 의해 제어된다.
이런 구동 회로는 화소를 포함하는 표시 영역에 형성된 게이트 배선 또는 데이터 배선과 신호선으로 연결되는데, 이러한 신호선은 구동 회로와의 연결을 위하여 좁은 영역에 밀집하여 형성된다.
이에 비하여 표시 영역에 형성되어 있는 게이트 배선 및 데이터 배선은 선간 간격이 화소 크기에 따라 정해지는 폭을 가져야 하므로 신호선에 비해서 더 큰 폭을 가진다. 즉, 신호선은 구동 회로로부터 표시 영역으로 가면서 신호선의 선간 간격이 점점 넓어진다.
한편, 박막 트랜지스터는 다수의 사진 식각 공정을 필요로 하는데 이러한 사진 식각 공정이 증가할수록 제조 비용이 증가한다. 따라서 사진 식각 공정을 줄이고 있으며, 3장의 마스크를 이용한 3매 공정이 개발되고 있다.
그러나 3매 공정은 화소 전극을 리프트 오프 방식으로 형성하는데, 신호선이 밀집된 산개부에서는 신호선 사이의 절연막을 제거하여야 하므로 배선 사이의 간격이 증가하는 문제점이 있다.
따라서 본 발명이 해결하고자 하는 기술적 과제는 리프트 오프 방식으로 박막 트랜지스터를 형성하여 공정을 간소화하면서도 산개부의 신호선 사이의 간격을 줄일 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 가지는 절연 기판, 표시 영역에 위치하는 복수의 박막 트랜지스터, 복수의 박막 트랜지스터와 연결되어 있는 복수의 게이트선, 복수의 박막 트랜지스터와 연결되어 있는 복수의 데이터선, 절연 기판의 주변 영역에 위치하며, 복수의 박막 트랜지스터를 제어하기 위한 구동부, 구동부와 복수의 게이트선 또는 복수의 데이터선 사이를 연결하는 복수의 신호선, 신호선과 중첩하며 투명 도전 물질로 이루어지는 더미 패턴을 포함한다.
박막 트랜지스터는 게이트선과 연결되어 있는 게이트 전극, 게이트 전극과 중첩하는 반도체, 반도체와 중첩하며 데이터선과 연결되어 있는 소스 전극, 소스 전극과 마주하며 반도체와 중첩하는 드레인 전극을 포함하고, 소스 전극과 드레인 전극 사이의 채널부를 제외한 반도체는 데이터선 및 드레인 전극과 동일한 평면 패턴을 가질 수 있다.
신호선 사이에 위치하며 절연 물질로 이루어지는 제1 희생막 패턴을 더 포함할 수 있다.
게이트선 및 데이터선을 따라 위치하는 제2 희생막 패턴을 더 포함할 수 있다.
드레인 전극과 연결되며 투명 도전 물질로 이루어지는 화소 전극을 더 포함하고, 화소 전극은 제2 희생막 패턴과 간극을 사이에 두고 분리되어 있을 수 있고, 간극은 0.2~0.3㎛일 수 있다.
더미 패턴은 제1 희생막 패턴과 간극으로 분리되어 있을 수 있으며, 간극은 0.2~0.3㎛일 수 있다.
데이터선과 연결된 신호선은 반도체와 동일한 물질로 이루어진 하부막, 하부막 위에 형성되어 있으며 데이터선과 동일한 물질로 이루어진 상부막을 포함할 수 있다.
신호선 아래에 위치하며 신호선 사이를 포함하는 기판 위에 형성되어 있는 절연막을 더 포함할 수 있다.
신호선 사이를 포함하며 신호선을 덮도록 형성되어 있는 보호막을 더 포함할 수 있다.
또는 기판, 기판 위에 위치하며, 게이트 전극을 포함하는 게이트선, 게이트선 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체 위에 위치하며, 소스 전극을 포함하는 데이터선, 반도체 위에서 소스 전극과 마주하는 드레인 전극, 데이터선과 드레인 전극 위에 위치하는 보호막, 보호막 위에 위치하며, 드레인 전극과 연결되어 있는 화소 전극, 보호막 위에 위치하며, 화소 전극을 둘러싸서 화소를 구획하는 희생막 패턴을 포함한다.
희생막 패턴은 무기 절연 물질로 이루어질 수 있다.
화소 전극은 희생막 패턴과 0.2~0.3㎛의 간극을 사이에 두고 분리되어 있을 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 반도체 를 형성하는 단계, 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 보호막 및 희생막을 형성하는 단계, 희생막 위에 서로 두께가 다른 제1 부분과 제2 부분을 포함하는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 희생막 및 보호막을 식각하여 드레인 전극을 노출하는 접촉 구멍을 형성하는 단계, 감광막 패턴의 제1 부분을 제거한 후 노출된 희생막을 제거하고, 감광막 패턴의 제2 부분 아래에 언더컷을 형성하는 단계, 감광막 패턴의 제2 부분 및 보호막 위에 투명 도전막을 형성하는 단계, 감광막 패턴의 제2 부분과 함께 투명 도전막을 제거하여 화소 전극을 형성하는 단계를 포함한다.
감광막 패턴은 반투명막을 가지는 마스크를 이용하여 형성할 수 있다.
게이트선 또는 데이터선을 형성하는 단계에서, 데이터선 또는 게이트선을 구동 회로와 연결하기 위한 신호선을 형성하고, 감광막 패턴을 형성하는 단계에서 감광막 패턴의 제1 부분은 화소 전극 및 신호선과 대응하도록 형성하고, 감광막 패턴의 제2 부분은 신호선의 사이와 게이트선 및 데이터선과 대응하도록 형성할 수 있다.
언더컷은 0.2~0.3㎛의 깊이로 형성될 수 있다.
반도체를 형성하는 단계와 데이터선 및 드레인 전극을 형성하는 단계는 서로 두께가 다른 두 부분을 가지는 하나의 감광막 패턴을 이용하여 진행할 수 있다.
희생막은 질화 규소로 형성할 수 있다.
본 발명의 실시예에 따르면 박막 트랜지스터 표시판을 제조하는 마스크의 수 를 줄일 수 있어 제조 비용을 줄일 수 있다.
또한, 신호선이 밀집된 영역에서 리프트 오프를 위해 배선 사이의 절연막을 제거하지 않아도 되므로 신호선 사이의 간격을 최소화할 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 개략적인 배치도이다.
도 1에 도시한 바와 같이, 투명한 절연 기판(110) 위에 표시 영역(PA)과 구동부(PC) 및 이들을 연결하기 위한 산개부(PB1, PB2)가 형성되어 있다. 구동부(PC) 및 산개부(PB1, PB2)가 형성되어 있는 표시 영역(PA) 둘레의 영역을 주변 영역이라 한다.
표시 영역(PA)에는 일 방향으로 형성되어 있으며 주사 신호를 전달하는 게이트선(121), 게이트선(121)과 교차하여 화소(P) 영역을 정의하며 영상 신호를 전달하는 데이터선(171), 매트릭스 배열의 화소(P) 영역에 형성되어 있으며 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같이 투명한 도전 물질로 이루어진 화소 전극(191), 게이트선(121)과 데이터선(171)이 교차하는 부분에 형성되어 있으며 게이트선(121) 및 데이터선(171)과 전기적으로 연결되어 주사 신호에 따라 화소 전극(191)에 전달되는 영상 신호를 제어하는 박막 트랜지스터(Q)가 형성되어 있다.
구동부(PC)는 데이터선(171) 또는 게이트선(121)과 연결되는 외부 신호를 전달하는 데이터 구동 회로(510), 게이트 구동 회로(410)를 포함한다. 데이터 구동 회로(510) 또는 게이트 구동 회로(410)는 IC 칩으로 기판 위에 실장되거나, 박막 트랜지스터와 함께 집적될 수 있다.
산개부(PB1, PB2)는 게이트선(121) 또는 데이터선(171)의 일부분으로 표시 영역(PA) 밖에 형성되어 있으며 구동 회로와 표시 영역(PA)의 게이트선(121) 및 데이터선(171) 사이를 연결한다.
그럼 도 1 내지 도 5를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대해서 상세히 설명한다.
도 2는 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 3은 도 2의 III-III선을 따라 잘라 도시한 단면도이고, 도 4는 도 1의 IV-IV선을 따라 잘라 도시한 단면도이고, 도 5는 도 1의 V-V선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 5를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다. 게이트선(121)의 끝 부분과 표시 영역(PA)의 게이트선(121)은 제1 산개부(PB1)를 이루는 제1 신호선(21)에 의하여 연결되어 있다.
게이트선(121), 게이트 전극(124) 및 제1 신호선(21) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부 재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다. 데이터선(171)의 끝 부분과 표시 영역(PA)의 데이터선(171) 사이는 제2 산개부(PB2)를 이루는 제2 신호선(71)으로 연결되어 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이 터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
반도체(154)의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165), 반도체(151, 154), 데이터선(171) 및 드레인 전극(175)은 동일한 평면 패턴을 가진다. 이는 두께가 다른 감광막 패턴을 이용하여 데이터선(171), 드레인 전극(175), 반도체(151, 154), 저항성 접촉 부재(161, 165)를 함께 형성하기 때문으로 이후에 제조 방법과 함께 상세히 설명한다. 따라서 제2 신호선(71) 아래에도 저항성 접촉 부재(161) 및 반도체(151)가 형성된다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 더미 패턴(7)과 희생막 패턴(9)이 형성되어 있다. 화소 전극(191)과 더미 패턴(7)은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있고, 희생막 패턴(9)은 질화 규소 따위의 무기 절연 물질로 형성되어 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이루며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
더미 패턴(7)은 화소 전극(191)과 같은 물질로 제1 및 제2 산개부(PB1, PB2)의 각 신호선(21, 71)을 따라 형성되어 있다.
그리고 희생막 패턴(9)은 화소 전극(191) 및 더미 패턴(7)을 제외한 영역에 형성되며, 제1 신호선(21)들의 사이 및 제2 신호선(71)들의 사이에 위치하는 제1 희생막 패턴(9)이 주변 영역에 위치하고, 표시 영역(PA) 내에는 게이트선(121)과 데이터선(171) 및 박막 트랜지스터와 중첩하는 위치에 형성되어 있어서, 화소 전극(191)을 둘러싸서 각각의 영역을 구획하는 제2 희생막 패턴(9)이 위치한다.
화소 전극(191) 및 더미 패턴(7)과 희생막 패턴(9)은 간극(S)으로 분리되어 있으며, 간극의 폭(S)은 약 0.2 내지 0.3㎛ 이다.
그러면, 도 2 내지 도 5에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 6 내지 도 20과 앞서의 도 3 내지 도 5를 참고로 하여 상세히 설명한다.
도 6 내지 도 20은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로, 도 6, 도 9, 도 12, 도 15 및 도 18은 도 2의 III-III선을 잘라 도시한 단면도이고, 도 7, 도 10, 도 13, 도 16 및 도 19는 도 1의 IV-IV선을 따라 잘라 도시한 단면도이고, 도 8, 도 11, 도 14, 도 17 및 도 20은 도 1의 V-V선을 따라 잘라 도시한 단면도이다.
도 6 내지 도 8에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속층을 형성한 후 패터닝하여 게이트 전극(124)을 포함하는 게이트선 및 제1 신호선(21)을 형성한다.
도 9 내지 도 11에 도시한 바와 같이, 게이트 전극(124) 및 제1 신호선(21) 위에 게이트 절연막(140), 진성 비정질 규소층(150) 및 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 다음, 금속 따위의 데이터용 금속층(170)을 스퍼터링 등의 방법으로 증착한다.
이후 금속층(170) 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 배선이 형성될 부분의 데이터 금속층(170), 불순물이 도핑된 비정질 규소층(160), 진성 비정질 규소층(150)을 배선 부분(A)이라 하고, 게이트 전극(124) 위에 채널이 형성되는 부분을 채널 부분(B)이라 하고, 배선 부분(A) 및 채널 부분(B)을 제외한 영역을 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 배선 부분(A)에 위치한 제1 감광막 패턴(52)은 채널 부분(B)에 위치한 제2 감광막 패턴(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 감광막 패턴(52)의 두께와 제2 감광막 패 턴(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 감광막 패턴(54)의 두께를 제1 감광막 패턴(52)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
다음, 도 12 내지 도 14에 도시한 바와 같이, 이들 감광막 패턴(52, 54)을 식각 마스크로 하여 노출된 하부층(170, 160, 150)을 모두 식각하여, 데이터용 금속 패턴, 저항성 접촉층 패턴, 선형 반도체(151)를 형성한다.
이후, 애싱 공정 등을 통하여 얇은 감광막 부분(52)을 제거한다. 이때 두꺼운 감광막 부분(54)의 두께가 줄어든다. 그리고 남은 감광막 부분(54)을 마스크로 하여 노출된 데이터용 금속 패턴, 저항성 접촉 패턴을 제거하여 소스 전극(173)을 가지는 데이터선(171), 제2 신호선(71) 및 드레인 전극(175)과 선형 및 섬형 저항 성 접촉 부재(161, 165)를 형성한다.
데이터선(171)과 드레인 전극(175)은 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 선형 및 섬형 저항성 접촉 부재(161, 165) 및 반도체(151, 154)와 동일한 평면 패턴을 가진다. 또한, 도 14에서와 같이 제2 신호선(71) 하부에도 저항성 접촉 부재(161) 및 반도체(151)가 동일한 평면 패턴으로 형성된다. 이와 같이, 데이터선과 연결된 신호선은 반도체(151, 154)로 이루어진 하부막 및 하부막 위에 형성되어 있으며 데이터선과 동일한 물질로 이루어진 상부막, 즉, 선형 및 섬형 저항성 접촉 부재(161, 165)를 포함한다.
그리고 도 13에서와 같이 제1 신호선(21) 상부의 막들은 모두 제거되어 게이트 절연막(140)이 노출된다.
도 15 내지 도 17에 도시한 바와 같이, 반도체의 돌출부(154)의 노출된 부분을 덮도록 보호막(180) 및 희생막(20)을 형성한다.
그리고 보호막(180) 및 희생막(20) 위에 감광막 패턴(56, 58)을 형성한다. 감광막 패턴(56, 58)은 도 9 내지 도 11에서와 같이 위치에 따라 두께가 다른 부분을 가지도록 형성할 수 있으나, 도 15 내지 도 17에서는 반투명막을 가지는 마스크를 이용하여 형성한다.
슬릿 패턴은 슬릿 사이의 회절을 이용하는 것으로 반투명막을 가지는 마스크에 비해서 패턴을 형성하기 위한 공정 마진이 크다. 따라서 산개부와 같이 신호선이 밀집된 곳에서는 슬릿 패턴보다는 반투명막을 가지는 마스크을 이용하는 것이 배선 사이의 간격을 줄일 수 있어 바람직하다.
설명의 편의상, 화소 전극(191)이 형성될 위치와 제1 및 제2 신호선(21, 71)과 대응하는 희생막(20) 및 보호막(180) 부분을 도전층 부분(D)이라 하고, 접촉 구멍(185)과 대응하는 희생막(20) 및 보호막(180) 부분을 접촉구 부분(E)이라 하고, 도전층 부분(D)과 접촉구 부분(E)을 제외한 영역을 나머지 부분(F)이라 한다.
감광막 패턴(56, 58)은 나머지 부분(F)의 감광막 패턴(58)이 도전층 부분(D)의 감광막 패턴(56)보다 두껍게 형성한다. 접촉구 부분(E)에는 감광막 패턴이 형성되지 않는다.
이후 감광막 패턴(56, 58)을 마스크로 접촉구 부분(E)에 노출되어 있는 희생막(20) 및 보호막(180)을 식각하여 드레인 전극(175)을 노출하는 접촉 구멍(185)을 형성한다.
다음으로, 애싱으로 도전층 부분(D)의 감광막 패턴(56)을 제거하여 하부의 희생막(20)을 노출한다. 이때 나머지 부분(F)의 감광막 패턴(58)의 상부도 일부 제거된다.
다음 도 18 내지 도 20에 도시한 바와 같이, 감광막 패턴(58)을 마스크로하여 노출된 희생막을 제거함으로써 희생막 패턴(9)을 형성한다.
희생막 패턴(9)을 형성함에 있어서, 과식각으로 감광막 패턴(58) 하부의 희생막도 일부 제거하여 감광막 패턴(58)의 가장자리에 언더컷(undercut)을 형성한다. 언더컷은 이후에 형성되는 투명 도전막(90)이 끊어지고 식각액이 침투할 수 있는 최소한의 크기로 형성할 수 있다. 본 발명의 실시예에서는 0.2 내지 0.3㎛의 크기로 언더컷을 형성된다.
이어서, 감광막 패턴(58) 및 보호막(180)위에 ITO 또는 IZO 따위의 투명 도전 물질을 증착하여 투명 도전막(90)을 형성한다. 투명 도전막(90)을 형성할 때 감광막 패턴(58) 아래의 언더컷부분에서 투명 도전막(90)이 연결되지 않고 끊어지는 부분이 발생한다.
도 2 내지 5를 참조하면, 최종 구조에서 언더컷은 화소 전극(191)과 희생막 패턴(9) 사이, 더미 패턴(7)과 희생막 패턴(9) 사이를 분리하는 간극(S)이 된다.
도 2를 참조하면 희생막 패턴(9)은 간극(S)을 사이에 두고 화소 전극(191)을 둘러싸고 있으며, 이웃하는 두 화소 전극(191) 사이에도 형성되어 있다.
다음 도 3 내지 도 5에 도시한 바와 같이, 리프트 오프(lift off) 방법으로 감광막 패턴(58)을 제거하여 화소 전극(191) 및 더미 패턴(7)을 형성한다. 즉, 감광막 패턴(58)을 제거하는 식각제를 적용하면 투명 도전막(90)의 끊어진 부분을 통해서 감광막 패턴(58)이 식각되기 시작하여 감광막 패턴(58)이 떨어져 나가면서 상부의 투명 도전막(90)도 함께 제거된다. 이로 인해, 남은 투명 도전막(90) 중 접촉구 부분(E)과 도전층 부분(D)은 화소 전극(191)으로, 나머지 부분(F)은 더미 패턴(7)으로 형성된다. 화소 전극(191)은 접촉 구멍(185)을 통해서 드레인 전극(175)과 연결된다.
리프트 오프 방법에서 신호선 사이의 막을 본원에서와 같이 두께가 다른 감광막을 사용하지 않고 전체 노광한 후 제거하면 공정 마진을 고려하여 신호선 사이의 간격이 10㎛가 되어야 한다. 그러나 본 발명의 실시예에서와 같이 두께가 다른 감광막 패턴을 이용하면 5㎛이하로 감소시킬 수 있으므로 산개부가 차지하는 영역 을 감소시킬 수 있다. 따라서 산개부에 형성되는 차광 부재(black matrix)의 폭을 감소시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 개략적인 배치도이다.
도 2는 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 3은 도 2의 III-III선을 따라 잘라 도시한 단면도이다.
도 4는 도 1의 IV-IV선을 따라 잘라 도시한 단면도이다.
도 5는 도 1의 V-V선을 따라 잘라 도시한 단면도이다.
도 6 내지 도 20은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로, 도 6, 도 9, 도 12, 도 15 및 도 18은 도 2의 III-III선을 잘라 도시한 단면도이고, 도 7, 도 10, 도 13, 도 16 및 도 19는 도 1의 IV-IV선을 따라 잘라 도시한 단면도이고, 도 8, 도 11, 도 14, 도 17 및 도 20은 도 1의 V-V선을 따라 잘라 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
3: 액정층 7: 더미 패턴
9: 희생막 패턴 21: 제1 신호선
52, 54, 56, 58: 감광막 패턴 71: 제2 신호선
90: 투명 도전막 100: 박막 트랜지스터 표시판
110: 절연 기판 121: 게이트선
124: 게이트 전극 131: 유지 전극선
140: 게이트 절연막 154: 반도체
163, 165, 165b: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
185: 접촉 구멍 191: 화소 전극
410: 게이트 구동 회로 510: 데이터 구동 회로
S: 간극 P: 화소
PA: 표시 영역 PB1, PB2: 산개부
PC: 구동부 Q: 박막 트랜지스터

Claims (20)

  1. 표시 영역과 주변 영역을 가지는 절연 기판,
    상기 표시 영역에 위치하는 복수의 박막 트랜지스터,
    상기 복수의 박막 트랜지스터와 연결되어 있는 복수의 게이트선,
    상기 복수의 박막 트랜지스터와 연결되어 있는 복수의 데이터선,
    상기 절연 기판의 주변 영역에 위치하며, 상기 복수의 박막 트랜지스터를 제어하기 위한 구동부,
    상기 구동부와 상기 복수의 게이트선 또는 복수의 데이터선 사이를 연결하는 복수의 신호선,
    상기 신호선과 중첩하며 투명 도전 물질로 이루어지는 더미 패턴
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 박막 트랜지스터는 상기 게이트선과 연결되어 있는 게이트 전극,
    상기 게이트 전극과 중첩하는 반도체,
    상기 반도체와 중첩하며 상기 데이터선과 연결되어 있는 소스 전극,
    상기 소스 전극과 마주하며 상기 반도체와 중첩하는 드레인 전극을 포함하고,
    상기 소스 전극과 상기 드레인 전극 사이의 채널부를 제외한 상기 반도체는 상기 데이터선 및 상기 드레인 전극과 동일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 신호선 사이에 위치하며 절연 물질로 이루어지는 제1 희생막 패턴을 더 포함하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 게이트선 및 상기 데이터선을 따라 위치하는 제2 희생막 패턴을 더 포함하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 드레인 전극과 연결되며 상기 투명 도전 물질로 이루어지는 화소 전극을 더 포함하고,
    상기 화소 전극은 상기 제2 희생막 패턴과 간극을 사이에 두고 분리되어 있는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 간극은 0.2~0.3㎛인 박막 트랜지스터 표시판.
  7. 제3항에서,
    상기 더미 패턴은 상기 제1 희생막 패턴과 간극으로 분리되어 있는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 간극은 0.2~0.3㎛인 박막 트랜지스터 표시판.
  9. 제1항에서,
    상기 데이터선과 연결된 신호선은
    상기 반도체와 동일한 물질로 이루어진 하부막,
    상기 하부막 위에 형성되어 있으며 상기 데이터선과 동일한 물질로 이루어진 상부막을 포함하는 박막 트랜지스터 표시판.
  10. 제1항에서,
    상기 데이터선과 연결된 신호선 아래에 위치하며 상기 신호선 사이를 포함하는 상기 기판 위에 형성되어 있는 절연막을 더 포함하는 박막 트랜지스터 표시판.
  11. 제1항에서,
    상기 신호선 사이를 포함하며 상기 신호선을 덮도록 형성되어 있는 보호막을 더 포함하는 박막 트랜지스터 표시판.
  12. 기판,
    상기 기판 위에 위치하며, 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체,
    상기 반도체 위에 위치하며, 소스 전극을 포함하는 데이터선,
    상기 반도체 위에서 상기 소스 전극과 마주하는 드레인 전극,
    상기 데이터선과 상기 드레인 전극 위에 위치하는 보호막,
    상기 보호막 위에 위치하며, 상기 드레인 전극과 연결되어 있는 화소 전극,
    상기 보호막 위에 위치하며, 상기 화소 전극을 둘러싸서 화소를 구획하는 희생막 패턴
    을 포함하는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 희생막 패턴은 무기 절연 물질로 이루어진 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 화소 전극은 상기 희생막 패턴과 0.2~0.3㎛의 간극을 사이에 두고 분리되어 있는 박막 트랜지스터 표시판.
  15. 절연 기판 위에 게이트선 및 상기 게이트선을 구동 회로와 연결하기 위한 제1 신호선을 형성하는 단계,
    상기 게이트선 위에 반도체를 형성하는 단계,
    상기 반도체 위에 데이터선 및 드레인 전극을 형성하는 단계,
    상기 데이터선을 구동 회로와 연결하기 위한 제2 신호선을 형성하는 단계,
    상기 데이터선, 상기 드레인 전극, 상기 제1 신호선 및 상기 제2 신호선 위에 보호막 및 희생막을 형성하는 단계,
    상기 희생막 위에 서로 두께가 다른 제1 부분과 제2 부분을 포함하는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 희생막 및 보호막을 식각하여 상기 드레인 전극을 노출하는 접촉 구멍을 형성하는 단계,
    상기 감광막 패턴의 제1 부분을 제거한 후 노출된 희생막을 제거하고, 상기 감광막 패턴의 제2 부분 아래에 언더컷을 형성하는 단계,
    상기 감광막 패턴의 제2 부분 및 상기 보호막 위에 투명 도전막을 형성하는 단계,
    상기 감광막 패턴의 제2 부분 및 상기 투명 도전막 중 상기 감광막 패턴의 제2 부분의 아래에 위치한 부분을 제거함으로써, 화소 전극 및 더미 패턴을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 감광막 패턴은 반투명막을 가지는 마스크를 이용하여 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제15항에서,
    상기 감광막 패턴을 형성하는 단계에서 상기 감광막 패턴의 제1 부분은 상기 화소 전극, 상기 제1 신호선 및 상기 제2 신호선과 대응하도록 형성하고,
    상기 감광막 패턴의 제2 부분은 상기 제1 신호선의 사이, 상기 제2 신호선의 사이와 상기 게이트선 및 데이터선과 대응하도록 형성하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제15항에서,
    상기 언더컷은 0.2~0.3㎛의 깊이로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  19. 제15항에서,
    상기 반도체를 형성하는 단계와 상기 데이터선 및 드레인 전극을 형성하는 단계는 서로 두께가 다른 두 부분을 가지는 하나의 감광막 패턴을 이용하여 진행하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제15항에서,
    상기 희생막은 질화 규소로 형성하는 박막 트랜지스터 표시판의 제조 방법.
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