JPH07202218A - 薄膜集積回路 - Google Patents
薄膜集積回路Info
- Publication number
- JPH07202218A JPH07202218A JP1238095A JP1238095A JPH07202218A JP H07202218 A JPH07202218 A JP H07202218A JP 1238095 A JP1238095 A JP 1238095A JP 1238095 A JP1238095 A JP 1238095A JP H07202218 A JPH07202218 A JP H07202218A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- region
- gate
- integrated circuit
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】ゲート電極とソース電極（ドレイン電極）との
オーバーラップ部に起因する問題を招かずに、薄膜トラ
ンジスタの各電極の位置合せを高精度に行なうことがで
きる薄膜集積回路を提供すること。 【構成】絶縁性基板１上に複数の薄膜絶縁ゲート型電界
効果トランジスタを形成してなる薄膜集積回路におい
て、複数の薄膜絶縁ゲート型電界効果トランジスタの配
列方向として、同一のフォトマスクにより同時に形成さ
れる領域内の薄膜絶縁ゲート型トランジスタのそれぞれ
のチャネル幅方向を前記領域の長辺方向に一致させ、そ
れぞれのチャネル長方向を前記領域の短辺方向に一致さ
せることを特徴とする。
オーバーラップ部に起因する問題を招かずに、薄膜トラ
ンジスタの各電極の位置合せを高精度に行なうことがで
きる薄膜集積回路を提供すること。 【構成】絶縁性基板１上に複数の薄膜絶縁ゲート型電界
効果トランジスタを形成してなる薄膜集積回路におい
て、複数の薄膜絶縁ゲート型電界効果トランジスタの配
列方向として、同一のフォトマスクにより同時に形成さ
れる領域内の薄膜絶縁ゲート型トランジスタのそれぞれ
のチャネル幅方向を前記領域の長辺方向に一致させ、そ
れぞれのチャネル長方向を前記領域の短辺方向に一致さ
せることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁性基板上に複数の
薄膜絶縁ゲート型電界効果トランジスタを集積形成した
薄膜集積回路に関する。
薄膜絶縁ゲート型電界効果トランジスタを集積形成した
薄膜集積回路に関する。
【０００２】
【従来の技術】近年、主に大面積デバイスの実現を目的
としてアモルファスシリコン（ａ−Ｓｉ）等の非晶質半
導体膜を用いた薄膜トランジスタの開発が精力的に進め
られている。薄膜トランジスタとしては、ＭＩＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）が特に有望であ
る。
としてアモルファスシリコン（ａ−Ｓｉ）等の非晶質半
導体膜を用いた薄膜トランジスタの開発が精力的に進め
られている。薄膜トランジスタとしては、ＭＩＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）が特に有望であ
る。
【０００３】ところで、ＭＩＳＦＥＴ（以下、薄膜トラ
ンジスタという）では、ゲート電極とソース電極および
ゲート電極とドレイン電極との相対位置精度が重要であ
り、もし、相対位置のずれによりゲート電極とソース電
極およびゲート電極とドレイン電極との間に平面的に見
てギャップがあると、そのオン抵抗が高くなることが知
られている。
ンジスタという）では、ゲート電極とソース電極および
ゲート電極とドレイン電極との相対位置精度が重要であ
り、もし、相対位置のずれによりゲート電極とソース電
極およびゲート電極とドレイン電極との間に平面的に見
てギャップがあると、そのオン抵抗が高くなることが知
られている。
【０００４】このため、従来では、ゲート電極とソース
電極およびゲート電極とドレイン電極とを一部オーバー
ラップさせ、そのオーバーラップ部で両者間の位置ずれ
を吸収していた。
電極およびゲート電極とドレイン電極とを一部オーバー
ラップさせ、そのオーバーラップ部で両者間の位置ずれ
を吸収していた。
【０００５】しかしながら、このようなオーバーラップ
部を設けると、ゲート・ソース間およびゲート・ドレイ
ン間の静電容量が増加し、スイッチングノイズの増大等
の弊害を招くという問題があった。
部を設けると、ゲート・ソース間およびゲート・ドレイ
ン間の静電容量が増加し、スイッチングノイズの増大等
の弊害を招くという問題があった。
【０００６】一方、薄膜トランジスタを使用するイメー
ジセンサ等のデバイスの大面積化や長尺化が進むと、電
極形成のためのフォトマスク、基板等の熱膨張による変
位量の増大や、フォトマスクの描画精度の低下により、
ゲート電極とソース電極およびゲート電極とドレイン電
極との位置ずれが増大する。
ジセンサ等のデバイスの大面積化や長尺化が進むと、電
極形成のためのフォトマスク、基板等の熱膨張による変
位量の増大や、フォトマスクの描画精度の低下により、
ゲート電極とソース電極およびゲート電極とドレイン電
極との位置ずれが増大する。
【０００７】したがって、大面積化や長尺化が進むと、
上記オーバーラップ部をより大きくとる必要が生じるの
で、オーバーラップ部の存在に起因する問題もますます
顕著となる。
上記オーバーラップ部をより大きくとる必要が生じるの
で、オーバーラップ部の存在に起因する問題もますます
顕著となる。
【０００８】
【発明が解決しようとする課題】上述の如く、従来の薄
膜トランジスタでは、ゲート電極とソースソース電極お
よびゲート電極とドレイン電極とを一部オーバーラップ
させ、そのオーバーラップ部で両者間の位置ずれを吸収
していた。
膜トランジスタでは、ゲート電極とソースソース電極お
よびゲート電極とドレイン電極とを一部オーバーラップ
させ、そのオーバーラップ部で両者間の位置ずれを吸収
していた。
【０００９】しかし、このようなオーバーラップ部によ
り、ゲート・ソース間およびゲート・ドレイン間の静電
容量が増加し、スイッチングノイズの増大等の弊害を招
くという問題があった。
り、ゲート・ソース間およびゲート・ドレイン間の静電
容量が増加し、スイッチングノイズの増大等の弊害を招
くという問題があった。
【００１０】また、薄膜トランジスタを使用するイメー
ジセンサ等の従来のデバイスにあっては、その大面積化
や長尺化が進むと、ゲート電極とソースおよびドレイン
電極との位置ずれが増大するので、上記オーバーラップ
部をより大きくとる必要が生じ、これにより、オーバー
ラップ部の存在に起因する問題が深刻化するという問題
があった。
ジセンサ等の従来のデバイスにあっては、その大面積化
や長尺化が進むと、ゲート電極とソースおよびドレイン
電極との位置ずれが増大するので、上記オーバーラップ
部をより大きくとる必要が生じ、これにより、オーバー
ラップ部の存在に起因する問題が深刻化するという問題
があった。
【００１１】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、オーバーラップ部に起因
する問題を招かずに、薄膜絶縁ゲート型電界効果トラン
ジスタにおける複数の電極の位置合せを高精度に行なう
ことができる薄膜集積回路を提供することにある。
で、その目的とするところは、オーバーラップ部に起因
する問題を招かずに、薄膜絶縁ゲート型電界効果トラン
ジスタにおける複数の電極の位置合せを高精度に行なう
ことができる薄膜集積回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る薄膜集積回路は、絶縁性基板上に複
数の薄膜絶縁ゲート型電界効果トランジスタを形成して
なる薄膜集積回路において、前記複数の薄膜絶縁ゲート
型電界効果トランジスタの配列方向として、同一のフォ
トマスクにより同時に形成される領域内の複数の薄膜絶
縁ゲート型トランジスタのそれぞれのチャネル幅方向を
前記領域の長辺方向に一致させ、それぞれのチャネル長
方向を前記領域の短辺方向に一致させたことを特徴とす
る。
めに、本発明に係る薄膜集積回路は、絶縁性基板上に複
数の薄膜絶縁ゲート型電界効果トランジスタを形成して
なる薄膜集積回路において、前記複数の薄膜絶縁ゲート
型電界効果トランジスタの配列方向として、同一のフォ
トマスクにより同時に形成される領域内の複数の薄膜絶
縁ゲート型トランジスタのそれぞれのチャネル幅方向を
前記領域の長辺方向に一致させ、それぞれのチャネル長
方向を前記領域の短辺方向に一致させたことを特徴とす
る。
【００１３】本発明に係る薄膜集積回路の好ましい実施
態様は以下の通りである。前記領域内の複数の薄膜絶縁
ゲート型電界効果トランジスタのゲート電極をゲート幅
方向に配列する（請求項２）。
態様は以下の通りである。前記領域内の複数の薄膜絶縁
ゲート型電界効果トランジスタのゲート電極をゲート幅
方向に配列する（請求項２）。
【００１４】前記領域内の複数の薄膜絶縁ゲート型電界
効果トランジスタのゲート電極の配列を直線状とする
（請求項３）。前記領域内の複数の薄膜絶縁ゲート型電
界効果トランジスタのゲート電極の配列を千鳥状とする
（請求項４）。上記各薄膜集積回路において、前記領域
内の複数の薄膜絶縁ゲート型電界効果トランジスタを他
の薄膜素子と共に同一絶縁性基板に形成する（請求項
５）。
効果トランジスタのゲート電極の配列を直線状とする
（請求項３）。前記領域内の複数の薄膜絶縁ゲート型電
界効果トランジスタのゲート電極の配列を千鳥状とする
（請求項４）。上記各薄膜集積回路において、前記領域
内の複数の薄膜絶縁ゲート型電界効果トランジスタを他
の薄膜素子と共に同一絶縁性基板に形成する（請求項
５）。
【００１５】
【作用】本発明では、図４（ａ）に示すように、薄膜ト
ランジスタＴＦＴのキャリア走行方向（チャネル長方
向）の素子形成領域の寸法Ｌa を、キャリア走行方向に
直角な方向（チャネル幅方向）の素子形成領域の寸法Ｌ
b より短くしている。
ランジスタＴＦＴのキャリア走行方向（チャネル長方
向）の素子形成領域の寸法Ｌa を、キャリア走行方向に
直角な方向（チャネル幅方向）の素子形成領域の寸法Ｌ
b より短くしている。
【００１６】素子形成領域の寸法は、基板が熱膨張する
と変わる。この熱膨張は、線膨張率であるので、熱膨張
による寸法Ｌa の変化量ΔＬa 及び寸法Ｌb の変化量Δ
Ｌbは、それぞれＬa 、Ｌb に比例し、熱膨張係数αを
用いると、 ΔＬa ＝αＬa ，ΔＬb ＝αＬb となる。
と変わる。この熱膨張は、線膨張率であるので、熱膨張
による寸法Ｌa の変化量ΔＬa 及び寸法Ｌb の変化量Δ
Ｌbは、それぞれＬa 、Ｌb に比例し、熱膨張係数αを
用いると、 ΔＬa ＝αＬa ，ΔＬb ＝αＬb となる。
【００１７】また、Ｌa ＜Ｌb なので、ΔＬa ＜ΔＬb
である。一方、従来の場合、図４（ｂ）に示すように、
チャネル長方向の素子形成領域の寸法Ｌａをチャネル幅
方向の素子形成領域の寸法Ｌｂより大きくしている。
である。一方、従来の場合、図４（ｂ）に示すように、
チャネル長方向の素子形成領域の寸法Ｌａをチャネル幅
方向の素子形成領域の寸法Ｌｂより大きくしている。
【００１８】以上述べたように素子領域を選ぶと、本発
明の場合、図５（ａ）、（ｂ）に示すように、ソース電
極Ｓ、ドレイン電極Ｄは、長手方向であるチャネル幅方
向に大きく（ΔＬb 程度）ずれる。
明の場合、図５（ａ）、（ｂ）に示すように、ソース電
極Ｓ、ドレイン電極Ｄは、長手方向であるチャネル幅方
向に大きく（ΔＬb 程度）ずれる。
【００１９】このようにソース電極Ｓ、ドレイン電極Ｄ
がずれても、薄膜トランジスタＴＦＴのゲート電極Ｇと
ソース電極Ｓ（ドレイン電極Ｄ）とのオーバーラップ部
分ΔＳ（ΔＤ）の面積は変わらない。
がずれても、薄膜トランジスタＴＦＴのゲート電極Ｇと
ソース電極Ｓ（ドレイン電極Ｄ）とのオーバーラップ部
分ΔＳ（ΔＤ）の面積は変わらない。
【００２０】また、チャネル長方向にもΔＬa 程度ずれ
るが、ΔＬa ＜ΔＬb であるため、その値は小さい。し
たがって、オーバーラップ部分ΔＳ（ΔＤ）の面積は、
非常に小さい。
るが、ΔＬa ＜ΔＬb であるため、その値は小さい。し
たがって、オーバーラップ部分ΔＳ（ΔＤ）の面積は、
非常に小さい。
【００２１】また、従来の場合には、図５（ｃ）、
（ｄ）に示すように、ソース電極Ｓ、ドレイン電極Ｄ
は、長手方向であるチャネル長方向に大きくずれる。こ
のようにソース電極Ｓ、ドレイン電極Ｄがずれると、オ
ーバーラップ部分ΔＳ（ΔＤ）の面積が大きく変わる。
（ｄ）に示すように、ソース電極Ｓ、ドレイン電極Ｄ
は、長手方向であるチャネル長方向に大きくずれる。こ
のようにソース電極Ｓ、ドレイン電極Ｄがずれると、オ
ーバーラップ部分ΔＳ（ΔＤ）の面積が大きく変わる。
【００２２】したがって、本発明の方が、オーバーラッ
プ部分ΔＳ（ΔＤ）を小さくでき、少ない合わせマージ
ンで済む。つまり、チャネル長方向に関して各電極間の
位置合せを高精度で行なえる。
プ部分ΔＳ（ΔＤ）を小さくでき、少ない合わせマージ
ンで済む。つまり、チャネル長方向に関して各電極間の
位置合せを高精度で行なえる。
【００２３】これにより、オーバーラップ部分ΔＳ（Δ
Ｄ）による寄生容量（ゲート容量）が減少し、オン抵抗
やスイッチングノイズの低減化が図れる。また、合わせ
マージンを少なくできるので、よりいっそうの集積化が
図れる。
Ｄ）による寄生容量（ゲート容量）が減少し、オン抵抗
やスイッチングノイズの低減化が図れる。また、合わせ
マージンを少なくできるので、よりいっそうの集積化が
図れる。
【００２４】また、フォトマスクの膨張によるずれに関
しても、基板の場合と同様な理由により、チャネル長方
向のずれが小さくなる。したがって、大面積になって
も、チャネル長方向のフォトマスクの描画精度は良いの
で、オン抵抗増大等の問題は生じない。
しても、基板の場合と同様な理由により、チャネル長方
向のずれが小さくなる。したがって、大面積になって
も、チャネル長方向のフォトマスクの描画精度は良いの
で、オン抵抗増大等の問題は生じない。
【００２５】
【実施例】図１はこの発明の一実施例として複数の薄膜
絶縁ゲート型電界効果トランジスタを同一基板上に集積
した薄膜集積回路の構成を示すもので、図１（ａ）は平
面図、図１（ｂ）はＡ−Ａ′断面図である。
絶縁ゲート型電界効果トランジスタを同一基板上に集積
した薄膜集積回路の構成を示すもので、図１（ａ）は平
面図、図１（ｂ）はＡ−Ａ′断面図である。
【００２６】なお、図１（ａ）の平面図では簡単のため
ゲート電極とソースおよびドレイン電極との位置関係の
みを示している。図１において、基板１は、例えば、ガ
ラス、グレーズドセラミック、ポリイミド等からなる絶
縁性基板を示しており、この基板１上にＭｏ、Ｃｒ、ｐ
ｏｌｙ−Ｓｉ等からなるゲート電極２が一列に形成され
ている。
ゲート電極とソースおよびドレイン電極との位置関係の
みを示している。図１において、基板１は、例えば、ガ
ラス、グレーズドセラミック、ポリイミド等からなる絶
縁性基板を示しており、この基板１上にＭｏ、Ｃｒ、ｐ
ｏｌｙ−Ｓｉ等からなるゲート電極２が一列に形成され
ている。
【００２７】ゲート電極２は、例えば、基板１上に上記
Ｃｒ等の金属を真空蒸着等により着膜し、フォトリソグ
ラフィ技術により形成される。ゲート電極２の上部にゲ
ート絶縁膜３として、例えば、ＳｉＯ2 、ＳｉＮｘ膜等
がＣＶＤ方等により形成されている。
Ｃｒ等の金属を真空蒸着等により着膜し、フォトリソグ
ラフィ技術により形成される。ゲート電極２の上部にゲ
ート絶縁膜３として、例えば、ＳｉＯ2 、ＳｉＮｘ膜等
がＣＶＤ方等により形成されている。
【００２８】また、ゲート絶縁膜３上にはａ−Ｓｉ、ｐ
ｏｌｙ−Ｓｉ等の非晶質半導体膜４が同様にＣＶＤ法等
により形成されている。非晶質半導体膜４の最上部に
は、その上に形成されるソースおよびドレイン電極５，
６とのオーミックコンタクトをとるためのｎ+ ドーピン
グ層４′が形成されている。
ｏｌｙ−Ｓｉ等の非晶質半導体膜４が同様にＣＶＤ法等
により形成されている。非晶質半導体膜４の最上部に
は、その上に形成されるソースおよびドレイン電極５，
６とのオーミックコンタクトをとるためのｎ+ ドーピン
グ層４′が形成されている。
【００２９】ソースおよびドレイン電極５，６はゲート
電極２と同様、半導体膜４上にＡｌ等を着膜し、フォト
リソグラフィ技術により形成される。なお、ｎ+ ドーピ
ング層４′はソースおよびドレイン電極５，６をマスク
としてチャネル領域をエッチングすればよい。
電極２と同様、半導体膜４上にＡｌ等を着膜し、フォト
リソグラフィ技術により形成される。なお、ｎ+ ドーピ
ング層４′はソースおよびドレイン電極５，６をマスク
としてチャネル領域をエッチングすればよい。
【００３０】図１（ａ）に示すように、この薄膜集積回
路においては各薄膜トランジスタのゲート電極２がゲー
ト幅Ｗの方向に直線状に配列されており、薄膜トランジ
スタ形成領域７の形状はキャリア走行方向（ゲート長Ｌ
の方向）の寸法に比べ、これと直角な方向（ゲート幅Ｗ
の方向）の寸法が大きくなっている。
路においては各薄膜トランジスタのゲート電極２がゲー
ト幅Ｗの方向に直線状に配列されており、薄膜トランジ
スタ形成領域７の形状はキャリア走行方向（ゲート長Ｌ
の方向）の寸法に比べ、これと直角な方向（ゲート幅Ｗ
の方向）の寸法が大きくなっている。
【００３１】したがって、ゲート電極２やソースおよび
ドレイン電極５，６を形成するときに使用するフォトマ
スクの熱膨張や基板１の熱膨張による変位量あるいはフ
ォトマスクの描画誤差は、薄膜トランジスタ形成領域７
の短辺方向で小さいので、この方向において一直線に並
んだゲート電極２とソースおよびドレイン電極５，６と
の間の相対位置精度を高くできる。
ドレイン電極５，６を形成するときに使用するフォトマ
スクの熱膨張や基板１の熱膨張による変位量あるいはフ
ォトマスクの描画誤差は、薄膜トランジスタ形成領域７
の短辺方向で小さいので、この方向において一直線に並
んだゲート電極２とソースおよびドレイン電極５，６と
の間の相対位置精度を高くできる。
【００３２】よって、ゲート電極２とソースおよびドレ
イン電極５，６とのオーバーラップ部８を最小限に止ど
めることが可能となる。このことを具体的な数値に基づ
いて説明する。
イン電極５，６とのオーバーラップ部８を最小限に止ど
めることが可能となる。このことを具体的な数値に基づ
いて説明する。
【００３３】この種の薄膜回路に用いられる基板１やフ
ォトマスクの材料には、通常、パイレックス等の低膨張
ガラスが使用されており、その熱膨張係数（線膨張率）
は、４×１０-6／℃前後である。
ォトマスクの材料には、通常、パイレックス等の低膨張
ガラスが使用されており、その熱膨張係数（線膨張率）
は、４×１０-6／℃前後である。
【００３４】また、薄膜回路の基板１の長手方向の寸法
は、回路の種類（イメージセンサ、サーマルヘッド、液
晶表示装置等）によって異なるが、大体５０〜５００ｍ
ｍ程度（長いものでは１ｍ程度）である。
は、回路の種類（イメージセンサ、サーマルヘッド、液
晶表示装置等）によって異なるが、大体５０〜５００ｍ
ｍ程度（長いものでは１ｍ程度）である。
【００３５】ここでは、代表値として２５０ｍｍを考え
ると、長手方向の膨張変位は、 ２５０ｍｍ×４×１０-6／℃＝１０-6ｍｍ／℃＝１μｍ
／℃ となる。
ると、長手方向の膨張変位は、 ２５０ｍｍ×４×１０-6／℃＝１０-6ｍｍ／℃＝１μｍ
／℃ となる。
【００３６】このような膨張変位、つまり、パターン位
置ずれを防止するために、基板１の熱膨張率に近いフォ
トマスクが使用されることが多い。しかしながら、フォ
トマスクのガラス材料は、フォトリソグラフィ工程に合
ったものが選ばれるので、基板１のガラス材料とは完全
には一致しない。
置ずれを防止するために、基板１の熱膨張率に近いフォ
トマスクが使用されることが多い。しかしながら、フォ
トマスクのガラス材料は、フォトリソグラフィ工程に合
ったものが選ばれるので、基板１のガラス材料とは完全
には一致しない。
【００３７】また、品質のばらつきや、工程中の熱履歴
も熱膨張率の不一致の原因となる。このような原因によ
り、フォトマスクと基板１の熱膨張率の違いは、一般
に、２０〜５０％程度となる。
も熱膨張率の不一致の原因となる。このような原因によ
り、フォトマスクと基板１の熱膨張率の違いは、一般
に、２０〜５０％程度となる。
【００３８】これらを考慮すると、上記パターン位置ず
れは、０．２〜０．５μｍ／℃程度となる。このパター
ン位置ずれは、フォトリソグラフィ工程により、更に大
きくなる。
れは、０．２〜０．５μｍ／℃程度となる。このパター
ン位置ずれは、フォトリソグラフィ工程により、更に大
きくなる。
【００３９】すなわち、フォトリソグラフィ工程では、
厳しい温度管理が行われているが、それでも数℃の変動
が生じる。この変動の代表値として、±３℃を考える
と、パターン位置ずれは±０．６〜１．５μｍとなる。
厳しい温度管理が行われているが、それでも数℃の変動
が生じる。この変動の代表値として、±３℃を考える
と、パターン位置ずれは±０．６〜１．５μｍとなる。
【００４０】一方、基板１の短手方向の寸法は、薄膜回
路の種類によって異なるが、イメージセンサのときには
５ｍｍ程度となる。この場合、短手方向のパターン位置
ずれは、長手方向のパターン位置ずれの場合と同様に考
えると、±０．００４〜０．０１μｍ程度になる。
路の種類によって異なるが、イメージセンサのときには
５ｍｍ程度となる。この場合、短手方向のパターン位置
ずれは、長手方向のパターン位置ずれの場合と同様に考
えると、±０．００４〜０．０１μｍ程度になる。
【００４１】本実施例では、キャリア走行方向（チャネ
ル長方向）を短手方向に選んだので、ゲート電極２とソ
ース電極４とのオーバーラップ部分８の面積及びゲート
電極２とソース電極４とのオーバーラップ部分８の面積
は、短手方向のパターン位置ずれの程度（±０．００４
〜０．０１μｍ）に比例する。
ル長方向）を短手方向に選んだので、ゲート電極２とソ
ース電極４とのオーバーラップ部分８の面積及びゲート
電極２とソース電極４とのオーバーラップ部分８の面積
は、短手方向のパターン位置ずれの程度（±０．００４
〜０．０１μｍ）に比例する。
【００４２】一方、従来では、キャリア走行方向を長手
方向に選んだので、ゲート電極とソース電極とのオーバ
ーラップ部分の面積及びゲート電極とソース電極とのオ
ーバーラップ部分の面積は、長手方向のパターン位置ず
れの程度（±０．６〜１．５μｍ）に比例する。
方向に選んだので、ゲート電極とソース電極とのオーバ
ーラップ部分の面積及びゲート電極とソース電極とのオ
ーバーラップ部分の面積は、長手方向のパターン位置ず
れの程度（±０．６〜１．５μｍ）に比例する。
【００４３】このように本実施例によれば、従来に比
べ、キャリア走行方向に関して位置ずれを極めて小さく
できるので、合わせマージンが少なくて済み、これよ
り、チャネル長方向に関して最小加工寸法に近いパター
ンを形成できる。
べ、キャリア走行方向に関して位置ずれを極めて小さく
できるので、合わせマージンが少なくて済み、これよ
り、チャネル長方向に関して最小加工寸法に近いパター
ンを形成できる。
【００４４】この結果、チャネル長が短くなり、オン抵
抗やゲート容量やスイッチングノイズの低減化が図れ
る。例えば、スイッチングノイズについては次のように
なる。スイッチングノイズは、ゲート容量ＣG に比例す
る。ゲート容量ＣG は、チャネル長をＬC 、チャネル方
向のゲート電極２とソース電極５との重なり寸法をΔＬ
S 、チャネル方向のゲート電極２とドレイン電極６との
重なり寸法をΔＬD 、ゲート幅をＷとすると、 εO εr ｗ（ＬC ＋ΔＬS ＋ΔＬD ）／ｔOX ここで、εO は真空の誘電率、εr はゲート絶縁膜３の
比誘電率、ｔOXはゲート絶縁膜３の膜厚である。
抗やゲート容量やスイッチングノイズの低減化が図れ
る。例えば、スイッチングノイズについては次のように
なる。スイッチングノイズは、ゲート容量ＣG に比例す
る。ゲート容量ＣG は、チャネル長をＬC 、チャネル方
向のゲート電極２とソース電極５との重なり寸法をΔＬ
S 、チャネル方向のゲート電極２とドレイン電極６との
重なり寸法をΔＬD 、ゲート幅をＷとすると、 εO εr ｗ（ＬC ＋ΔＬS ＋ΔＬD ）／ｔOX ここで、εO は真空の誘電率、εr はゲート絶縁膜３の
比誘電率、ｔOXはゲート絶縁膜３の膜厚である。
【００４５】上式からΔＬS 、ΔＬD が０．０１６μ
ｍ、０．０４μｍ、１．２μｍ、３μｍの場合のゲート
容量ＣG を評価した。これらの値は前述のパターン位置
ずれの上限（１．５μｍ、０．０１μｍ）、下限（０．
６μｍ、０．００４μｍ）の２倍である。２倍としたの
は、合わせマージンとして、パターン位置ずれの２倍を
見込む必要があるからである。
ｍ、０．０４μｍ、１．２μｍ、３μｍの場合のゲート
容量ＣG を評価した。これらの値は前述のパターン位置
ずれの上限（１．５μｍ、０．０１μｍ）、下限（０．
６μｍ、０．００４μｍ）の２倍である。２倍としたの
は、合わせマージンとして、パターン位置ずれの２倍を
見込む必要があるからである。
【００４６】下記表は、その結果で、ΔＬS 、ΔＬD が
０のときの値を１とした場合の相対値である。なお、Ｌ
C の代表値として３μｍ、１０μｍを選んだ。これは基
板寸法が大きい場合には、通常、ＬC が３〜１０μｍと
なるからである。また、Ｗは一定とした。
０のときの値を１とした場合の相対値である。なお、Ｌ
C の代表値として３μｍ、１０μｍを選んだ。これは基
板寸法が大きい場合には、通常、ＬC が３〜１０μｍと
なるからである。また、Ｗは一定とした。
【００４７】
【表１】
【００４８】この表から従来の場合（ΔＬS 、ΔＬD ＝
１．２、３）には、相対ゲート容量の値は１．２４、
１．６、８、３となり、２〜３程度であることが分か
る。一方、本実施例の場合（ΔＬS 、ΔＬD ＝０．０１
６、０．０４）には、相対ゲート容量の値は１．００２
〜１．０１で、ΔＬS 、ΔＬD が０の場合の値（＝１）
に十分近いことが分かる。
１．２、３）には、相対ゲート容量の値は１．２４、
１．６、８、３となり、２〜３程度であることが分か
る。一方、本実施例の場合（ΔＬS 、ΔＬD ＝０．０１
６、０．０４）には、相対ゲート容量の値は１．００２
〜１．０１で、ΔＬS 、ΔＬD が０の場合の値（＝１）
に十分近いことが分かる。
【００４９】このように、本実施例によれば、ゲート容
量を十分小さくできるので、それに比例するスイッチン
グノイズも十分低減できる。かくして本実施例によれ
ば、チャネル長方向のパターン位置ずれを小さくできる
ので合わせマージンが少なくて済み、これより、チャネ
ル長方向に関して最小加工寸法に近いパターンを形成で
きる。この結果、チャネル長が短くなり、オン抵抗やゲ
ート容量やスイッチングノイズの低減化が図れる。
量を十分小さくできるので、それに比例するスイッチン
グノイズも十分低減できる。かくして本実施例によれ
ば、チャネル長方向のパターン位置ずれを小さくできる
ので合わせマージンが少なくて済み、これより、チャネ
ル長方向に関して最小加工寸法に近いパターンを形成で
きる。この結果、チャネル長が短くなり、オン抵抗やゲ
ート容量やスイッチングノイズの低減化が図れる。
【００５０】なお、薄膜トランジスタ形成領域７の長手
方向においては、フォトマスク、基板の熱膨張や、フォ
トマスクの描画精度低下による電極形成位置の誤差が大
きくなるが、この方向では電極のオーバーラップ部等が
なく位置精度はあまり要求されないため問題はない。
方向においては、フォトマスク、基板の熱膨張や、フォ
トマスクの描画精度低下による電極形成位置の誤差が大
きくなるが、この方向では電極のオーバーラップ部等が
なく位置精度はあまり要求されないため問題はない。
【００５１】また、図１では各々の薄膜トランジスタの
ゲート電極が分離されているが、各トランジスタを同時
に動作させるような用途では、全ゲート電極を共通に形
成することも可能である。
ゲート電極が分離されているが、各トランジスタを同時
に動作させるような用途では、全ゲート電極を共通に形
成することも可能である。
【００５２】この場合、ゲート電極のゲート長Ｌ（チャ
ネル長）を一定に揃えておけばキャリア走行方向に直角
な方向、つまり、薄膜トランジスタ形成領域の長手方向
での位置合せはほとんど必要がなくなり、さらに有利で
ある。
ネル長）を一定に揃えておけばキャリア走行方向に直角
な方向、つまり、薄膜トランジスタ形成領域の長手方向
での位置合せはほとんど必要がなくなり、さらに有利で
ある。
【００５３】この発明の他の実施例を図２および図３に
示す。図２および図３においては、簡単のため図１
（ａ）と同様にゲート電極２、ソースおよびドレイン電
極５，６の位置関係のみを示している。
示す。図２および図３においては、簡単のため図１
（ａ）と同様にゲート電極２、ソースおよびドレイン電
極５，６の位置関係のみを示している。
【００５４】すなわち、図１の実施例においては、ゲー
ト電極２を同一直線上にライン状に配列したが、図２の
実施例に示すように、ゲート電極２を千鳥状に配列して
形成してもよい。
ト電極２を同一直線上にライン状に配列したが、図２の
実施例に示すように、ゲート電極２を千鳥状に配列して
形成してもよい。
【００５５】この場合、チャネル幅Ｗが大きくとれ、相
互コンダクタンスｇｍの大きな、つまり、オン抵抗のよ
り小さな良好な特性を有した薄膜トランジスタを高密度
に集積することができる。
互コンダクタンスｇｍの大きな、つまり、オン抵抗のよ
り小さな良好な特性を有した薄膜トランジスタを高密度
に集積することができる。
【００５６】図３に示す実施例は、ソースおよびドレイ
ン電極５，６を櫛型構造とした場合の例である。この場
合、ソース・ドレイン電極５，６間を流れる電流は主に
薄膜トランジスタ形成領域７の長手方向に直角な方向を
流れるキャリアによるものである。
ン電極５，６を櫛型構造とした場合の例である。この場
合、ソース・ドレイン電極５，６間を流れる電流は主に
薄膜トランジスタ形成領域７の長手方向に直角な方向を
流れるキャリアによるものである。
【００５７】したがって、この発明によれば、長手方向
に直角な方向において電極の位置合せ精度が高いため、
チャネル幅Ｗが大きくとれ、同様にｇｍの大きい薄膜ト
ランジスタを高密度に集積できることになる。
に直角な方向において電極の位置合せ精度が高いため、
チャネル幅Ｗが大きくとれ、同様にｇｍの大きい薄膜ト
ランジスタを高密度に集積できることになる。
【００５８】なお、この発明は上記した実施例に限定さ
れるものではなく、例えば、図１（ｂ）では薄膜トラン
ジスタとして逆スタガ構造のものを示したが、スタガ構
造あるいはコプレーナ構造の絶縁ゲート型トランジスタ
であっても同様である。
れるものではなく、例えば、図１（ｂ）では薄膜トラン
ジスタとして逆スタガ構造のものを示したが、スタガ構
造あるいはコプレーナ構造の絶縁ゲート型トランジスタ
であっても同様である。
【００５９】また、実施例では、薄膜トランジスタの活
性層として非晶質半導体膜を用いたが、高い移動度の膜
形成を目的としたＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎ
ｓｕｌａｔｏｒ）を用いて絶縁性基板上に大面積に結晶
シリコン膜を形成した場合にも、この発明を適用するこ
とができる。
性層として非晶質半導体膜を用いたが、高い移動度の膜
形成を目的としたＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎ
ｓｕｌａｔｏｒ）を用いて絶縁性基板上に大面積に結晶
シリコン膜を形成した場合にも、この発明を適用するこ
とができる。
【００６０】この発明に係る薄膜集積回路は、薄膜トラ
ンジスタのみを基板上に形成した装置に限られず、薄膜
トランジスタを他の薄膜素子と共に同一基板上に集積形
成した各種デバイスに適用することができる。
ンジスタのみを基板上に形成した装置に限られず、薄膜
トランジスタを他の薄膜素子と共に同一基板上に集積形
成した各種デバイスに適用することができる。
【００６１】すなわち、長尺な１次元光電変換素子アレ
イと薄膜トランジスタを主体とした信号読出し回路を同
一基板上に集積形成した密着型イメージセンサや長尺型
イメージセンサ、あるいは液晶表示素子を用いたディス
プレイ装置、薄膜による発熱抵抗体アレイと薄膜トラン
ジスタを用いた駆動回路を同一基板上に集積形成したサ
ーマルヘッド等である。
イと薄膜トランジスタを主体とした信号読出し回路を同
一基板上に集積形成した密着型イメージセンサや長尺型
イメージセンサ、あるいは液晶表示素子を用いたディス
プレイ装置、薄膜による発熱抵抗体アレイと薄膜トラン
ジスタを用いた駆動回路を同一基板上に集積形成したサ
ーマルヘッド等である。
【００６２】特に、イメージセンサの場合には光電変換
素子として、前記実施例で説明したような薄膜トランジ
スタと類似した非晶質半導体を金属電極と透光性電極で
サンドイッチしたような構造のフォトダイオードを使用
できるため、薄膜トランジスタと光電変換素子とを同時
に形成することができ、極めて好適である。
素子として、前記実施例で説明したような薄膜トランジ
スタと類似した非晶質半導体を金属電極と透光性電極で
サンドイッチしたような構造のフォトダイオードを使用
できるため、薄膜トランジスタと光電変換素子とを同時
に形成することができ、極めて好適である。
【００６３】
【発明の効果】以上詳説したように本発明によれば、複
数の薄膜絶縁ゲート型電界効果トランジスタの配列方向
として、同一のフォトマスクにより同時に形成される領
域内の複数の薄膜絶縁ゲート型トランジスタのそれぞれ
のチャネル幅方向が上記領域の長辺方向に一致し、それ
ぞれのチャネル長方向が上記領域の短辺方向に一致した
配列方向を採用することにより、オーバーラップ部に起
因する問題を招かずに、複数の薄膜絶縁ゲート型電界効
果トランジスタにおける各電極の位置合せを高精度に行
なうことができる。
数の薄膜絶縁ゲート型電界効果トランジスタの配列方向
として、同一のフォトマスクにより同時に形成される領
域内の複数の薄膜絶縁ゲート型トランジスタのそれぞれ
のチャネル幅方向が上記領域の長辺方向に一致し、それ
ぞれのチャネル長方向が上記領域の短辺方向に一致した
配列方向を採用することにより、オーバーラップ部に起
因する問題を招かずに、複数の薄膜絶縁ゲート型電界効
果トランジスタにおける各電極の位置合せを高精度に行
なうことができる。
【図１】本発明の一実施例に係る薄膜集積回路を示す平
面・断面図
面・断面図
【図２】本発明の他の実施例に係る薄膜集積回路を示す
平面図
平面図
【図３】本発明のさらに別の実施例に係る薄膜集積回路
を示す平面図
を示す平面図
【図４】本発明の効果を説明するための図
【図５】本発明の効果を説明するための他の図
１…基板 ２…ゲート電極 ３…ゲート絶縁膜 ４…非晶質半導体膜 ４´…ｎ+ ドーピング層 ５…ソース電極 ６…ドレイン電極 ７…薄膜トランジスタ形成領域 ８…オーバーラップ部
Claims (5)
- 【請求項１】絶縁性基板上に複数の薄膜絶縁ゲート型電
界効果トランジスタを形成してなる薄膜集積回路におい
て、 前記複数の薄膜絶縁ゲート型電界効果トランジスタの配
列方向として、同一のフォトマスクにより同時に形成さ
れる領域内の複数の薄膜絶縁ゲート型トランジスタのそ
れぞれのチャネル幅方向を前記領域の長辺方向に一致さ
せ、それぞれのチャネル長方向を前記領域の短辺方向に
一致させたことを特徴とする薄膜集積回路。 - 【請求項２】前記領域内の複数の薄膜絶縁ゲート型電界
効果トランジスタのゲート電極がゲート幅方向に配列さ
れていることを特徴とする請求項１に記載の薄膜集積回
路。 - 【請求項３】前記領域内の複数の薄膜絶縁ゲート型電界
効果トランジスタのゲート電極の配列が直線状であるこ
とを特徴とする請求項１に記載の薄膜集積回路。 - 【請求項４】前記領域内の複数の薄膜絶縁ゲート型電界
効果トランジスタのゲート電極の配列が千鳥状であるこ
とを特徴とする請求項１に記載の薄膜集積回路。 - 【請求項５】前記領域内の複数の薄膜絶縁ゲート型電界
効果トランジスタは他の薄膜素子と共に同一絶縁性基板
に形成されていることを特徴とする請求項１〜請求項４
のいずれかに記載の薄膜集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238095A JPH07202218A (ja) | 1995-01-30 | 1995-01-30 | 薄膜集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238095A JPH07202218A (ja) | 1995-01-30 | 1995-01-30 | 薄膜集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202728A Division JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202218A true JPH07202218A (ja) | 1995-08-04 |
Family
ID=11803675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238095A Pending JPH07202218A (ja) | 1995-01-30 | 1995-01-30 | 薄膜集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191026A (ja) * | 2005-01-06 | 2006-07-20 | Samsung Electronics Co Ltd | アレイ基板及びそれを有する表示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138967A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Photoelectric converter |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS5994459A (ja) * | 1982-11-19 | 1984-05-31 | Sanyo Electric Co Ltd | アモルフアスシリコン電界効果型トランジスタ |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
-
1995
- 1995-01-30 JP JP1238095A patent/JPH07202218A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138967A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Photoelectric converter |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS5994459A (ja) * | 1982-11-19 | 1984-05-31 | Sanyo Electric Co Ltd | アモルフアスシリコン電界効果型トランジスタ |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191026A (ja) * | 2005-01-06 | 2006-07-20 | Samsung Electronics Co Ltd | アレイ基板及びそれを有する表示装置 |
| US8493524B2 (en) | 2005-01-06 | 2013-07-23 | Samsung Display Co., Ltd. | Array substrate having a gate driving circuit with an improved output characteristic and a display apparatus having the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0519830B2 (ja) | ||
| JPH02275672A (ja) | 薄膜トランジスター | |
| US4404578A (en) | Structure of thin film transistors | |
| US4597001A (en) | Thin film field-effect transistors with tolerance to electrode misalignment | |
| JPS6412577A (en) | Thin film transistor | |
| EP0304824B1 (en) | Thin film mos transistor having pair of gate electrodes opposing across semiconductor layer | |
| JPH05283695A (ja) | 薄膜トランジスタ | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07202218A (ja) | 薄膜集積回路 | |
| JPH04279064A (ja) | 表示装置の製造方法 | |
| JPH0629319A (ja) | 薄膜トランジスタ | |
| JPH069214B2 (ja) | 薄膜集積回路の製造方法 | |
| JPH03291973A (ja) | 薄膜半導体装置 | |
| JPH0384963A (ja) | 薄膜トランジスタ | |
| JP2850332B2 (ja) | 薄膜トランジスタ | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JPS63296281A (ja) | 半導体装置 | |
| JPS62287666A (ja) | 電極の位置ずれを許容する薄膜電界効果トランジスタ | |
| JP2516030B2 (ja) | 薄膜トランジスタ | |
| JPH0888369A (ja) | 半導体装置 | |
| JP2586508B2 (ja) | Ｍｏｓトランジスタ | |
| JPH05183165A (ja) | 薄膜トランジスタ | |
| JP2525615B2 (ja) | トランジスタ | |
| JP2847745B2 (ja) | 薄膜トランジスタ | |
| JPH0595116A (ja) | 半導体装置及びその製造方法 |