JPH04279064A - 表示装置の製造方法 - Google Patents
表示装置の製造方法Info
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- JPH04279064A JPH04279064A JP3042077A JP4207791A JPH04279064A JP H04279064 A JPH04279064 A JP H04279064A JP 3042077 A JP3042077 A JP 3042077A JP 4207791 A JP4207791 A JP 4207791A JP H04279064 A JPH04279064 A JP H04279064A
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Landscapes
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶等の表示媒体を用
い、薄膜トランジスタ（以下では「ＴＦＴ」と称する）
をスイッチング素子として用いた表示装置に関する。
い、薄膜トランジスタ（以下では「ＴＦＴ」と称する）
をスイッチング素子として用いた表示装置に関する。
【０００２】
【従来の技術】従来より、液晶表示装置にはドライバモ
ノリシック型のＴＦＴ基板が用いられている。ドライバ
モノリシック型ＴＦＴ基板の一例を、図８に模式的に示
す。このドライバモノリシック型ＴＦＴ基板２０では、
絵素電極２１、ＴＦＴ２２等からなる表示部２３と、該
表示部２３を駆動するための駆動用ドライバ回路２５、
２５とが同一基板上に形成されている。駆動用ドライバ
回路２５には、表示部２３を駆動するためのＴＦＴ（図
示せず）が設けられている。従来より駆動用ドライバ回
路２５内のＴＦＴには、表示部２３のＴＦＴ２２と同じ
構成のものが用いられている。このようなＴＦＴ２２及
び駆動用ドライバ回路２５内のＴＦＴは、例えば図９に
示す構成を有している。絶縁性基板１上に形成された多
結晶シリコン層等の半導体層２の一部に、チャネル層９
と高不純物濃度領域（Ｎ＋領域）１０、１０とが形成さ
れている。チャネル層９の上方にはゲート絶縁膜３を挟
んでゲート電極４が設けられている。ゲート電極４及び
ゲート絶縁膜３上には層間絶縁膜６が形成され、高不純
物濃度領域１０、１０上のゲート絶縁膜３及び層間絶縁
膜６を貫いてコンタクトホール７、７がそれぞれ形成さ
れている。高不純物濃度領域１０、１０には電極８、８
がそれぞれコンタクトホール７、７を介して電気的に接
続されている。
ノリシック型のＴＦＴ基板が用いられている。ドライバ
モノリシック型ＴＦＴ基板の一例を、図８に模式的に示
す。このドライバモノリシック型ＴＦＴ基板２０では、
絵素電極２１、ＴＦＴ２２等からなる表示部２３と、該
表示部２３を駆動するための駆動用ドライバ回路２５、
２５とが同一基板上に形成されている。駆動用ドライバ
回路２５には、表示部２３を駆動するためのＴＦＴ（図
示せず）が設けられている。従来より駆動用ドライバ回
路２５内のＴＦＴには、表示部２３のＴＦＴ２２と同じ
構成のものが用いられている。このようなＴＦＴ２２及
び駆動用ドライバ回路２５内のＴＦＴは、例えば図９に
示す構成を有している。絶縁性基板１上に形成された多
結晶シリコン層等の半導体層２の一部に、チャネル層９
と高不純物濃度領域（Ｎ＋領域）１０、１０とが形成さ
れている。チャネル層９の上方にはゲート絶縁膜３を挟
んでゲート電極４が設けられている。ゲート電極４及び
ゲート絶縁膜３上には層間絶縁膜６が形成され、高不純
物濃度領域１０、１０上のゲート絶縁膜３及び層間絶縁
膜６を貫いてコンタクトホール７、７がそれぞれ形成さ
れている。高不純物濃度領域１０、１０には電極８、８
がそれぞれコンタクトホール７、７を介して電気的に接
続されている。
【０００３】このようなドライバモノリシック型ＴＦＴ
基板の表示部２３のＴＦＴ２２には、絵素電極２１に充
電された電荷をｌフレームの間保持する必要があるため
、低リーク電流特性が要求される。また、一定の時間内
に絵素電極２１に保持されていた電荷を放電させる必要
があるため、ある程度以上の大きさのオン電流を確保す
る必要がある。一方、駆動用ドライバ回路２５内のＴＦ
Ｔには、表示の高速化への対応の必要性から、チャネル
層９のキャリアの移動度が高いことが要求されている。 キャリアの移動度の高いチャネル層９を得るためには、
チャネル層９の層厚がある程度以上の大きさを有するこ
とが必要となる。例えば、多結晶シリコンの場合、高移
動度のチャネル層９を得るには、結晶粒を大きくするこ
とが必要であり、そのためには約１００ｎｍの層厚が必
要となる。ところが、チャネル層をこの程度の層厚とす
るとリーク電流が大きくなり、表示部２３のＴＦＴ２２
として用いるには適切ではなくなる。
基板の表示部２３のＴＦＴ２２には、絵素電極２１に充
電された電荷をｌフレームの間保持する必要があるため
、低リーク電流特性が要求される。また、一定の時間内
に絵素電極２１に保持されていた電荷を放電させる必要
があるため、ある程度以上の大きさのオン電流を確保す
る必要がある。一方、駆動用ドライバ回路２５内のＴＦ
Ｔには、表示の高速化への対応の必要性から、チャネル
層９のキャリアの移動度が高いことが要求されている。 キャリアの移動度の高いチャネル層９を得るためには、
チャネル層９の層厚がある程度以上の大きさを有するこ
とが必要となる。例えば、多結晶シリコンの場合、高移
動度のチャネル層９を得るには、結晶粒を大きくするこ
とが必要であり、そのためには約１００ｎｍの層厚が必
要となる。ところが、チャネル層をこの程度の層厚とす
るとリーク電流が大きくなり、表示部２３のＴＦＴ２２
として用いるには適切ではなくなる。
【０００４】このような問題点を解決するために、表示
部２３のＴＦＴ２２には図１０又は図１１に示す構造の
ものが適している。図１０のＴＦＴは、いわゆるデュア
ルゲート構造と呼ばれるものであ、ゲート電極４は２つ
のゲート電極４ａ及び４ｂからなる。リーク電流は、図
９のＤで示す２つのドレイン接合に於ける電界集中が原
因で生じるが、図１０の構造ではソース・ドレイン間の
電界が、４つのドレイン接合に分割されるため、リーク
電流が低減される。
部２３のＴＦＴ２２には図１０又は図１１に示す構造の
ものが適している。図１０のＴＦＴは、いわゆるデュア
ルゲート構造と呼ばれるものであ、ゲート電極４は２つ
のゲート電極４ａ及び４ｂからなる。リーク電流は、図
９のＤで示す２つのドレイン接合に於ける電界集中が原
因で生じるが、図１０の構造ではソース・ドレイン間の
電界が、４つのドレイン接合に分割されるため、リーク
電流が低減される。
【０００５】図１１のＴＦＴはいわゆるＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造と呼ば
れるもので、ドレイン接合に於ける不純物分布をなだら
かにして電界集中を緩和し、リーク電流の低減を図って
いる。
ｈｔｌｙ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造と呼ば
れるもので、ドレイン接合に於ける不純物分布をなだら
かにして電界集中を緩和し、リーク電流の低減を図って
いる。
【０００６】
【発明が解決しようとする課題】図１０のデュアルゲー
ト構造のＴＦＴでは、ゲート電極４が２つのゲート電極
部４ａ、４ｂに分割されているため、ＴＦＴの占める面
積を小さくすることができず、表示部に占めるＴＦＴの
面積の縮小化への要求に応えることができない。また、
リーク電流の低減の効果が必ずしも十分ではない。
ト構造のＴＦＴでは、ゲート電極４が２つのゲート電極
部４ａ、４ｂに分割されているため、ＴＦＴの占める面
積を小さくすることができず、表示部に占めるＴＦＴの
面積の縮小化への要求に応えることができない。また、
リーク電流の低減の効果が必ずしも十分ではない。
【０００７】ＬＤＤ構造のＴＦＴでは、リーク電流の低
減効果は十分現れているが、オン電流も減少してしまう
という問題点がある。また、レジストマスクを用いて高
不純物濃度領域１０、１０を形成するため、図１１に示
すように、高不純物濃度領域１０、１０のそれぞれの長
さＬ１とＬ２が等しくならず、ＴＦＴの特性が非対象と
なる。更に、デュアルゲート構造のＴＦＴと同様に、Ｔ
ＦＴの占める面積を小さくすることができないという問
題点もある。前述のように、従来のドライバモノリシッ
ク型のＴＦＴ基板では、表示部のＴＦＴと駆動用ドライ
バ回路内のＴＦＴとが同時に形成されるため、これらの
ＴＦＴに要求される特性を同時に満足させることはでき
なかった。
減効果は十分現れているが、オン電流も減少してしまう
という問題点がある。また、レジストマスクを用いて高
不純物濃度領域１０、１０を形成するため、図１１に示
すように、高不純物濃度領域１０、１０のそれぞれの長
さＬ１とＬ２が等しくならず、ＴＦＴの特性が非対象と
なる。更に、デュアルゲート構造のＴＦＴと同様に、Ｔ
ＦＴの占める面積を小さくすることができないという問
題点もある。前述のように、従来のドライバモノリシッ
ク型のＴＦＴ基板では、表示部のＴＦＴと駆動用ドライ
バ回路内のＴＦＴとが同時に形成されるため、これらの
ＴＦＴに要求される特性を同時に満足させることはでき
なかった。
【０００８】本発明はこのような問題点を解決するもの
であり、本発明の目的は、表示部のＴＦＴに要求される
特性と、駆動用ドライバ回路内のＴＦＴに要求される特
性とを同時に満足させた表示装置を提供することである
。
であり、本発明の目的は、表示部のＴＦＴに要求される
特性と、駆動用ドライバ回路内のＴＦＴに要求される特
性とを同時に満足させた表示装置を提供することである
。
【０００９】
【課題を解決するための手段】本発明の表示装置は、一
対の絶縁性基板と、該一対の基板の一方に形成された絵
素電極と、駆動用ドライバ回路と、該絵素電極に接続さ
れた第１薄膜トランジスタと、駆動用ドライバ回路を構
成する第２薄膜トランジスタと、を有する表示装置であ
って、該１薄膜トランジスタのチャネル層の層厚が、該
第２薄膜トランジスタのチャネル層の層厚より小さく設
定されており、そのことによって上記目的が達成される
。
対の絶縁性基板と、該一対の基板の一方に形成された絵
素電極と、駆動用ドライバ回路と、該絵素電極に接続さ
れた第１薄膜トランジスタと、駆動用ドライバ回路を構
成する第２薄膜トランジスタと、を有する表示装置であ
って、該１薄膜トランジスタのチャネル層の層厚が、該
第２薄膜トランジスタのチャネル層の層厚より小さく設
定されており、そのことによって上記目的が達成される
。
【００１０】
【作用】ＴＦＴのリーク電流は、チャネル層の層厚を薄
くすることによって低減することができる。即ち、チャ
ネル層の層厚を小さくすればドレイン接合部の面積が小
さくなり、リーク電流が低下する。本発明では、表示部
の絵素電極に接続されているＴＦＴのチャネル層の層厚
を小さくすることにより、表示部のＴＦＴのリーク電流
が低減される。また、駆動用ドライバ回路内のＴＦＴの
チャネル層の層厚を大きくすることにより、チャネル層
のキャリア移動度を高めることができる。
くすることによって低減することができる。即ち、チャ
ネル層の層厚を小さくすればドレイン接合部の面積が小
さくなり、リーク電流が低下する。本発明では、表示部
の絵素電極に接続されているＴＦＴのチャネル層の層厚
を小さくすることにより、表示部のＴＦＴのリーク電流
が低減される。また、駆動用ドライバ回路内のＴＦＴの
チャネル層の層厚を大きくすることにより、チャネル層
のキャリア移動度を高めることができる。
【００１１】
【実施例】本発明の実施例について以下に説明する。図
１に本発明の表示装置を構成するＴＦＴ基板の断面図を
示す。また、図２及び図３に図１のＴＦＴ基板の製造工
程を示す。図１に於て、第１ＴＦＴ１５は表示部に設け
られ、第２ＴＦＴ１６は駆動用ドライバ回路に設けられ
る。ＴＦＴ１５のチャネル層９ａの層厚は、ＴＦＴ１６
のチャネル層９ｂの層厚よりも小さく設定されている。
１に本発明の表示装置を構成するＴＦＴ基板の断面図を
示す。また、図２及び図３に図１のＴＦＴ基板の製造工
程を示す。図１に於て、第１ＴＦＴ１５は表示部に設け
られ、第２ＴＦＴ１６は駆動用ドライバ回路に設けられ
る。ＴＦＴ１５のチャネル層９ａの層厚は、ＴＦＴ１６
のチャネル層９ｂの層厚よりも小さく設定されている。
【００１２】このＴＦＴ基板を製造工程に従って説明す
る。まず、石英等の絶縁性基板１上にアモルファスシリ
コンが、ＣＶＤ法を用いて１００ｎｍの厚さに堆積され
る。このアモルファスシリコン層を、例えば６００℃、
約４８時間アニールすることにより多結晶シリコン層が
得られる。アモルファスシリコン層の層厚が小さいと、
得られる多結晶シリコンの結晶粒は小さくなるので、高
いキャリア移動度の多結晶シリコンを得るには少なくと
も５０ｎｍの層厚がアモルファスシリコン層には必要と
される。この多結晶シリコン層がホトリソグラフィ法及
びドライエッチング法によってパターニングされ、半導
体層２、２が形成される（図２）。
る。まず、石英等の絶縁性基板１上にアモルファスシリ
コンが、ＣＶＤ法を用いて１００ｎｍの厚さに堆積され
る。このアモルファスシリコン層を、例えば６００℃、
約４８時間アニールすることにより多結晶シリコン層が
得られる。アモルファスシリコン層の層厚が小さいと、
得られる多結晶シリコンの結晶粒は小さくなるので、高
いキャリア移動度の多結晶シリコンを得るには少なくと
も５０ｎｍの層厚がアモルファスシリコン層には必要と
される。この多結晶シリコン層がホトリソグラフィ法及
びドライエッチング法によってパターニングされ、半導
体層２、２が形成される（図２）。
【００１３】次に、駆動用ドライバ回路内の第２ＴＦＴ
１６の半導体層２上にレジストが形成され、表示部の第
１ＴＦＴ１５の半導体層２をエッチングすることにより
、層厚の小さい半導体層２ａが得られる。半導体層２ａ
の層厚は、例えば、約４０ｎｍである。その後、レジス
ト５は除去される。
１６の半導体層２上にレジストが形成され、表示部の第
１ＴＦＴ１５の半導体層２をエッチングすることにより
、層厚の小さい半導体層２ａが得られる。半導体層２ａ
の層厚は、例えば、約４０ｎｍである。その後、レジス
ト５は除去される。
【００１４】次に、シリコン酸化物からなるゲート絶縁
膜３が、ＣＶＤ法によって基板１上の全面に１００ｎｍ
の厚さに形成される。更にゲート絶縁膜３上に、ＴＦＴ
１５及び１６のそれぞれのゲート電極４ａ、４ｂがパタ
ーン形成される。これらのゲート電極４ａ、４ｂをマス
クとして、イオン注入法によってチャネル層９ａ、９ｂ
以外の部分に不純物がドープされる。これにより、ＴＦ
Ｔ１５のチャネル層９ａ、高不純物濃度領域１０ａ、１
０ａ、並びにＴＦＴ１６のチャネル層９ｂ、高不純物濃
度領域１０ｂ、１０ｂが形成される。
膜３が、ＣＶＤ法によって基板１上の全面に１００ｎｍ
の厚さに形成される。更にゲート絶縁膜３上に、ＴＦＴ
１５及び１６のそれぞれのゲート電極４ａ、４ｂがパタ
ーン形成される。これらのゲート電極４ａ、４ｂをマス
クとして、イオン注入法によってチャネル層９ａ、９ｂ
以外の部分に不純物がドープされる。これにより、ＴＦ
Ｔ１５のチャネル層９ａ、高不純物濃度領域１０ａ、１
０ａ、並びにＴＦＴ１６のチャネル層９ｂ、高不純物濃
度領域１０ｂ、１０ｂが形成される。
【００１５】次に、基板１上の全面にＣＶＤ法によって
シリコン酸化物からなる層間絶縁膜６が形成される。高
不純物濃度領域１０ａ、１０ａ及び１０ｂ、１０ｂ上の
層間絶縁膜６の部分にそれぞれコンタクトホール７ａ、
７ａ及び７ｂ、７ｂが形成され、これらのコンタクトホ
ールを介して、それぞれの高不純物濃度領域上に電極８
ａ、８ａ及び８ｂ、８ｂが電気的に接続される。
シリコン酸化物からなる層間絶縁膜６が形成される。高
不純物濃度領域１０ａ、１０ａ及び１０ｂ、１０ｂ上の
層間絶縁膜６の部分にそれぞれコンタクトホール７ａ、
７ａ及び７ｂ、７ｂが形成され、これらのコンタクトホ
ールを介して、それぞれの高不純物濃度領域上に電極８
ａ、８ａ及び８ｂ、８ｂが電気的に接続される。
【００１６】図１のＴＦＴ基板は、図４〜図７に示す製
造工程によって作製することもできる。図４に示すよう
に、前述と同様に多結晶シリコンからなる半導体層２、
２が形成された後、これらの半導体層２、２の上面を酸
化して、シリコン酸化膜１７、１７が３０ｎｍの厚さに
形成される。更に基板１上の全面に、ＬＰＣＶＤ法を用
いてＳｉ３Ｎ４層１８が１２０ｎｍの厚さに堆積される
（図５）。
造工程によって作製することもできる。図４に示すよう
に、前述と同様に多結晶シリコンからなる半導体層２、
２が形成された後、これらの半導体層２、２の上面を酸
化して、シリコン酸化膜１７、１７が３０ｎｍの厚さに
形成される。更に基板１上の全面に、ＬＰＣＶＤ法を用
いてＳｉ３Ｎ４層１８が１２０ｎｍの厚さに堆積される
（図５）。
【００１７】次に、ホトリソグラフィ法及びエッチング
により、表示部上のＳｉ３Ｎ４層１８が除去される。次
に、残された駆動用ドライバ回路上のＳｉ３Ｎ４層１８
をマスクとして、１０００℃のスチーム雰囲気で酸化を
行い、表示部のＴＦＴ１５のチャネル層２ａを形成した
（図６）。チャネル層２ａの層厚は、前述と同様に４０
ｎｍである。この酸化によって生成する酸化膜１９の厚
さは、約１２０ｎｍである。
により、表示部上のＳｉ３Ｎ４層１８が除去される。次
に、残された駆動用ドライバ回路上のＳｉ３Ｎ４層１８
をマスクとして、１０００℃のスチーム雰囲気で酸化を
行い、表示部のＴＦＴ１５のチャネル層２ａを形成した
（図６）。チャネル層２ａの層厚は、前述と同様に４０
ｎｍである。この酸化によって生成する酸化膜１９の厚
さは、約１２０ｎｍである。
【００１８】次に、熱リン酸を用いてエッチングを行い
、次いで希弗酸を用いてエッチングを行うことにより、
半導体層２及び半導体層２ａを露出させる（図７）。以
後の工程は、前述と同様である。
、次いで希弗酸を用いてエッチングを行うことにより、
半導体層２及び半導体層２ａを露出させる（図７）。以
後の工程は、前述と同様である。
【００１９】本実施例の構造を有する第１ＴＦＴ１５及
び第２ＴＦＴ１６の、キャリアの移動度及びリーク電流
（オフ電流）の測定結果を表１に示す。表１は、ゲート
電極４ａ及び４ｂの長さＬが共に６μｍ、幅が共に２０
μｍのｎ−チャネルＴＦＴについての測定結果である。
び第２ＴＦＴ１６の、キャリアの移動度及びリーク電流
（オフ電流）の測定結果を表１に示す。表１は、ゲート
電極４ａ及び４ｂの長さＬが共に６μｍ、幅が共に２０
μｍのｎ−チャネルＴＦＴについての測定結果である。
【００２０】
【表１】
【００２１】表１に示すように、表示部のＴＦＴ１５の
チャネル層９ａの層厚は、駆動用ドライバ回路内のＴＦ
Ｔ１６のチャネル層９ｂの層厚より小さく設定されてい
るので、ＴＦＴ１５のリーク電流をＴＦＴ１６のリーク
電流より小さくすることができる。また、ＴＦＴ１６の
チャネル層９ｂの層厚を大きくすることができるので、
チャネル層９ｂ内のキャリアの移動度を上げることがで
きる。
チャネル層９ａの層厚は、駆動用ドライバ回路内のＴＦ
Ｔ１６のチャネル層９ｂの層厚より小さく設定されてい
るので、ＴＦＴ１５のリーク電流をＴＦＴ１６のリーク
電流より小さくすることができる。また、ＴＦＴ１６の
チャネル層９ｂの層厚を大きくすることができるので、
チャネル層９ｂ内のキャリアの移動度を上げることがで
きる。
【００２２】本実施例では、第１ＴＦＴ１５及び第２Ｔ
ＦＴ１６を図９に示す構造と同様の構造としたが、デュ
アルゲート構造、またはＬＤＤ構造とすることもできる
。
ＦＴ１６を図９に示す構造と同様の構造としたが、デュ
アルゲート構造、またはＬＤＤ構造とすることもできる
。
【００２３】
【発明の効果】本発明の表示装置では、表示部のＴＦＴ
のチャネル層の層厚が小さく設定されている。従って、
表示部のＴＦＴのリーク電流を小さくすることができる
。また、駆動用ドライバ回路内のＴＦＴのチャネル層の
層厚を大きくすることができるので、キャリアの移動度
を上げることができる。このように、本発明によれば表
示部のＴＦＴと駆動用ドライバ回路内のＴＦＴとのチャ
ネル層の層厚を別々に設定できるので、それぞれに適し
た特性を付与することができる。
のチャネル層の層厚が小さく設定されている。従って、
表示部のＴＦＴのリーク電流を小さくすることができる
。また、駆動用ドライバ回路内のＴＦＴのチャネル層の
層厚を大きくすることができるので、キャリアの移動度
を上げることができる。このように、本発明によれば表
示部のＴＦＴと駆動用ドライバ回路内のＴＦＴとのチャ
ネル層の層厚を別々に設定できるので、それぞれに適し
た特性を付与することができる。
【図１】本発明の表示装置を構成するＴＦＴ基板の断面
図である。
図である。
【図２】図１のＴＦＴ基板の製造工程を示す図である。
【図３】図１のＴＦＴ基板の製造工程を示す図である。
【図４】図１のＴＦＴ基板の他の製造工程を示す図であ
る。
る。
【図５】図１のＴＦＴ基板の他の製造工程を示す図であ
る。
る。
【図６】図１のＴＦＴ基板の他の製造工程を示す図であ
る。
る。
【図７】図１のＴＦＴ基板の他の製造工程を示す図であ
る。
る。
【図８】ドライバモノリシック型ＴＦＴ基板の一例を示
す平面模式図である。
す平面模式図である。
【図９】図８のＴＦＴ基板に形成されるＴＦＴの断面図
である。
である。
【図１０】ＴＦＴ基板上に形成される他のＴＦＴの断面
図である。
図である。
【図１１】ＴＦＴ基板上に形成される他のＴＦＴの断面
図である。
図である。
１ 絶縁性基板
２，２ａ，２ｂ 半導体層
３ ゲート絶縁膜
４ａ，４ｂ ゲート電極
５ レジスト
６ 層間絶縁膜
７ａ，７ｂ コンタクトホール
８ａ，８ｂ 電極
９ａ，９ｂ チャネル層
１０ａ，１０ｂ 高不純物濃度領域
１５ 表示部のＴＦＴ（第１ＴＦＴ）１６ 駆動用
ドライバ回路内のＴＦＴ（第２ＴＦＴ）１７ シリコ
ン酸化膜 １８ Ｓｉ３Ｎ４層
ドライバ回路内のＴＦＴ（第２ＴＦＴ）１７ シリコ
ン酸化膜 １８ Ｓｉ３Ｎ４層
Claims (1)
- 【請求項１】一対の絶縁性基板と、該一対の基板の一方
に形成された絵素電極と、駆動用ドライバ回路と、該絵
素電極に接続された第１薄膜トランジスタと、駆動用ド
ライバ回路を構成する第２薄膜トランジスタと、を有す
る表示装置であって、該１薄膜トランジスタのチャネル
層の層厚が、該第２薄膜トランジスタのチャネル層の層
厚より小さく設定されている表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042077A JPH04279064A (ja) | 1991-03-07 | 1991-03-07 | 表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042077A JPH04279064A (ja) | 1991-03-07 | 1991-03-07 | 表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04279064A true JPH04279064A (ja) | 1992-10-05 |
Family
ID=12625997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042077A Pending JPH04279064A (ja) | 1991-03-07 | 1991-03-07 | 表示装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JPH04279064A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970609 |