JPH03165575A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH03165575A JPH03165575A JP30561789A JP30561789A JPH03165575A JP H03165575 A JPH03165575 A JP H03165575A JP 30561789 A JP30561789 A JP 30561789A JP 30561789 A JP30561789 A JP 30561789A JP H03165575 A JPH03165575 A JP H03165575A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関するものである。
薄膜トランジスタを用いた密着イメージセンサあるいは
液晶表示装置の開発が各所において行われている。薄膜
トランジスタは現在では、非晶質シリコンあるいは多結
晶シリコンを素材とするものが一般的となりつつある。
液晶表示装置の開発が各所において行われている。薄膜
トランジスタは現在では、非晶質シリコンあるいは多結
晶シリコンを素材とするものが一般的となりつつある。
非晶質シリコンを用いた薄膜トランジスタは移動度が低
いが、低いリーク電流を得ることができるためおもに液
晶表示装置などに用いられている。
いが、低いリーク電流を得ることができるためおもに液
晶表示装置などに用いられている。
一方、多結晶シリコン薄膜を用いた薄膜トランジスタは
大きな移動度を持つため、駆動系を含めた回路構成が可
能である。しかしながら、多結晶シリコンを用いた薄膜
トランジスタはリーク電流が大きくなりやすいという特
徴を有していた。
大きな移動度を持つため、駆動系を含めた回路構成が可
能である。しかしながら、多結晶シリコンを用いた薄膜
トランジスタはリーク電流が大きくなりやすいという特
徴を有していた。
前述した多結晶シリコン薄膜トランジスタのリーク電流
を低く抑えるために、いままでいくつかの工夫がなされ
てきた。
を低く抑えるために、いままでいくつかの工夫がなされ
てきた。
第１に薄膜トランジスタのチャネル層となる多結晶シリ
コンの膜厚を薄くすることである。この方法は実際には
チャネル層を５０ｎｍ以下に設定しなければならず、ソ
ース領域とドレイン領域がコンタクト不良になり易いと
いう欠点を有していた。
コンの膜厚を薄くすることである。この方法は実際には
チャネル層を５０ｎｍ以下に設定しなければならず、ソ
ース領域とドレイン領域がコンタクト不良になり易いと
いう欠点を有していた。
第２ゲート電極を分割する多ゲート電極構造である。こ
の方法は、ゲート電極を分割することによってドレイン
電圧の分割を行うものである。しかしながら、複数のゲ
ート電極を設けなければならないためトランジスタ領域
の占有面積が大きくなるという欠点を有していた。
の方法は、ゲート電極を分割することによってドレイン
電圧の分割を行うものである。しかしながら、複数のゲ
ート電極を設けなければならないためトランジスタ領域
の占有面積が大きくなるという欠点を有していた。
第３に高ドープ低抵抗のソース領域あるいはドレイン領
域とノンドープ高抵抗のチャネル領域の間に、低ドープ
の領域を挿入する方法である。この構造はＬＤＤ構造と
して知られている。ただし、この構造を作製するために
は低ドープ層を作製するために新たにフォトリソグラフ
ィー工程ととイオン注入工程が必要である。このため、
薄膜トランジスタ作製工程が長くなるという欠点を有し
ていた。
域とノンドープ高抵抗のチャネル領域の間に、低ドープ
の領域を挿入する方法である。この構造はＬＤＤ構造と
して知られている。ただし、この構造を作製するために
は低ドープ層を作製するために新たにフォトリソグラフ
ィー工程ととイオン注入工程が必要である。このため、
薄膜トランジスタ作製工程が長くなるという欠点を有し
ていた。
本発明は上記問題点を解決した低リーク電流の多結晶薄
膜トランジスタ及びその製造方法を提供することにある
。
膜トランジスタ及びその製造方法を提供することにある
。
本発明の多結晶シリコン薄膜トランジスタは、チャネル
層に多結晶シリコン薄膜を用いた多結晶シリコン薄膜ト
ランジスタにおいて、ゲート電極直下のノンドープ多結
晶シリコン層とソース領域あるいはトレイン領域である
高濃度ドープ多結晶シリコン層との間に厚さ１１０００
ｎ以下のノンドープ多結晶シリコン層を有する構成にな
っている。
層に多結晶シリコン薄膜を用いた多結晶シリコン薄膜ト
ランジスタにおいて、ゲート電極直下のノンドープ多結
晶シリコン層とソース領域あるいはトレイン領域である
高濃度ドープ多結晶シリコン層との間に厚さ１１０００
ｎ以下のノンドープ多結晶シリコン層を有する構成にな
っている。
本発明の多結晶シリコン薄膜トランジスタを作る製造方
法は、チャネル層となる多結晶シリコンを作製した後、
該チャネル層上部にゲート酸化膜を形成し、該ゲート酸
化膜上部にゲート電極を形成し、該ゲート電極を熱酸化
し、イオン注入を行うことによりチャネル層内にドレイ
ン領域とソース領域を作製することから構成される。
法は、チャネル層となる多結晶シリコンを作製した後、
該チャネル層上部にゲート酸化膜を形成し、該ゲート酸
化膜上部にゲート電極を形成し、該ゲート電極を熱酸化
し、イオン注入を行うことによりチャネル層内にドレイ
ン領域とソース領域を作製することから構成される。
はじめに本発明による薄膜トランジスタの作製方法につ
いて第１図を用いて説明する。はじめに第１図（ａ）に
示すように、チャネル層となる第１層多結晶シリコン薄
膜１０１を基板上に形成、成形する。前記工程の後、第
１図（ｂ）に示すように、ゲート酸化膜１０２を第１層
多結晶シリコン薄膜に形成する。続いて、第１図（Ｃ）
に示すように、ゲート電極１０３である多結晶シリコン
をゲート酸化膜１０２の上に形成、成形する。前記工程
の後、熱酸化工程により第１図（ｄ）に示すように酸化
膜を形成する。引続き、イオン注入によりソース領域１
０４とドレイン領域１０５の形成を行う、前記イオン注
入工程においては、第１図（ｄ）に示すようにイオンの
打ち込まれる領域の境界Ａが実際のゲート電極直下Ｂよ
り外側になる。ゲート電極となる多結晶シリコンを熱酸
化することによるゲート電極側面の酸化膜が存在するた
めである。この後、第１図（ｅ）に示すように絶縁膜を
形成、加工し、第１図（ｆ）に示すように配線電極１０
６を形成する。
いて第１図を用いて説明する。はじめに第１図（ａ）に
示すように、チャネル層となる第１層多結晶シリコン薄
膜１０１を基板上に形成、成形する。前記工程の後、第
１図（ｂ）に示すように、ゲート酸化膜１０２を第１層
多結晶シリコン薄膜に形成する。続いて、第１図（Ｃ）
に示すように、ゲート電極１０３である多結晶シリコン
をゲート酸化膜１０２の上に形成、成形する。前記工程
の後、熱酸化工程により第１図（ｄ）に示すように酸化
膜を形成する。引続き、イオン注入によりソース領域１
０４とドレイン領域１０５の形成を行う、前記イオン注
入工程においては、第１図（ｄ）に示すようにイオンの
打ち込まれる領域の境界Ａが実際のゲート電極直下Ｂよ
り外側になる。ゲート電極となる多結晶シリコンを熱酸
化することによるゲート電極側面の酸化膜が存在するた
めである。この後、第１図（ｅ）に示すように絶縁膜を
形成、加工し、第１図（ｆ）に示すように配線電極１０
６を形成する。
本発明の多結晶シリコン薄膜トランジスタを第２図を用
いて説明する。第２図に示すようにソース領域２０１あ
るいはドレイン領域２０２とゲート電極２０４直下のチ
ャネル領域の間にイオン注入していない高抵抗多結晶シ
リコン層２０３が存在することである。
いて説明する。第２図に示すようにソース領域２０１あ
るいはドレイン領域２０２とゲート電極２０４直下のチ
ャネル領域の間にイオン注入していない高抵抗多結晶シ
リコン層２０３が存在することである。
通常のフォトリソグラフィー工程により前記高抵抗多結
晶シリコン層を作製する場合には前記高抵抗多結晶シリ
コン層幅１μｍ以下にすることは困難である。このため
、ゲート電極に電圧を印加した場合にチャネル領域に直
列につながる抵抗が大きく低いオン電流しか得ることが
できない、さらに高抵抗多結晶層を作成するため新たに
フォトリソグラフィー工程を追加しなければならず工程
が長くなるという欠陥を有している。一方、本発明によ
れば高抵抗多結晶シリコン層の幅をゲート電極の酸化膜
厚によって制御することができるなめ容易に１μｍ以下
の値に設定することができる。このなめ、高いオン電流
を保ったままオフ電流を低く抑えることができる。また
、高抵抗多結晶シリコン層を設けるために新たにフォト
リソグラフィー工程を追加する必要がない。
晶シリコン層を作製する場合には前記高抵抗多結晶シリ
コン層幅１μｍ以下にすることは困難である。このため
、ゲート電極に電圧を印加した場合にチャネル領域に直
列につながる抵抗が大きく低いオン電流しか得ることが
できない、さらに高抵抗多結晶層を作成するため新たに
フォトリソグラフィー工程を追加しなければならず工程
が長くなるという欠陥を有している。一方、本発明によ
れば高抵抗多結晶シリコン層の幅をゲート電極の酸化膜
厚によって制御することができるなめ容易に１μｍ以下
の値に設定することができる。このなめ、高いオン電流
を保ったままオフ電流を低く抑えることができる。また
、高抵抗多結晶シリコン層を設けるために新たにフォト
リソグラフィー工程を追加する必要がない。
本発明の薄膜トランジスタの製造方法の実施例について
第３図を用いて説明する。第３図（ａ）に示すように石
英基板３００を洗浄後、この基板上に、化学気相反応法
により多結晶シリコン薄膜３０１を１５０ｎｍ堆積し、
フォトリソグラフィー工程により島状に成形する。前記
工程後、第３図（ｂ）に示すように熱酸化工程によりゲ
ート酸化膜３０２を形成する。さらに多結晶シリコン薄
膜を気相化学反応法により２００ｎｍ堆積しリン拡散し
た後フォトリソグラフィー工程により成形し、第３図（
ｃ）に示すようにゲート電極３０３を作製する。前記工
程の後、第３図（ｄ）に示すように熱酸化してゲート電
極表面に酸化膜３０２ａを３００ｎｍ形成する。前記工
程の後、イオン注入を行いＩ Ｘ １０１５ｃｔｓ−２
のリンを打ち込み、ソース領域３０４及びドレイン領域
３０５を形成する。前記工程の後、気相化学反応法によ
り酸化シリコン膜を厚さ５００ｎｍ形成し、フォトリソ
グラフィー工程によりコンタクトホール３１０を第３図
（ｅ）に示すように形成する。前記工程の後、第３図（
ｆ）に示すように配線材としてアルミニウムをスパッタ
法により成膜しフォトリソグラフィー工程を経て成形、
ドレイン電極３０７とソース電極３０６を形成する。前
記工程の後、水素放電に曝す。
第３図を用いて説明する。第３図（ａ）に示すように石
英基板３００を洗浄後、この基板上に、化学気相反応法
により多結晶シリコン薄膜３０１を１５０ｎｍ堆積し、
フォトリソグラフィー工程により島状に成形する。前記
工程後、第３図（ｂ）に示すように熱酸化工程によりゲ
ート酸化膜３０２を形成する。さらに多結晶シリコン薄
膜を気相化学反応法により２００ｎｍ堆積しリン拡散し
た後フォトリソグラフィー工程により成形し、第３図（
ｃ）に示すようにゲート電極３０３を作製する。前記工
程の後、第３図（ｄ）に示すように熱酸化してゲート電
極表面に酸化膜３０２ａを３００ｎｍ形成する。前記工
程の後、イオン注入を行いＩ Ｘ １０１５ｃｔｓ−２
のリンを打ち込み、ソース領域３０４及びドレイン領域
３０５を形成する。前記工程の後、気相化学反応法によ
り酸化シリコン膜を厚さ５００ｎｍ形成し、フォトリソ
グラフィー工程によりコンタクトホール３１０を第３図
（ｅ）に示すように形成する。前記工程の後、第３図（
ｆ）に示すように配線材としてアルミニウムをスパッタ
法により成膜しフォトリソグラフィー工程を経て成形、
ドレイン電極３０７とソース電極３０６を形成する。前
記工程の後、水素放電に曝す。
比較のために、第４図に示すような従来技術による多結
晶薄膜トランジスタを作製した。第３図（ｆ）に示す本
発明の薄膜トランジスタと従来技術による第４図に示す
薄膜トランジスタ両者の特性を第５図に示す。第５図に
示すように本発明の薄膜トランジスタ構造においてはオ
フ電流が低減されていることが分かる。
晶薄膜トランジスタを作製した。第３図（ｆ）に示す本
発明の薄膜トランジスタと従来技術による第４図に示す
薄膜トランジスタ両者の特性を第５図に示す。第５図に
示すように本発明の薄膜トランジスタ構造においてはオ
フ電流が低減されていることが分かる。
第１図は、本発明の多結晶シリコン薄膜トランジスタの
製造方法を説明するための図、第２図は、本発明の多結
晶シリコン薄膜トランジスタを説明するための図。第３
図は、本発明の詳細な説明するための図、第４図は、本
発明と実施例と比較するために作製した従来技術による
多結晶シリコン薄膜トランジストタの断面図、第５図は
、本発明と従来技術による多結晶薄膜トランジスタの特
性図。 １０１・・・第１層多結晶シリコン層、１０２・・・ゲ
ート酸化膜、１０３・・・ゲート電極、１０４ソース電
極、１０５・・・ドレイン電極、１０６・・・配線電極
、２０１・・・ソース領域、２０２・・・トレイン領域
、２０３・・・高抵抗多結晶シリコン層、２０４・・・
ゲート電極、３０１・・・多結晶シリコン薄膜、３０２
・・・ゲート酸化膜、３０３・・・ゲート電極、３０４
・・・ソース領域、３０５・・・ドレイン領域、３０６
・・・ソース電極。 “−理人弁理士内原 晋 万 図 ２０４７ニト囁ｉオ！し 万 ？ 図 刀 図 馬 図 ワード電圧 （Ｖン 声 図
製造方法を説明するための図、第２図は、本発明の多結
晶シリコン薄膜トランジスタを説明するための図。第３
図は、本発明の詳細な説明するための図、第４図は、本
発明と実施例と比較するために作製した従来技術による
多結晶シリコン薄膜トランジストタの断面図、第５図は
、本発明と従来技術による多結晶薄膜トランジスタの特
性図。 １０１・・・第１層多結晶シリコン層、１０２・・・ゲ
ート酸化膜、１０３・・・ゲート電極、１０４ソース電
極、１０５・・・ドレイン電極、１０６・・・配線電極
、２０１・・・ソース領域、２０２・・・トレイン領域
、２０３・・・高抵抗多結晶シリコン層、２０４・・・
ゲート電極、３０１・・・多結晶シリコン薄膜、３０２
・・・ゲート酸化膜、３０３・・・ゲート電極、３０４
・・・ソース領域、３０５・・・ドレイン領域、３０６
・・・ソース電極。 “−理人弁理士内原 晋 万 図 ２０４７ニト囁ｉオ！し 万 ？ 図 刀 図 馬 図 ワード電圧 （Ｖン 声 図
Claims (2)
- （１）多結晶シリコンで成るチャネル層を備えている多
結晶シリコン薄膜トランジスタにおいて、ゲート電極直
下のノンドープ多結晶シリコン層とソース領域あるいは
ドレイン領域である高濃度ドープ多結晶シリコン層との
間に厚さ１０００ｎｍ以下のノンドープ多結晶シリコン
層を有することを特徴とした多結晶シリコン薄膜トラン
ジスタ。 - （２）チャネル層となる多結晶シリコンを作製した後、
該チャネル層上部にゲート酸化膜を形成し、該ゲート酸
化膜上部にゲート電極を形成し、該ゲート電極を熱酸化
し、イオン注入を行うことによりチャネル層内にドレイ
ン領域とソース領域を作製することを特徴とした多結晶
シリコン薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30561789A JPH03165575A (ja) | 1989-11-24 | 1989-11-24 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30561789A JPH03165575A (ja) | 1989-11-24 | 1989-11-24 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165575A true JPH03165575A (ja) | 1991-07-17 |
Family
ID=17947295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30561789A Pending JPH03165575A (ja) | 1989-11-24 | 1989-11-24 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03165575A (ja) |
Cited By (19)
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-
1989
- 1989-11-24 JP JP30561789A patent/JPH03165575A/ja active Pending
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