JPS60192368A - アモルフアスシリコン半導体装置及びその製造方法 - Google Patents
アモルフアスシリコン半導体装置及びその製造方法Info
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- JPS60192368A JPS60192368A JP4725884A JP4725884A JPS60192368A JP S60192368 A JPS60192368 A JP S60192368A JP 4725884 A JP4725884 A JP 4725884A JP 4725884 A JP4725884 A JP 4725884A JP S60192368 A JPS60192368 A JP S60192368A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はアモルファスシリコン薄膜を用いたアモルファ
スシリコン半導体装置及びその製造方法に関する。
スシリコン半導体装置及びその製造方法に関する。
近年、多結晶又は非晶質半導体によ多形成された薄膜電
界効果トランジスタ（Ｔ、ＦＴ）が注目されている。特
に、上記半導体薄膜が低温で形成できる場合には、薄膜
半導体装置を構成するための基板が特に限定されず、又
、従来の露光技術、エツチング技術等のパターン形成法
もその！、ま使用できる場合が多いなどの利点を有する
ため、目的に応じて、多種多様の構造の半導体装置が実
現できる。
界効果トランジスタ（Ｔ、ＦＴ）が注目されている。特
に、上記半導体薄膜が低温で形成できる場合には、薄膜
半導体装置を構成するための基板が特に限定されず、又
、従来の露光技術、エツチング技術等のパターン形成法
もその！、ま使用できる場合が多いなどの利点を有する
ため、目的に応じて、多種多様の構造の半導体装置が実
現できる。
これらの半導体薄膜を用いた半導体装置の機能を十分に
発揮するために、同一基板内にスイッチング素子や能動
回路素子として、上記半導体薄膜によシ形成されたＴＰ
Ｔ ’ｉ設けることが多い。
発揮するために、同一基板内にスイッチング素子や能動
回路素子として、上記半導体薄膜によシ形成されたＴＰ
Ｔ ’ｉ設けることが多い。
第１図および第２図は従来のＴ、Ｆ’Ｔの２つの基本構
造を概略的に示す図である。これらの図において１は基
板、２は多結晶あるいは非晶質半導体薄膜、３はゲート
絶縁膜、４はゲート電極、５，６はそれぞれソース、ド
レイン金属電極である。第１図のものは半導体薄膜２の
同じ面側にゲート電極４．ソース電極５およびドレイン
電極６が設けられ、第２図のものは半導体薄膜２の下面
側にゲート電極４．上面側にソース電極５およびドレイ
ン電極６が設けられている。これらのＴＰＴは結、晶シ
リコンを用いたいわゆるＭＯＳＦＥＴと類似の電気的特
性を示すが、 ＭＯＳＦＥＴとの動作原理の根本的な違
いはトランジスタのチャンネルの遮断条件が、ＭＯ８Ｆ
Ｅ’ｒではＰＮ接合の逆方向特性を利用するのに対しＴ
ＰＴでは半導体薄膜２の高抵抗を利用する点である。チ
ャンネルの導通状態は共に、電界効果による半導体表面
の反転あるいはキャリヤ蓄積を利用する。従って、これ
らのＴＦＴ ｉ構成するためには半導体薄膜２の非導通
状態での抵抗がチャンネル形成時の抵抗に比べ十分高い
ことが必要である。
造を概略的に示す図である。これらの図において１は基
板、２は多結晶あるいは非晶質半導体薄膜、３はゲート
絶縁膜、４はゲート電極、５，６はそれぞれソース、ド
レイン金属電極である。第１図のものは半導体薄膜２の
同じ面側にゲート電極４．ソース電極５およびドレイン
電極６が設けられ、第２図のものは半導体薄膜２の下面
側にゲート電極４．上面側にソース電極５およびドレイ
ン電極６が設けられている。これらのＴＰＴは結、晶シ
リコンを用いたいわゆるＭＯＳＦＥＴと類似の電気的特
性を示すが、 ＭＯＳＦＥＴとの動作原理の根本的な違
いはトランジスタのチャンネルの遮断条件が、ＭＯ８Ｆ
Ｅ’ｒではＰＮ接合の逆方向特性を利用するのに対しＴ
ＰＴでは半導体薄膜２の高抵抗を利用する点である。チ
ャンネルの導通状態は共に、電界効果による半導体表面
の反転あるいはキャリヤ蓄積を利用する。従って、これ
らのＴＦＴ ｉ構成するためには半導体薄膜２の非導通
状態での抵抗がチャンネル形成時の抵抗に比べ十分高い
ことが必要である。
さて、これらのＴＰＴは多結晶又は非晶質半導体薄膜を
用いるため結晶半導体に比べ、キャリヤとなる電子や正
孔の移動度が低くなる。特に非晶質半導体では顕著であ
る。このため、結晶半導体材料を用いたＭＯＳＦＥＴに
比べ、 ＴＩｉ’Ｔの動作周波数の限界はか女り低くな
ってしまう。また、このようなＴＰＴを基板上に複数個
集積化した場合には、その動作速度は、上記動作周波数
の限界よりも一般にかなり遅くなる。これＩｄ 、主に
配線やトランジスタ構造に基づく寄生容量のための時間
遅れが原因となる。ＴＰＴでは、絶縁体の基板を使用で
きるため、配線と基板間の寄生容量ヲさけることは容易
であるが、第１図あるいは第２図の構造では、ソース・
ゲート間あるいはドレイン・ゲート間の電極の重なりに
よる寄生容量の影響が大きい。一般に、寄生容量ヲ有す
る’ｌ”ＦＴを含む回路の動作速度を上げるためには、
ＴＰＴのＯＮ状態における抵抗を下げればよいが、こ
のためにはＴｌｉ’Ｔの電流路の幅（チャンネル幅）′
ｆｅ大きくする必要がある。この場合従来構造のＴＰＴ
では、寄生容量もチャンネル幅に比例して増えるため、
本質的な動作速度の向−ヒとはならない。
用いるため結晶半導体に比べ、キャリヤとなる電子や正
孔の移動度が低くなる。特に非晶質半導体では顕著であ
る。このため、結晶半導体材料を用いたＭＯＳＦＥＴに
比べ、 ＴＩｉ’Ｔの動作周波数の限界はか女り低くな
ってしまう。また、このようなＴＰＴを基板上に複数個
集積化した場合には、その動作速度は、上記動作周波数
の限界よりも一般にかなり遅くなる。これＩｄ 、主に
配線やトランジスタ構造に基づく寄生容量のための時間
遅れが原因となる。ＴＰＴでは、絶縁体の基板を使用で
きるため、配線と基板間の寄生容量ヲさけることは容易
であるが、第１図あるいは第２図の構造では、ソース・
ゲート間あるいはドレイン・ゲート間の電極の重なりに
よる寄生容量の影響が大きい。一般に、寄生容量ヲ有す
る’ｌ”ＦＴを含む回路の動作速度を上げるためには、
ＴＰＴのＯＮ状態における抵抗を下げればよいが、こ
のためにはＴｌｉ’Ｔの電流路の幅（チャンネル幅）′
ｆｅ大きくする必要がある。この場合従来構造のＴＰＴ
では、寄生容量もチャンネル幅に比例して増えるため、
本質的な動作速度の向−ヒとはならない。
本発明の目的は、ゲート電極とソース・ドレインＮ極と
を自己整合させてＴ１１回路の動作速度の向上を図り、
素子の微細化と高集積化を可能とし。
を自己整合させてＴ１１回路の動作速度の向上を図り、
素子の微細化と高集積化を可能とし。
ソースドレイン電極のオーミックコンタクトを向上させ
るアモルファスシリコン半導体装置及びその製造方法を
提供することにある。
るアモルファスシリコン半導体装置及びその製造方法を
提供することにある。
本発明においては、透明ガラス基板上にまず所定パター
ンのゲート電極を形成し、この上にゲート絶縁膜を介し
てソース・ドレイン電極、オーミック電極を形成し、そ
の上に半導体薄膜を堆積する。この場合、基板とゲート
絶縁膜を透明材料とし、ゲート電極を不透明材料として
、ゲート絶縁膜上に透明なソース・ドレイン電極、不純
物添加＋ Ｎ層より低抵抗かつ透過率の優れた不純物ドープオーミ
ック電極を形成する。このソース・ドレイン電極、オー
ミック電極を基板裏面からの露光を利用してゲート電極
に自己整合させてパターニングする。即ちその上にネガ
レジストヲ塗布してフォトエツチング工程により基板裏
面からゲート電極をマスクとして露光しこれを現像して
不純物ドープマイクロクリスタリン膜をゲート電極に自
己整合されたソースドレイン電極としてパターニングす
るものである。
ンのゲート電極を形成し、この上にゲート絶縁膜を介し
てソース・ドレイン電極、オーミック電極を形成し、そ
の上に半導体薄膜を堆積する。この場合、基板とゲート
絶縁膜を透明材料とし、ゲート電極を不透明材料として
、ゲート絶縁膜上に透明なソース・ドレイン電極、不純
物添加＋ Ｎ層より低抵抗かつ透過率の優れた不純物ドープオーミ
ック電極を形成する。このソース・ドレイン電極、オー
ミック電極を基板裏面からの露光を利用してゲート電極
に自己整合させてパターニングする。即ちその上にネガ
レジストヲ塗布してフォトエツチング工程により基板裏
面からゲート電極をマスクとして露光しこれを現像して
不純物ドープマイクロクリスタリン膜をゲート電極に自
己整合されたソースドレイン電極としてパターニングす
るものである。
本発明によれば、ゲート電極とソース・ドレイン電極と
の間の寄生容量が小さく、高速動作が可能となるだけで
々（、ＴＰＴ回路の微細化、高集積化を図ることができ
。又、不純物ドープマイクロクリスタリンａ−ｓｉ膜に
より良好なオーミックコンタクトが取れる。
の間の寄生容量が小さく、高速動作が可能となるだけで
々（、ＴＰＴ回路の微細化、高集積化を図ることができ
。又、不純物ドープマイクロクリスタリンａ−ｓｉ膜に
より良好なオーミックコンタクトが取れる。
以下、本発明の実施例を第３図（ａ）〜（ｄ）を用いて
説明する。まず透明ガラス基板１１上に厚さ１０００＾
のＭｏ ｆスパッターパターニングによりケート電極１
２を形成し、次いで透明なゲート絶縁膜としてＣＶＤ５
１０２１３を２５０ＯＡ堆積させ、更にスノくツタ−で
約１ｏｏｏＸの透明導電膜（Ｉｎ２０３）ｌ ４ ａを
堆積させ、次にＳｉＨ４とＰＨａのグロー放電分解によ
り、Ｐを添加した約３００Ｘのマイクロクリスタリンア
モルファスシリコン膜１４ｂ’ｅ堆積させる。次にネガ
型レジスト１５を約０．５μｍコートし、基板１１の裏
面よりゲート電極１２をマスクとして紫外光で露光し、
現像してレジストヲパターニングする。
説明する。まず透明ガラス基板１１上に厚さ１０００＾
のＭｏ ｆスパッターパターニングによりケート電極１
２を形成し、次いで透明なゲート絶縁膜としてＣＶＤ５
１０２１３を２５０ＯＡ堆積させ、更にスノくツタ−で
約１ｏｏｏＸの透明導電膜（Ｉｎ２０３）ｌ ４ ａを
堆積させ、次にＳｉＨ４とＰＨａのグロー放電分解によ
り、Ｐを添加した約３００Ｘのマイクロクリスタリンア
モルファスシリコン膜１４ｂ’ｅ堆積させる。次にネガ
型レジスト１５を約０．５μｍコートし、基板１１の裏
面よりゲート電極１２をマスクとして紫外光で露光し、
現像してレジストヲパターニングする。
次いでＰを添加したマイクロクリスタリンアモルファス
シリコン膜１４ｂ及び透明導電膜１４ａ′ｆｔエツチン
グして、ゲート電極１２に自己整合されたソース１４１
．ドレイン１４２電極を形成する。
シリコン膜１４ｂ及び透明導電膜１４ａ′ｆｔエツチン
グして、ゲート電極１２に自己整合されたソース１４１
．ドレイン１４２電極を形成する。
次にＳｉＨ４のグロー放電分解によシ厚さ３０００Ａの
アモルファスシリコン膜１６ｆ；ｃ堆積させ、とれをＰ
ＥＰ技術により所定のバターに形成し、最後にソース・
ドレインの素子領域外の配線部を所望のパターンに形成
してＴＰＴを完成させる。
アモルファスシリコン膜１６ｆ；ｃ堆積させ、とれをＰ
ＥＰ技術により所定のバターに形成し、最後にソース・
ドレインの素子領域外の配線部を所望のパターンに形成
してＴＰＴを完成させる。
ここで良好なオーミックコンタクトを得る上ではマイク
ロクリスタリン膜１４ｄが１００〜１００ＯＡあればよ
い。酸化膜や透明導電膜は透明体であるが、上記マイク
ロクリスタリン膜１４ｂも充分光を透過させる事ができ
る。即ち〜１００ＯＡのマイクロクリスタリン膜１４ｂ
であれば〜１０分程鹿の露光時間で充分コントラスト高
くレジストを感光させることが出来る。従ってソース・
ドレイン電極を精度良く形成する事が出来る。
ロクリスタリン膜１４ｄが１００〜１００ＯＡあればよ
い。酸化膜や透明導電膜は透明体であるが、上記マイク
ロクリスタリン膜１４ｂも充分光を透過させる事ができ
る。即ち〜１００ＯＡのマイクロクリスタリン膜１４ｂ
であれば〜１０分程鹿の露光時間で充分コントラスト高
くレジストを感光させることが出来る。従ってソース・
ドレイン電極を精度良く形成する事が出来る。
以上説明した事から明らかな様に、本発明によればソー
ス・ドレイン電極とゲート電極間の重なり部分をほぼな
くすことができるため、これら電極間の寄生容量を最少
にし、 ＴＦ’Ｔ回路の動作速度を著しく向上すること
ができる。また、ソース・ドレイン電極はゲート電′４
！３Ｌ＝！ｒマスクとする基板裏面からの露光により容
易にゲート電極に自己整合させることができる。従って
またＴＰＴ回路の素子の微細化、高集積化を図ることが
できる。
ス・ドレイン電極とゲート電極間の重なり部分をほぼな
くすことができるため、これら電極間の寄生容量を最少
にし、 ＴＦ’Ｔ回路の動作速度を著しく向上すること
ができる。また、ソース・ドレイン電極はゲート電′４
！３Ｌ＝！ｒマスクとする基板裏面からの露光により容
易にゲート電極に自己整合させることができる。従って
またＴＰＴ回路の素子の微細化、高集積化を図ることが
できる。
更に、ソース・ドレイン電極をチャネル領域の半導体薄
膜と良好にオーミックコンタクトさせる事が出来る。し
かも不純物を添加した低抵抗半導体薄膜を形成してから
レジストヲ塗布するので歩留りも良い。
膜と良好にオーミックコンタクトさせる事が出来る。し
かも不純物を添加した低抵抗半導体薄膜を形成してから
レジストヲ塗布するので歩留りも良い。
２８１図および第２図は従来構造のＴＦ’Ｔの断面図、
第３図は本発明の一実施例を示す断面図である。 １１−透明ガラス基板 １２−ゲート電極（Ｍｏ）１３
−ゲート絶縁膜（８１０２，５ｉ３Ｎ４）１４ａ−７ｐ
ｌ明導電膜（ＩＴφ）１４ｂ−マイクロクリスタリンａ
８ｉ膜 １４１−ソース電極１４２−ドレイン電極
１５−レジスト膜１６−アモルファスシリコン膜 代理人 弁理士 則近憲佑（外１名） 第 １ 図 第 ２ 図
第３図は本発明の一実施例を示す断面図である。 １１−透明ガラス基板 １２−ゲート電極（Ｍｏ）１３
−ゲート絶縁膜（８１０２，５ｉ３Ｎ４）１４ａ−７ｐ
ｌ明導電膜（ＩＴφ）１４ｂ−マイクロクリスタリンａ
８ｉ膜 １４１−ソース電極１４２−ドレイン電極
１５−レジスト膜１６−アモルファスシリコン膜 代理人 弁理士 則近憲佑（外１名） 第 １ 図 第 ２ 図
Claims (2)
- （１）絶縁性ガラス基板と、該絶縁性ガラス基板の一主
面の一部に設けられたゲート電極と、該ゲート電極及び
該ゲート電極形成部を除く前記絶縁性ガラス基板上に設
けられた絶縁層と、前記ゲート電極形成部に対応する領
域を除いた前記絶縁層上に設けられた透明導電膜と、該
透明導電膜上に設けられた不純物がドープされたマイク
ロクリスタリンアモルファスシリコン膜と、該マイクロ
クリスタリンアモルファスシリコン膜及び前記ゲート電
極形成部に対応する前記絶縁層上に設けられた半導体薄
膜とを具備することを特徴とするアモルファスシリコン
半導体装置。 - （２）絶縁性ガラス基板の一主面の一部にゲート電極を
設け、該ゲート電極及び該ゲート電極形成部を除く前記
絶縁性ガラス基板上に絶縁層を設け、該絶縁層上に順次
透明導電膜、不純物がドープされたマイクロクリスタリ
ンアモルファスシリコン膜及びネガ型しジストヲ設けて
、前記絶縁性ガラス基板の一主面と反対の面側よりゲー
ト電極をマスクとして露光して前記ゲート電極形成部に
対応する部分の前記透明導電膜、マイクロクリスタリン
アモルファスシリコン膜及びネガ型しジストヲ除去した
後、前記ネガ型レジストを除去し前記マイクロクリスタ
リンアモルファスシリコン膜及び前記ゲート電極形成部
に対応する前記絶縁層上に半導体薄膜を設けることを特
徴とするアモルファスシリコン半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4725884A JPS60192368A (ja) | 1984-03-14 | 1984-03-14 | アモルフアスシリコン半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4725884A JPS60192368A (ja) | 1984-03-14 | 1984-03-14 | アモルフアスシリコン半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60192368A true JPS60192368A (ja) | 1985-09-30 |
Family
ID=12770252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4725884A Pending JPS60192368A (ja) | 1984-03-14 | 1984-03-14 | アモルフアスシリコン半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60192368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195977A (ja) * | 1984-03-16 | 1985-10-04 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US5198377A (en) * | 1987-07-31 | 1993-03-30 | Kinya Kato | Method of manufacturing an active matrix cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170065A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
-
1984
- 1984-03-14 JP JP4725884A patent/JPS60192368A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170065A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195977A (ja) * | 1984-03-16 | 1985-10-04 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US5198377A (en) * | 1987-07-31 | 1993-03-30 | Kinya Kato | Method of manufacturing an active matrix cell |
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