JPH01218070A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH01218070A JPH01218070A JP4523088A JP4523088A JPH01218070A JP H01218070 A JPH01218070 A JP H01218070A JP 4523088 A JP4523088 A JP 4523088A JP 4523088 A JP4523088 A JP 4523088A JP H01218070 A JPH01218070 A JP H01218070A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- gates
- gate
- region
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ）ランジスタに関するものである。
従来の技術
透明基板上の非晶質や多結晶シリコン、あるいは再結晶
化シリコン膜は、高速ＬＳＩや表示素子実現のためにさ
かんに研究がすすめられている。
化シリコン膜は、高速ＬＳＩや表示素子実現のためにさ
かんに研究がすすめられている。
特に、近年、ポケッ）ＴＶなどの液晶表示素子は実用段
階にあり、液晶操作用のスイッチトランジスタ、あるい
はスイッチトランジスタのドライバーｘＣの性能を向上
するために様々なアプローチがなされている。
階にあり、液晶操作用のスイッチトランジスタ、あるい
はスイッチトランジスタのドライバーｘＣの性能を向上
するために様々なアプローチがなされている。
以下、第４図に従って、表示素子用の基板として最もよ
く用いられている石英基板上の多結晶シリコン膜に形成
された液晶操作用のスイッチトランジスタの従来例につ
いて説明する。
く用いられている石英基板上の多結晶シリコン膜に形成
された液晶操作用のスイッチトランジスタの従来例につ
いて説明する。
第４図は、従来のスイッチトランジスタの一例を表した
ものである。２１は石英基板、２２は多結晶トランジス
タのソース、２３ハ多結晶トランジスタの第１のドレイ
ン、２４は多結晶トランジスタの第２のドレイン、２６
はシリコン酸化膜、２６は第１のゲート、２７は第２の
ゲートである。
ものである。２１は石英基板、２２は多結晶トランジス
タのソース、２３ハ多結晶トランジスタの第１のドレイ
ン、２４は多結晶トランジスタの第２のドレイン、２６
はシリコン酸化膜、２６は第１のゲート、２７は第２の
ゲートである。
第４図に示すように従来は、２つのゲート２６゜２７を
もつ、デュアルゲート構造がよく用いられていた。この
構造は、第１のドレイン２３は、フローティングとなっ
ており、ソース２２は接地。
もつ、デュアルゲート構造がよく用いられていた。この
構造は、第１のドレイン２３は、フローティングとなっ
ており、ソース２２は接地。
第１．第２のグー）２６．２７には同電圧がかかり、第
２のドレイン２４には電圧が印加されることを特徴とし
ていた。
２のドレイン２４には電圧が印加されることを特徴とし
ていた。
発明が解決しようとする課題
しかしながら上記のようなＭＯＳ）ヲンジスタでは、以
下の点が課題であった。すなわち、グー）２６．２７に
負電圧がかかシ、ドレイン部２４に正電圧がかかった場
合（以下逆方向電圧と呼ぶ）。
下の点が課題であった。すなわち、グー）２６．２７に
負電圧がかかシ、ドレイン部２４に正電圧がかかった場
合（以下逆方向電圧と呼ぶ）。
ドレイン部２４とゲート２θ、２７端の接するところに
は高電界がかかる。このため、インパクトイオナイゼー
シヲンによシ、電子−正孔対が発生する。ここで、第１
のドレイン２３は、ｎ で形成されているため、はぼゲ
ート直下と同電位と考えられ、発生した正孔は、ソース
２２の方向にたやすく流れこむ。従って、基板電位は上
昇し、電子は流れやすい状況となる。これは、逆方向電
圧におけるリーク電流の増加につながる。
は高電界がかかる。このため、インパクトイオナイゼー
シヲンによシ、電子−正孔対が発生する。ここで、第１
のドレイン２３は、ｎ で形成されているため、はぼゲ
ート直下と同電位と考えられ、発生した正孔は、ソース
２２の方向にたやすく流れこむ。従って、基板電位は上
昇し、電子は流れやすい状況となる。これは、逆方向電
圧におけるリーク電流の増加につながる。
本発明は、かかる点に鑑みてなされたもので、逆方向電
圧におけるリーク電流の増加を抑制するＭＯＳ）ランジ
スタを提供するものである。
圧におけるリーク電流の増加を抑制するＭＯＳ）ランジ
スタを提供するものである。
課題を解決するための手段
上記課題を解決するために、本発明のＭＯＳ ）ランジ
スタは二つのゲートの間の第１のドレインを、第２のド
レインよりも低濃度で形成するものである。
スタは二つのゲートの間の第１のドレインを、第２のド
レインよりも低濃度で形成するものである。
作 用
上記構成により、第１のドレインとゲート直下との間の
電位障壁は、第１のドレインと第２のドレインが等濃度
の場合よシも大きくなる。従って、第２のドレイン近傍
で発生した正孔は、上記電位障壁をのシこ見られず、電
子と再結合して消滅する。即ち、基板電位は上昇するこ
となく逆方向リーク電流を抑制することができる。
電位障壁は、第１のドレインと第２のドレインが等濃度
の場合よシも大きくなる。従って、第２のドレイン近傍
で発生した正孔は、上記電位障壁をのシこ見られず、電
子と再結合して消滅する。即ち、基板電位は上昇するこ
となく逆方向リーク電流を抑制することができる。
実施例
本発明のＭＯＳ）ランジスタの一実施例を第１図に示す
。また、本発明のＭＯＳ）ヲンジスタの製造方法の一例
を第２図に示す。さらに、本発明のＭＯＳ）ヲンジスタ
のドレイン電流（ＩＤ）とゲート電圧（ＶＧ）との関係
を第３図に示す。第１図において、第１のドレイン１３
がｎ−領域になった以外は第４図と同様である。第３図
において、Ａは本発明の一実施例によるより−ｖＧ特性
を示し、Ｂは従来例の一実施例によるＩＤ−ＶＧ特性を
示す。
。また、本発明のＭＯＳ）ヲンジスタの製造方法の一例
を第２図に示す。さらに、本発明のＭＯＳ）ヲンジスタ
のドレイン電流（ＩＤ）とゲート電圧（ＶＧ）との関係
を第３図に示す。第１図において、第１のドレイン１３
がｎ−領域になった以外は第４図と同様である。第３図
において、Ａは本発明の一実施例によるより−ｖＧ特性
を示し、Ｂは従来例の一実施例によるＩＤ−ＶＧ特性を
示す。
次に、第２図に従い、本発明のＭＯＳ）フンジスタの製
造方法について説明する。まず１石英基板１１に多結晶
シリコン膜、あるいは固相シリコン膜１１′を０．２〜
０．３μｍ形成した後、島状にパターニングする（第２
図（ａ））。
造方法について説明する。まず１石英基板１１に多結晶
シリコン膜、あるいは固相シリコン膜１１′を０．２〜
０．３μｍ形成した後、島状にパターニングする（第２
図（ａ））。
次に、ゲート酸化膜１５を１２００〜１３０Ｏ人程度ド
ライｏ２中酸化によ多形成し、ゲート電極となる多結晶
シリコン膜１６．１７を第２図（ｂ）のように厚さ４０
００人程度形成する。次にＰ＋またはＡｓ＋などの第１
のｎ型不純物１２′を全面に、１０１３〜１０１４／ｃ
ｉ１程度３０〜５０ＫｅＶで注入した後、９００℃で２
０〜３０分アニールする。その後、フォトレジスト１４
′を全面に塗布して、第２図＜ｃ＞のようにパターニン
グし、全面にＰまたはＡｓ＋などの第２のｎ型不純物１
３′を１０１５〜６×１０ ／ｃ！１程度３０−７５０
ＫｅＶで注 ４人した後、フォトレジスト１４′を
除去する。しかる後に、ｓｏｏ”ｃで２０〜３ｏ分アニ
ー〃すると第１図の構造が実現される。本製造方法によ
れば、第１のドレイン１３は、第１のゲート１６と第２
のゲート１７をマスクとしてセルファフィンに形成され
るので、非常に簡単で、均一性に優れている。
ライｏ２中酸化によ多形成し、ゲート電極となる多結晶
シリコン膜１６．１７を第２図（ｂ）のように厚さ４０
００人程度形成する。次にＰ＋またはＡｓ＋などの第１
のｎ型不純物１２′を全面に、１０１３〜１０１４／ｃ
ｉ１程度３０〜５０ＫｅＶで注入した後、９００℃で２
０〜３０分アニールする。その後、フォトレジスト１４
′を全面に塗布して、第２図＜ｃ＞のようにパターニン
グし、全面にＰまたはＡｓ＋などの第２のｎ型不純物１
３′を１０１５〜６×１０ ／ｃ！１程度３０−７５０
ＫｅＶで注 ４人した後、フォトレジスト１４′を
除去する。しかる後に、ｓｏｏ”ｃで２０〜３ｏ分アニ
ー〃すると第１図の構造が実現される。本製造方法によ
れば、第１のドレイン１３は、第１のゲート１６と第２
のゲート１７をマスクとしてセルファフィンに形成され
るので、非常に簡単で、均一性に優れている。
第１図のような構成にすれば、第１のドレイン１３とグ
ー）１６．１７直下との間に電位障壁が形成される。こ
のため、ゲート１７と第２のドレイン１４との間の高電
界によシ発生した正孔は、トランジスタ領域全体に蓄積
することなく、上記電位障壁のあたりで再結合して消滅
する。従って第３図のＡのように、ゲート逆方向電圧に
おけるリーク電流の増加を抑制することができる。
ー）１６．１７直下との間に電位障壁が形成される。こ
のため、ゲート１７と第２のドレイン１４との間の高電
界によシ発生した正孔は、トランジスタ領域全体に蓄積
することなく、上記電位障壁のあたりで再結合して消滅
する。従って第３図のＡのように、ゲート逆方向電圧に
おけるリーク電流の増加を抑制することができる。
発明の効果
本発明は上記した構成によシ、きわめて簡単な方法で、
リーク電流を抑制することができ、実用的にきわめて有
効な方法である。
リーク電流を抑制することができ、実用的にきわめて有
効な方法である。
第１図は本発明のＭＯＳ）ランジスタの断面図、第２図
は本発明のＭＯＳ）ランジスタの製造工程図、第３図は
本発明のＭＯＳ）ランジスタ（５）と従来のＭＯＳ）フ
ンジスタ（Ｂ）のＩＤ−ｖＧ特性を示す図、第４図は従
来のＭＯＳ）ランジスタの断面図である。 １１・・・・・・石英基板、１２′・・・・・・ｎ型不
純物（１）、１３・・・・・・第１のドレイン、１３′
・・・・・・ｎ型不純物（２）、１４・・・・・・第２
のドレイン、１４′・・・・・・フォトレジスト。
は本発明のＭＯＳ）ランジスタの製造工程図、第３図は
本発明のＭＯＳ）ランジスタ（５）と従来のＭＯＳ）フ
ンジスタ（Ｂ）のＩＤ−ｖＧ特性を示す図、第４図は従
来のＭＯＳ）ランジスタの断面図である。 １１・・・・・・石英基板、１２′・・・・・・ｎ型不
純物（１）、１３・・・・・・第１のドレイン、１３′
・・・・・・ｎ型不純物（２）、１４・・・・・・第２
のドレイン、１４′・・・・・・フォトレジスト。
Claims (1)
- 半導体層に、ソース領域、ドレイン領域が形成され、
前記ソース領域とドレイン領域の間の前記半導体層の上
方に第１および第２の二つのゲートが形成され、前記第
１および第２のゲートの間の前記半導体層の領域の不純
物濃度が、前記ドレイン領域の不純物濃度よりも小さい
ことを特徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4523088A JPH01218070A (ja) | 1988-02-26 | 1988-02-26 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4523088A JPH01218070A (ja) | 1988-02-26 | 1988-02-26 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01218070A true JPH01218070A (ja) | 1989-08-31 |
Family
ID=12713459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4523088A Pending JPH01218070A (ja) | 1988-02-26 | 1988-02-26 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01218070A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
| JPH04206970A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
| JPH04279033A (ja) * | 1991-03-07 | 1992-10-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05121439A (ja) * | 1991-10-25 | 1993-05-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
-
1988
- 1988-02-26 JP JP4523088A patent/JPH01218070A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108766A (ja) * | 1989-09-22 | 1991-05-08 | Nippondenso Co Ltd | 高耐圧トランジスタ |
| JPH04206970A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
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| JPH04279033A (ja) * | 1991-03-07 | 1992-10-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05121439A (ja) * | 1991-10-25 | 1993-05-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US6885027B2 (en) | 1994-06-02 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| WO2010147032A1 (ja) * | 2009-06-18 | 2010-12-23 | シャープ株式会社 | 半導体装置 |
| US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
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