JPH05121439A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05121439A JPH05121439A JP27994591A JP27994591A JPH05121439A JP H05121439 A JPH05121439 A JP H05121439A JP 27994591 A JP27994591 A JP 27994591A JP 27994591 A JP27994591 A JP 27994591A JP H05121439 A JPH05121439 A JP H05121439A
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- semiconductor layer
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Abstract
(57)【要約】
【目的】 薄膜トランジスタにおいて十分に高いオン／
オフ電流比が得られるようにする。 【構成】 半導体層２の上方に複数のゲート電極部４ａ
等を形成し、これをマスクとして使用して半導体層２に
不純物を低い濃度で注入する。これにより、半導体層２
の非マスキング部分には低不純物濃度領域１１ａ等が形
成され、隣合う低不純物濃度領域の間のマスキング部分
はチャネル層９ａ等として残る。これにより、半導体層
２は不純物が注入された領域とチャネル層との接合部の
数が増えると共に、チャネル層と接合する領域の不純物
濃度が低くなる。その後、レジスト５を所望の範囲に形
成し、これをマスクとして使用して不純物を高い濃度で
注入し、両端にある低不純物濃度領域１１ａ等のチャネ
ル層９ａ等とは反対側に高不純物濃度領域１０ａ等を形
成する。これにより、高不純物濃度領域１０ａ等とチャ
ネル層との間には不純物濃度の低い低不純物濃度領域１
１ａ等が介装される構造となる。
オフ電流比が得られるようにする。 【構成】 半導体層２の上方に複数のゲート電極部４ａ
等を形成し、これをマスクとして使用して半導体層２に
不純物を低い濃度で注入する。これにより、半導体層２
の非マスキング部分には低不純物濃度領域１１ａ等が形
成され、隣合う低不純物濃度領域の間のマスキング部分
はチャネル層９ａ等として残る。これにより、半導体層
２は不純物が注入された領域とチャネル層との接合部の
数が増えると共に、チャネル層と接合する領域の不純物
濃度が低くなる。その後、レジスト５を所望の範囲に形
成し、これをマスクとして使用して不純物を高い濃度で
注入し、両端にある低不純物濃度領域１１ａ等のチャネ
ル層９ａ等とは反対側に高不純物濃度領域１０ａ等を形
成する。これにより、高不純物濃度領域１０ａ等とチャ
ネル層との間には不純物濃度の低い低不純物濃度領域１
１ａ等が介装される構造となる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置のスイッ
チング素子、スタティックＲＡＭのメモリセル内の負荷
素子等に用いられる薄膜トランジスタ（以下、ＴＦＴと
いう。）の製造方法に関する。
チング素子、スタティックＲＡＭのメモリセル内の負荷
素子等に用いられる薄膜トランジスタ（以下、ＴＦＴと
いう。）の製造方法に関する。
【０００２】
【従来の技術】ＴＦＴは、オフのときリーク電流（オフ
電流）が低く、オンのときオン電流が高いことが要求さ
れる。即ち、オン／オフ電流比が高いことが要求され
る。例を挙げて説明すると、例えばアクティブマトリク
ス型の液晶表示装置に用いられるスイッチング素子用Ｔ
ＦＴでは、液晶層を挟む電極に速やかに電荷を蓄積（充
電）するために高いオン電流が、また充電された電荷を
十分保持するために低いリーク電流（オフ電流）が要求
される。また、スタティックＲＡＭに用いられるＴＦＴ
では、消費電流を低減させる為に低いオフ電流が、また
メモリセルを安定して動作させる為に高いオン電流が要
求される。
電流）が低く、オンのときオン電流が高いことが要求さ
れる。即ち、オン／オフ電流比が高いことが要求され
る。例を挙げて説明すると、例えばアクティブマトリク
ス型の液晶表示装置に用いられるスイッチング素子用Ｔ
ＦＴでは、液晶層を挟む電極に速やかに電荷を蓄積（充
電）するために高いオン電流が、また充電された電荷を
十分保持するために低いリーク電流（オフ電流）が要求
される。また、スタティックＲＡＭに用いられるＴＦＴ
では、消費電流を低減させる為に低いオフ電流が、また
メモリセルを安定して動作させる為に高いオン電流が要
求される。
【０００３】ところで、ＴＦＴにおいて高いオン／オフ
電流比を得るためには、従来、マルチゲート構造とする
か、或はＬＤＤ構造（Lightly Diffused Drain）とする
ことが採用されている。マルチゲート構造のＴＦＴは、
図３に示すように絶縁性基板２１の上に形成した半導体
層２２に対し、半導体層２２の上方に形成した２つのゲ
ート電極２４（一方が２４ａ、他方が２４ｂ）をマスク
として不純物を注入し、前記ゲート電極２４ａと２４ｂ
の下方にある半導体層２２の２箇所をチャネル層２９と
し、そのチャネル層２９の両側の３箇所を高不純物濃度
領域（Ｎ+）３０とした構造をとる。即ち、ゲート電極
２４の数を複数にして、チャネル層２９と高不純物濃度
領域（Ｎ+）３０との接合部の数を増加させ、これによ
りソース電極２８ａとドレイン電極２８ｂとの間の電圧
を分割して、１接合部当りの電界強度を低減させる構造
となっている。
電流比を得るためには、従来、マルチゲート構造とする
か、或はＬＤＤ構造（Lightly Diffused Drain）とする
ことが採用されている。マルチゲート構造のＴＦＴは、
図３に示すように絶縁性基板２１の上に形成した半導体
層２２に対し、半導体層２２の上方に形成した２つのゲ
ート電極２４（一方が２４ａ、他方が２４ｂ）をマスク
として不純物を注入し、前記ゲート電極２４ａと２４ｂ
の下方にある半導体層２２の２箇所をチャネル層２９と
し、そのチャネル層２９の両側の３箇所を高不純物濃度
領域（Ｎ+）３０とした構造をとる。即ち、ゲート電極
２４の数を複数にして、チャネル層２９と高不純物濃度
領域（Ｎ+）３０との接合部の数を増加させ、これによ
りソース電極２８ａとドレイン電極２８ｂとの間の電圧
を分割して、１接合部当りの電界強度を低減させる構造
となっている。
【０００４】一方、ＬＤＤ構造をしたＴＦＴは、図４に
示すように、絶縁性基板４１の上に形成した半導体層４
２が、ゲート電極４４の下方の１箇所をチャネル層４９
とし、その両側を共に不純物領域としており、かつ、そ
の２つの不純物領域がゲート電極４４に近い側を低不純
物濃度領域（Ｎ-）５１、遠い側を高不純物濃度領域
（Ｎ+）５０とした構造をとる。即ち、高不純物濃度領
域（Ｎ+）５０とチャネル層４９との間の電界強度を、
両者間に高不純物濃度領域（Ｎ+）５０よりも抵抗が高
い低不純物濃度領域（Ｎ-）５１を介在させることによ
り低減させる構造となっている。
示すように、絶縁性基板４１の上に形成した半導体層４
２が、ゲート電極４４の下方の１箇所をチャネル層４９
とし、その両側を共に不純物領域としており、かつ、そ
の２つの不純物領域がゲート電極４４に近い側を低不純
物濃度領域（Ｎ-）５１、遠い側を高不純物濃度領域
（Ｎ+）５０とした構造をとる。即ち、高不純物濃度領
域（Ｎ+）５０とチャネル層４９との間の電界強度を、
両者間に高不純物濃度領域（Ｎ+）５０よりも抵抗が高
い低不純物濃度領域（Ｎ-）５１を介在させることによ
り低減させる構造となっている。
【０００５】次に、両構造のＴＦＴの製造方法を説明す
る。図３に示すマルチゲート構造をしたＴＦＴの製造
は、先ず絶縁性基板２１上にポリシリコンからなる半導
体層２２を、例えば厚み５０〜１００ｎｍに形成する。
次いで、半導体層２２の上にゲート絶縁膜２３を、例え
ば厚み５０〜１００ｎｍに形成した後、ゲート絶縁膜２
３の上の２箇所にゲート電極２４ａと２４ｂを、例えば
厚み３００〜４５０ｎｍに形成する。次いで、そのゲー
ト電極２４ａと２４ｂをマスクとして、半導体層２２中
に、不純物として、例えばリン（Ｐ）或はヒ素（Ａｓ）
を１×１０15ｃｍ-2注入する。これにより高不純物濃度
領域（Ｎ+）３０が３箇所に形成され、残った部分がチ
ャネル層２９となる。
る。図３に示すマルチゲート構造をしたＴＦＴの製造
は、先ず絶縁性基板２１上にポリシリコンからなる半導
体層２２を、例えば厚み５０〜１００ｎｍに形成する。
次いで、半導体層２２の上にゲート絶縁膜２３を、例え
ば厚み５０〜１００ｎｍに形成した後、ゲート絶縁膜２
３の上の２箇所にゲート電極２４ａと２４ｂを、例えば
厚み３００〜４５０ｎｍに形成する。次いで、そのゲー
ト電極２４ａと２４ｂをマスクとして、半導体層２２中
に、不純物として、例えばリン（Ｐ）或はヒ素（Ａｓ）
を１×１０15ｃｍ-2注入する。これにより高不純物濃度
領域（Ｎ+）３０が３箇所に形成され、残った部分がチ
ャネル層２９となる。
【０００６】その後、かかる状態の基板２１の上に層間
絶縁膜２６を、例えば５００ｎｍ以下の厚みに堆積した
後、注入した不純物を活性化させるために、９５０°Ｃ
の雰囲気中で３０分間アニールを施す。次いで、層間絶
縁膜２６及びゲート絶縁膜２３を貫通するコンタクトホ
ール２７ａ、２７ｂを開口した後、このコンタクトホー
ル２７ａ、２７ｂに充填した状態で、層間絶縁膜２６上
にＡｌ等からなるソース電極２８ａとドレイン電極２８
ｂを配線する。配線されたソース電極２８ａとドレイン
電極２８ｂは、前記高不純物濃度領域（Ｎ+）３０と電
気的に接続されるようになしておく。
絶縁膜２６を、例えば５００ｎｍ以下の厚みに堆積した
後、注入した不純物を活性化させるために、９５０°Ｃ
の雰囲気中で３０分間アニールを施す。次いで、層間絶
縁膜２６及びゲート絶縁膜２３を貫通するコンタクトホ
ール２７ａ、２７ｂを開口した後、このコンタクトホー
ル２７ａ、２７ｂに充填した状態で、層間絶縁膜２６上
にＡｌ等からなるソース電極２８ａとドレイン電極２８
ｂを配線する。配線されたソース電極２８ａとドレイン
電極２８ｂは、前記高不純物濃度領域（Ｎ+）３０と電
気的に接続されるようになしておく。
【０００７】次に、図４に示すＬＤＤ構造（ＮＭＯＳの
場合）の製造方法を説明する。先ず、絶縁性基板４１上
に、ポリシリコンからなる半導体層４２を、例えば厚み
５０〜１００ｎｍに形成する。次いで、例えば厚みを５
０〜１００ｎｍとしてゲート絶縁膜４３を形成し、その
上にゲート電極４４を、例えば厚み３００〜４５０ｎｍ
に形成する。次いで、低不純物濃度領域（Ｎ-）５１を
形成するために、ゲート電極４４をマスクとし、不純物
としてのＰ或はＡｓを半導体層５２に１×１０13ｃｍ-2
注入する。
場合）の製造方法を説明する。先ず、絶縁性基板４１上
に、ポリシリコンからなる半導体層４２を、例えば厚み
５０〜１００ｎｍに形成する。次いで、例えば厚みを５
０〜１００ｎｍとしてゲート絶縁膜４３を形成し、その
上にゲート電極４４を、例えば厚み３００〜４５０ｎｍ
に形成する。次いで、低不純物濃度領域（Ｎ-）５１を
形成するために、ゲート電極４４をマスクとし、不純物
としてのＰ或はＡｓを半導体層５２に１×１０13ｃｍ-2
注入する。
【０００８】続いて、ゲート電極４４を覆って図示しな
いレジストをパターン形成し、そのレジストをマスクと
して、半導体層４２における低不純物濃度領域（Ｎ-）
５１の外側に、不純物としてのＰ或はＡｓを１×１０15
ｃｍ-2注入し、高不純物濃度領域（Ｎ+）５０を形成す
る。その後の工程は、マルチゲート構造のＴＦＴと同様
に行う。
いレジストをパターン形成し、そのレジストをマスクと
して、半導体層４２における低不純物濃度領域（Ｎ-）
５１の外側に、不純物としてのＰ或はＡｓを１×１０15
ｃｍ-2注入し、高不純物濃度領域（Ｎ+）５０を形成す
る。その後の工程は、マルチゲート構造のＴＦＴと同様
に行う。
【０００９】
【発明が解決しようとする課題】しかしながら、マルチ
ゲート構造においては、十分なオン電流が得られる反
面、高不純物濃度領域（Ｎ+）３０とチャネル層２９と
の接合部における不純物濃度の勾配が高いため、結合部
での電界が強くなってリーク電流が増大し、その結果と
して十分に高いオン／オフ電流比が得られず、改良の余
地があった。一方のＬＤＤ構造においては、高不純物濃
度領域（Ｎ+）５０とチャネル層４９との間に介在させ
た抵抗の高い低不純物濃度領域（Ｎ-）５１の存在によ
り、リーク電流を低くすることができる反面、逆のオン
状態のときには、抵抗の高い低不純物濃度領域（Ｎ-）
５１により十分なオン電流が得られず、結局のところ十
分に高いオン／オフ電流比が得られず、改善の余地があ
った。
ゲート構造においては、十分なオン電流が得られる反
面、高不純物濃度領域（Ｎ+）３０とチャネル層２９と
の接合部における不純物濃度の勾配が高いため、結合部
での電界が強くなってリーク電流が増大し、その結果と
して十分に高いオン／オフ電流比が得られず、改良の余
地があった。一方のＬＤＤ構造においては、高不純物濃
度領域（Ｎ+）５０とチャネル層４９との間に介在させ
た抵抗の高い低不純物濃度領域（Ｎ-）５１の存在によ
り、リーク電流を低くすることができる反面、逆のオン
状態のときには、抵抗の高い低不純物濃度領域（Ｎ-）
５１により十分なオン電流が得られず、結局のところ十
分に高いオン／オフ電流比が得られず、改善の余地があ
った。
【００１０】本発明はこのような従来技術の課題を解決
すべくなされたものであり、十分に高いオン／オフ電流
比が得られる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
すべくなされたものであり、十分に高いオン／オフ電流
比が得られる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、表面が絶縁性の基板上に半導体層を形
成する工程と、該半導体層を覆った状態で該基板上に絶
縁膜を形成する工程と、該絶縁膜の上に複数のゲート電
極を形成する工程と、該ゲート電極をマスクとして該半
導体層に不純物イオンを低い濃度で注入して、半導体層
の非マスキング部分に低不純物濃度領域を形成する工程
と、該ゲート電極が形成された該絶縁膜の上に、両端に
ある該低不純物濃度領域の一方における他方側とは反対
側の部分の上方および、他方の全部又は一方側とは反対
側の部分の上方を残し、それ以外の半導体層部分の上方
を覆った状態で、レジストをパターン形成する工程と、
該レジストをマスクとして該半導体層中に不純物イオン
を高い濃度で注入し、半導体層の非マスキング部分に高
不純物濃度領域を形成する工程と、を含んでおり、その
ことにより上記目的を達成することができる。
タの製造方法は、表面が絶縁性の基板上に半導体層を形
成する工程と、該半導体層を覆った状態で該基板上に絶
縁膜を形成する工程と、該絶縁膜の上に複数のゲート電
極を形成する工程と、該ゲート電極をマスクとして該半
導体層に不純物イオンを低い濃度で注入して、半導体層
の非マスキング部分に低不純物濃度領域を形成する工程
と、該ゲート電極が形成された該絶縁膜の上に、両端に
ある該低不純物濃度領域の一方における他方側とは反対
側の部分の上方および、他方の全部又は一方側とは反対
側の部分の上方を残し、それ以外の半導体層部分の上方
を覆った状態で、レジストをパターン形成する工程と、
該レジストをマスクとして該半導体層中に不純物イオン
を高い濃度で注入し、半導体層の非マスキング部分に高
不純物濃度領域を形成する工程と、を含んでおり、その
ことにより上記目的を達成することができる。
【００１２】
【作用】本発明にあっては、ゲート電極部を複数形成
し、これをマスクとして使用して半導体層に不純物を低
い濃度で注入する。これにより、半導体層の複数の非マ
スキング部分には低不純物濃度領域がそれぞれ形成さ
れ、隣合う低不純物濃度領域の間のマスキング部分はチ
ャネル層として残る。これにより、半導体層は不純物が
注入された領域とチャネル層との接合部の数が増えると
共に、チャネル層と接合する領域の不純物濃度が低くな
る。
し、これをマスクとして使用して半導体層に不純物を低
い濃度で注入する。これにより、半導体層の複数の非マ
スキング部分には低不純物濃度領域がそれぞれ形成さ
れ、隣合う低不純物濃度領域の間のマスキング部分はチ
ャネル層として残る。これにより、半導体層は不純物が
注入された領域とチャネル層との接合部の数が増えると
共に、チャネル層と接合する領域の不純物濃度が低くな
る。
【００１３】その後、レジストを所望の範囲に形成し、
これをマスクとして使用して不純物を高い濃度で注入
し、両端にある低不純物濃度領域のチャネル層とは反対
側に高不純物濃度領域を形成する。これにより、高不純
物濃度領域とチャネル層との間には不純物濃度の低い低
不純物濃度領域が介装される構造となる。
これをマスクとして使用して不純物を高い濃度で注入
し、両端にある低不純物濃度領域のチャネル層とは反対
側に高不純物濃度領域を形成する。これにより、高不純
物濃度領域とチャネル層との間には不純物濃度の低い低
不純物濃度領域が介装される構造となる。
【００１４】したがって、本実施例の方法においては、
ＬＤＤ構造のものよりも接合部の数を増加させてマルチ
ゲート構造にでき、またマルチゲート構造のものの接合
部での不純物濃度の勾配を小さくできる。このために、
２つの構造を同時に採用でき大幅にリーク電流を低減す
ることができる。よって、高不純物濃度領域とチャネル
層との間に存在する低不純物濃度領域により多少抵抗が
大きくなってオン電流が高くなるものの、大幅なリーク
電流の低減によりオン／オフ電流比の十分に高いＴＦＴ
を製造することが可能となる。
ＬＤＤ構造のものよりも接合部の数を増加させてマルチ
ゲート構造にでき、またマルチゲート構造のものの接合
部での不純物濃度の勾配を小さくできる。このために、
２つの構造を同時に採用でき大幅にリーク電流を低減す
ることができる。よって、高不純物濃度領域とチャネル
層との間に存在する低不純物濃度領域により多少抵抗が
大きくなってオン電流が高くなるものの、大幅なリーク
電流の低減によりオン／オフ電流比の十分に高いＴＦＴ
を製造することが可能となる。
【００１５】
【実施例】以下に本発明の実施例を説明する。
【００１６】図１（ｃ）は本実施例により製造されたＴ
ＦＴを示す断面図である。このＴＦＴは、絶縁性基板１
上の所定範囲に、例えば平面視で矩形状をした半導体層
２が形成され、その半導体層２は幅方向（図の左右方
向）に沿って９つの領域に区分されている。最も外側の
領域は高不純物濃度領域（Ｎ+）１０ａ、１０ｂになっ
ており、その一つ内側の領域は低不純物濃度領域
（Ｎ-）１１ａ、１１ｄに、更に一つ内側の領域はチャ
ネル層９ａ、９ｃに、更に一つ内側の領域は低不純物濃
度領域（Ｎ-）１１ｂ、１１ｃに、更に、内側の中央の
領域はチャネル層９ｂになっている。
ＦＴを示す断面図である。このＴＦＴは、絶縁性基板１
上の所定範囲に、例えば平面視で矩形状をした半導体層
２が形成され、その半導体層２は幅方向（図の左右方
向）に沿って９つの領域に区分されている。最も外側の
領域は高不純物濃度領域（Ｎ+）１０ａ、１０ｂになっ
ており、その一つ内側の領域は低不純物濃度領域
（Ｎ-）１１ａ、１１ｄに、更に一つ内側の領域はチャ
ネル層９ａ、９ｃに、更に一つ内側の領域は低不純物濃
度領域（Ｎ-）１１ｂ、１１ｃに、更に、内側の中央の
領域はチャネル層９ｂになっている。
【００１７】この半導体層２を覆った状態で基板１上に
はゲート絶縁膜３が形成されており、更にゲート絶縁膜
３の上には間隔を開けて３つのゲート電極４が形成され
ている。各ゲート電極４ａ、４ｂ及び４ｃは、それぞれ
上述した３つのチャネル層９ａ、９ｂ、９ｃの上に位置
している。これらゲート電極４ａ、４ｂ及び４ｃを覆っ
て、ゲート絶縁膜３上には層間絶縁膜６が形成されてい
る。この層間絶縁膜６の上には、層間絶縁膜６及びその
下のゲート絶縁膜３を貫通するコンタクトホール７ａ、
７ｂに一部を充填した状態で、ソース電極８ａとドレイ
ン電極８ｂとが形成されている。ソース電極８ａは前記
高不純物濃度領域（Ｎ+）１０ａに電気的に接続され、
ドレイン電極８ｂは前記高不純物濃度領域（Ｎ+）１０
ｂに電気的に接続されている。
はゲート絶縁膜３が形成されており、更にゲート絶縁膜
３の上には間隔を開けて３つのゲート電極４が形成され
ている。各ゲート電極４ａ、４ｂ及び４ｃは、それぞれ
上述した３つのチャネル層９ａ、９ｂ、９ｃの上に位置
している。これらゲート電極４ａ、４ｂ及び４ｃを覆っ
て、ゲート絶縁膜３上には層間絶縁膜６が形成されてい
る。この層間絶縁膜６の上には、層間絶縁膜６及びその
下のゲート絶縁膜３を貫通するコンタクトホール７ａ、
７ｂに一部を充填した状態で、ソース電極８ａとドレイ
ン電極８ｂとが形成されている。ソース電極８ａは前記
高不純物濃度領域（Ｎ+）１０ａに電気的に接続され、
ドレイン電極８ｂは前記高不純物濃度領域（Ｎ+）１０
ｂに電気的に接続されている。
【００１８】次に、この構造のＴＦＴの製造方法につい
て説明する。先ず、図１（ａ）に示すように、絶縁性基
板１の上に半導体層２を形成する。この半導体層２は、
例えば材料にポリシリコン等を使用し、厚みとしては５
０ｎｍとしている。次に、半導体層２を覆った状態で基
板１の上にゲート絶縁膜３を、例えば１００ｎｍの厚み
に形成し、そのゲート絶縁膜３の上に３つのゲート電極
４ａ、４ｂ及び４ｃを形成する。
て説明する。先ず、図１（ａ）に示すように、絶縁性基
板１の上に半導体層２を形成する。この半導体層２は、
例えば材料にポリシリコン等を使用し、厚みとしては５
０ｎｍとしている。次に、半導体層２を覆った状態で基
板１の上にゲート絶縁膜３を、例えば１００ｎｍの厚み
に形成し、そのゲート絶縁膜３の上に３つのゲート電極
４ａ、４ｂ及び４ｃを形成する。
【００１９】次いで、ゲート電極４ａ、４ｂ及び４ｃを
マスクとして、半導体層２に不純物を低い濃度で注入
し、半導体層２の４箇所に低不純物濃度領域（Ｎ-）１
１ａ、１１ｂ、１１ｃ、１１ｄを形成する。このときに
形成された両端の低不純物濃度領域（Ｎ-）１１ａと１
１ｄとは、最終的に形成する領域よりも広くなってお
り、この後に行われる処理により狭くなる。不純物の注
入条件は、例えば不純物としてはＰを使用し、電圧を１
００ｋｅＶ、注入密度を１×１０14ｃｍ-2とした。な
お、注入密度を１×１０14ｃｍ-2に設定した場合は、低
不純物濃度領域（Ｎ-）１１ａ、１１ｂ、１１ｃ、１１
ｄのオン抵抗を十分低いものにできる。
マスクとして、半導体層２に不純物を低い濃度で注入
し、半導体層２の４箇所に低不純物濃度領域（Ｎ-）１
１ａ、１１ｂ、１１ｃ、１１ｄを形成する。このときに
形成された両端の低不純物濃度領域（Ｎ-）１１ａと１
１ｄとは、最終的に形成する領域よりも広くなってお
り、この後に行われる処理により狭くなる。不純物の注
入条件は、例えば不純物としてはＰを使用し、電圧を１
００ｋｅＶ、注入密度を１×１０14ｃｍ-2とした。な
お、注入密度を１×１０14ｃｍ-2に設定した場合は、低
不純物濃度領域（Ｎ-）１１ａ、１１ｂ、１１ｃ、１１
ｄのオン抵抗を十分低いものにできる。
【００２０】次いで、図１（ｂ）に示すようにゲート絶
縁膜３の上に、左端のゲート電極４ａよりも少し左側に
寄った位置から、右端のゲート電極４ｃよりも少し右側
に寄った位置までにわたる範囲に、レジストパターン５
を形成し、このレジストパターン５をマスクとして前記
半導体層２の両端にある低不純物濃度領域（Ｎ-）１１
ａと１１ｄに不純物を高い濃度で注入する。不純物の注
入条件としては、例えば不純物にＰを使用し、電圧を１
００ｋｅＶ、注入密度を１×１０15ｃｍ-2とした。これ
により、両端の低不純物濃度領域（Ｎ-）１１ａ、１１
ｄの外側部分に、高不純物濃度領域（Ｎ+）１０ａと１
０ｂが形成される。
縁膜３の上に、左端のゲート電極４ａよりも少し左側に
寄った位置から、右端のゲート電極４ｃよりも少し右側
に寄った位置までにわたる範囲に、レジストパターン５
を形成し、このレジストパターン５をマスクとして前記
半導体層２の両端にある低不純物濃度領域（Ｎ-）１１
ａと１１ｄに不純物を高い濃度で注入する。不純物の注
入条件としては、例えば不純物にＰを使用し、電圧を１
００ｋｅＶ、注入密度を１×１０15ｃｍ-2とした。これ
により、両端の低不純物濃度領域（Ｎ-）１１ａ、１１
ｄの外側部分に、高不純物濃度領域（Ｎ+）１０ａと１
０ｂが形成される。
【００２１】次いで、レジストパターン５をエッチング
等により除去し、その後、ゲート絶縁膜３の上に層間絶
縁膜６をほぼ全面に形成する。次いで、層間絶縁膜６
と、その下のゲート絶縁膜３とを貫通するコンタクトホ
ール７ａ、７ｂを形成する。これらコンタクトホール７
ａ、７ｂは、高不純物濃度領域（Ｎ+）１０ａと１０ｂ
の上に設ける。
等により除去し、その後、ゲート絶縁膜３の上に層間絶
縁膜６をほぼ全面に形成する。次いで、層間絶縁膜６
と、その下のゲート絶縁膜３とを貫通するコンタクトホ
ール７ａ、７ｂを形成する。これらコンタクトホール７
ａ、７ｂは、高不純物濃度領域（Ｎ+）１０ａと１０ｂ
の上に設ける。
【００２２】その後、層間絶縁膜６の上に、前記コンタ
クトホール７ａと７ｂに一部を充填した状態で、ソース
電極８ａとドレイン電極８ｂを形成する。これにより、
ソース電極８ａは高不純物濃度領域（Ｎ+）１０ａに電
気的に接続され、ドレイン電極８ｂは高不純物濃度領域
（Ｎ+）１０ｂと電気的に接続される。
クトホール７ａと７ｂに一部を充填した状態で、ソース
電極８ａとドレイン電極８ｂを形成する。これにより、
ソース電極８ａは高不純物濃度領域（Ｎ+）１０ａに電
気的に接続され、ドレイン電極８ｂは高不純物濃度領域
（Ｎ+）１０ｂと電気的に接続される。
【００２３】従って、この構造のＴＦＴにおいては、Ｌ
ＤＤ構造のものよりも接合部の数を増加させてマルチゲ
ート構造にでき、またマルチゲート構造のものの接合部
での不純物濃度の勾配を小さくできる。このために、２
つの構造を同時に採用でき大幅にリーク電流を低減する
ことができる。よって、高不純物濃度領域とチャネル層
との間に存在する低不純物濃度領域により多少抵抗が大
きくなってオン電流が高くなるものの、大幅なリーク電
流の低減によりオン／オフ電流比の十分に高いＴＦＴを
製造することが可能となる。
ＤＤ構造のものよりも接合部の数を増加させてマルチゲ
ート構造にでき、またマルチゲート構造のものの接合部
での不純物濃度の勾配を小さくできる。このために、２
つの構造を同時に採用でき大幅にリーク電流を低減する
ことができる。よって、高不純物濃度領域とチャネル層
との間に存在する低不純物濃度領域により多少抵抗が大
きくなってオン電流が高くなるものの、大幅なリーク電
流の低減によりオン／オフ電流比の十分に高いＴＦＴを
製造することが可能となる。
【００２４】なお、上記実施例は、ソース電極からドレ
イン電極に向け、或は逆にドレイン電極からソース電極
に向けて、選択的に両方向の一方の方向に動作させる場
合に有効な構造を示している。例えば、ドレイン電極８
ｂからソース電極８ａに向けて電流を流す場合、つまり
ＭＮＯＳの場合には、ドレイン電極８ｂの方がソース電
極８ａより電位が大であり、チャネル層９ｃと低不純物
濃度領域１１ｄとの接合部Ｄ1、チャネル層９ｂと低不
純物濃度領域１１ｃとの接合部Ｄ2、チャネル層９ａと
低不純物濃度領域１１ｂとの接合部Ｄ3がＴＦＴのリー
ク電流特性を決める接合である。逆に、ソース電極８ａ
からドレイン電極８ｂに向けてオン電流を流す場合、つ
まりＭＮＯＳの場合には、ソース電極８ａの方がドレイ
ン電極８ｂより電位が大であり、チャネル層９ｃと低不
純物濃度領域１１ｃとの接合部Ｄ1´、チャネル層９ｂ
と低不純物濃度領域１１ｂとの接合部Ｄ2´、チャネル
層９ａと低不純物濃度領域１１ａとの接合部Ｄ3´がＴ
ＦＴのリーク電流特性を決める接合である場合に有効な
構造を示している。
イン電極に向け、或は逆にドレイン電極からソース電極
に向けて、選択的に両方向の一方の方向に動作させる場
合に有効な構造を示している。例えば、ドレイン電極８
ｂからソース電極８ａに向けて電流を流す場合、つまり
ＭＮＯＳの場合には、ドレイン電極８ｂの方がソース電
極８ａより電位が大であり、チャネル層９ｃと低不純物
濃度領域１１ｄとの接合部Ｄ1、チャネル層９ｂと低不
純物濃度領域１１ｃとの接合部Ｄ2、チャネル層９ａと
低不純物濃度領域１１ｂとの接合部Ｄ3がＴＦＴのリー
ク電流特性を決める接合である。逆に、ソース電極８ａ
からドレイン電極８ｂに向けてオン電流を流す場合、つ
まりＭＮＯＳの場合には、ソース電極８ａの方がドレイ
ン電極８ｂより電位が大であり、チャネル層９ｃと低不
純物濃度領域１１ｃとの接合部Ｄ1´、チャネル層９ｂ
と低不純物濃度領域１１ｂとの接合部Ｄ2´、チャネル
層９ａと低不純物濃度領域１１ａとの接合部Ｄ3´がＴ
ＦＴのリーク電流特性を決める接合である場合に有効な
構造を示している。
【００２５】本発明は、このような両方向に動作をさせ
る構造のＴＦＴに限らず、一方向に動作をさせる構造の
ＴＦＴにも適用できる。例えば、図２に示すように、ド
レイン電極側がソース電極側よりも電位が大きく、ドレ
イン電極側からソース電極側へ向けて電流が流れる場合
を例に挙げて説明すると、低い電圧側、即ちソース電極
側にあるゲート電極４ａの下方のチャネル層９ａと左端
にある高不純物濃度領域１０ａとの間には、低不純物濃
度領域の形成は不要である。
る構造のＴＦＴに限らず、一方向に動作をさせる構造の
ＴＦＴにも適用できる。例えば、図２に示すように、ド
レイン電極側がソース電極側よりも電位が大きく、ドレ
イン電極側からソース電極側へ向けて電流が流れる場合
を例に挙げて説明すると、低い電圧側、即ちソース電極
側にあるゲート電極４ａの下方のチャネル層９ａと左端
にある高不純物濃度領域１０ａとの間には、低不純物濃
度領域の形成は不要である。
【００２６】この構造のＴＦＴの製造は、図１（ａ）に
示すように形成された状態のものに対し、図２に示すよ
うにレジスト５を、その左端をゲート電極４ａの上に配
し、かつ右端をゲート電極４ｃの右側に配して形成し、
そのレジスト５をマスクとして上方から不純物を高濃度
で注入することにより行われる。
示すように形成された状態のものに対し、図２に示すよ
うにレジスト５を、その左端をゲート電極４ａの上に配
し、かつ右端をゲート電極４ｃの右側に配して形成し、
そのレジスト５をマスクとして上方から不純物を高濃度
で注入することにより行われる。
【００２７】なお、上述した実施例ではゲート電極を３
つ形成してチャネル層を４つ形成する場合を説明してい
るが、本発明はこれに限るものではなく、ゲート電極を
２又は４以上形成してチャネル層を３又は５以上形成す
る場合にも適用できることはもちろんである。
つ形成してチャネル層を４つ形成する場合を説明してい
るが、本発明はこれに限るものではなく、ゲート電極を
２又は４以上形成してチャネル層を３又は５以上形成す
る場合にも適用できることはもちろんである。
【００２８】
【発明の効果】以上詳述するように、本発明による場合
には、ＬＤＤ構造のものよりも接合部の数を増加させて
マルチゲート構造にでき、またマルチゲート構造のもの
の接合部での不純物濃度の勾配を小さくできるため、２
つの構造を同時に採用でき大幅にリーク電流を低減する
ことができる。よって、高不純物濃度領域とチャネル層
との間に存在する低不純物濃度領域により多少抵抗が大
きくなってオン電流が高くなるものの、大幅なリーク電
流の低減によりオン／オフ電流比の十分に高いＴＦＴを
製造することが可能となる。
には、ＬＤＤ構造のものよりも接合部の数を増加させて
マルチゲート構造にでき、またマルチゲート構造のもの
の接合部での不純物濃度の勾配を小さくできるため、２
つの構造を同時に採用でき大幅にリーク電流を低減する
ことができる。よって、高不純物濃度領域とチャネル層
との間に存在する低不純物濃度領域により多少抵抗が大
きくなってオン電流が高くなるものの、大幅なリーク電
流の低減によりオン／オフ電流比の十分に高いＴＦＴを
製造することが可能となる。
【図面の簡単な説明】
【図１】本実施例にかかる薄膜トランジスタの製造工程
図であり、（ａ）は低不純物濃度領域までを形成した断
面図を示し、（ｂ）はレジストまでを形成した断面図を
示し、（ｃ）は最終段階まで形成した断面図を示す。
図であり、（ａ）は低不純物濃度領域までを形成した断
面図を示し、（ｂ）はレジストまでを形成した断面図を
示し、（ｃ）は最終段階まで形成した断面図を示す。
【図２】本発明の他の実施例を示す断面図である。
【図３】従来の薄膜トランジスタを示す断面図である。
【図４】従来の他の構造の薄膜トランジスタを示す断面
図である。
図である。
１ 絶縁性基板 ２ 半導体層 ３ ゲート絶縁膜 ４、４ａ、４ｂ、４ｃ ゲート電極 ５ レジスト ６ 層間絶縁膜 ７ａ、７ｂ コンタクトホール ８ａ ソース電極 ８ｂ ドレイン電極 ９ａ、９ｂ、９ｃ チャネル層 １０ａ、１０ｂ 高不純物濃度領域 １１ａ、１１ｂ、１１ｃ、１１ｄ 低不純物濃度領域
Claims (1)
- 【請求項１】 表面が絶縁性の基板上に半導体層を形成
する工程と、 該半導体層を覆った状態で該基板上に絶縁膜を形成する
工程と、 該絶縁膜の上に複数のゲート電極を形成する工程と、 該ゲート電極をマスクとして該半導体層に不純物イオン
を低い濃度で注入して、半導体層の非マスキング部分に
低不純物濃度領域を形成する工程と、 該ゲート電極が形成された該絶縁膜の上に、両端にある
該低不純物濃度領域の一方における他方側とは反対側の
部分の上方および、他方の全部又は一方側とは反対側の
部分の上方を残し、それ以外の半導体層部分の上方を覆
った状態で、レジストをパターン形成する工程と、 該レジストをマスクとして該半導体層中に不純物イオン
を高い濃度で注入し、半導体層のマスキング部分に高不
純物濃度領域を形成する工程と、 を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27994591A JPH05121439A (ja) | 1991-10-25 | 1991-10-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27994591A JPH05121439A (ja) | 1991-10-25 | 1991-10-25 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11432699A Division JPH11340475A (ja) | 1999-04-22 | 1999-04-22 | トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121439A true JPH05121439A (ja) | 1993-05-18 |
Family
ID=17618114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27994591A Pending JPH05121439A (ja) | 1991-10-25 | 1991-10-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121439A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186262A (ja) * | 1994-12-19 | 1996-07-16 | Korea Electron Telecommun | 薄膜トランジスタの製造方法 |
| EP0871227A2 (en) * | 1997-04-08 | 1998-10-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor, manufacturing method therefor and liquid crystal display unit using the same |
| JP2003519915A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2003519917A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 半導体トランジスタ |
| KR100485531B1 (ko) * | 2002-04-15 | 2005-04-27 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터와 그 제조방법 |
| US8928044B2 (en) | 2010-01-12 | 2015-01-06 | Japan Display West Inc. | Display device, switching circuit and field effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105574A (ja) * | 1981-12-17 | 1983-06-23 | Seiko Epson Corp | 液晶表示装置 |
| JPS62237762A (ja) * | 1986-04-08 | 1987-10-17 | Citizen Watch Co Ltd | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
| JPH01218070A (ja) * | 1988-02-26 | 1989-08-31 | Matsushita Electron Corp | Ｍｏｓトランジスタ |
-
1991
- 1991-10-25 JP JP27994591A patent/JPH05121439A/ja active Pending
Patent Citations (3)
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| EP0871227A3 (en) * | 1997-04-08 | 1999-12-08 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor, manufacturing method therefor and liquid crystal display unit using the same |
| JP2003519915A (ja) * | 2000-01-07 | 2003-06-24 | セイコーエプソン株式会社 | 薄膜トランジスタおよびその製造方法 |
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| US7002178B2 (en) | 2002-04-15 | 2006-02-21 | Lg.Philips Lcd Co., Ltd. | Polycrystalline silicon thin film transistor and method for fabricating the same |
| US7118944B2 (en) | 2002-04-15 | 2006-10-10 | Lg.Philips Lcd Co., Ltd. | Method for fabricating polycrystalline silicon thin film transistor |
| US8928044B2 (en) | 2010-01-12 | 2015-01-06 | Japan Display West Inc. | Display device, switching circuit and field effect transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990301 |