KR0184071B1 - 필드 시일드 소자 분리 구조체를 가지는 반도체 장치와 그의 제조방법 - Google Patents

필드 시일드 소자 분리 구조체를 가지는 반도체 장치와 그의 제조방법 Download PDF

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Abstract

반도체 장치는, 제1도전형 (conductivity type)의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 제1방향에 평행하게 연장되어 인접해 있는 모든 두개의 필드 시일드 분리구조 사이에 소자형성 영역을 형성하는 다수이 필드 시일드 분리구조; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되는 상기 개개의 소자형성 영역의 대향하는 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층; 상기 제1방향과 교차하는 제2방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차점에 대응하는 부위에 형성되며 상기 반도체 기판으로 부터 절연되고, 또한 상기 횡방향 영역을 따라 정렬되는 다수의 게이트 전극구조를 포함하고, 상기 반도체 소자들이 상기 교차점들에 각각 형성되고, 이 개개의 교차점이, 이 교차점들 중의 하나에 배치된 상기 한 쌍의 불순물 확산층의 부분과, 이 불순물 확산층 사이에 형성되는 채널영역 및 한 교차점에 형성되는 상기 게이트 전극 구조의 하나로 형성된다. 또한, 반도체 장치를 제조하는 방법은, 반도체 장치를 구성하는 이상의 구성품을 형성하는 개개의 단계를 포함한다.

Description

필드 시일드 소자 분리 구조체를 가지는 반도체 장치와 그의 제조방법
제1도는 본 발명의 일 실시예에 따른 시택트 (stacked) 게이트형 EEPROM의 메모리셀 부분의 구조체를 도시하는 평면도.
제2도는 제1도의 선 A-A 을 따라 취한 단면도.
제3도는 본 발명의 일 실시예에 따른 시택트 게이트형 EEPROM의 메모리셀 부분의 제조방법의 각 공정에서의 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : P형 실리콘 기판 102 : 시일드 게이트 산화막
102 : 실리콘 산화막 103 : 시일드 전극
103 : 다결정 실리콘막 104 : 시일드캡 절연막
104 : 실리콘 질화막 105 : N형 불순물 확산층
107 : 터널 (tunnel) 절연막 108 : 부유 게이트
109 : ONO 막 110 : 배선층
112 : 이온주입 130 : 적층 (lamination)
150 : 메모리셀 210 : 횡방향 영역
220 : 소자형성 영역
본 발명은 필드 시일드 소자 분리 구조체를 가지는 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 DRAM (dynamic random access memory), EEPROM (electrically erasable programmable read only memory) 및 플래시 메모리 (flash memory) 같은 반도체 기억장치에 사용하기에 적합한 필드 시일드 소자 분리 구조체를 가지는 반도체 장치와 그의 제조방법에 관한 것이다.
지금까지 공지되어 있는 소자분리법은, 예컨대 일본국 특개평 제 5-136429 호에 개시된 실리콘 국부 산화 (LOCOS: local oxidation of silicon)법과, 특개평 제 5-198778 호 및 A 3.6μ㎡ Memory Cell Structure for 16 MB EPROM Y. Hisamune et al, IEDM-89, 1989, p.p. 583~586 에 개시된 트렌치 (trench) 분리법이 있다.
그러나 LSI의 집적밀도를 증가시키는 것이 요망될 때는, 상기 LOCOS법은 가공면에서 다음과 같은 문제점이 있는데 즉, 버드즈 비이크 (bird' s beaks) 의 발생과, 소자분리 산화막의 필요한 두께로 인한 소자분리에 있어서 간격의 한계등과 같은 문제점이 있고, 또한 전기적 특성면에서는 불순물의 횡 방향 확산으로 인한 필드반전과 숏채널효과 (short channel effects) 의 문제점이 있다. 한편, 트렌치 (trench) 방법은, 반도체 기판에 트렌치를 형성하는 공정이 복잡하다는 문제가 있다.
본 발명의 목적은 필드 시일드 소자 분리 구조체를 가지며 필드반전이나 숏채널효과를 일으킴이 없이 각 소자를 위한 공간을 작게할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 의한 반도체 장치는, 제1도전형 (conductivity type) 의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 제1방향에 평행하게 연장되어 인접해 있는 두개의 필드 시일드 소자 분리 구조체 마다 그 사이에 소자형성 영역이 형성된 다수의 필드 시일드 소자 분리 구조체; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되는 개개의 상기 소자형성 영역의 대향하는 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층; 상기 제1방향과 교차하는 제2방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차점에 대응하는 부위에 각각 형성되며 상기 반도체 기판으로 부터 절연되어 상기 횡방향 영역을 따라 정렬되는 다수의 게이트 전극구조체를 구비하되, 반도체 소자들은 상기 교차점들에 각각 형성되고, 개개의 상기 반도체 소자는 상기 교차점들 중의 하나에 배치된 상기 한쌍의 불순물 확산층의 부분들, 상기 불순물 확산층의 부분들 사이에 형성된 채널영역 및 한 교차점에 형성되는 상기 하나의 게이트 전극구조체로 형성된다.
본 발명의 일 태양에 의하면, 상기 횡방향 영역에는 다수의 게이트 배선층들이 각각 형성되고, 이 개개의 게이트 배선층은, 관계되는 상기 횡방향 영역의 하나를 따라 배치되는 반도체 소자 그룹의 공통의 제어 게이트로서 작용한다.
본 발명의 다른 태양에 의하면, 상기 반도체 소자는, 상기 반도체 소자로 형성된 다수의 메모리셀을 가지는 반도체 기억장치를 구성하며, 상기 게이트 배선층은 상기 다수의 횡방향 영역에 형성되어 상기 반도체 기억장치의 워드선(word line) 으로서 기능한다.
본 발명의 또 다른 태양에 의하면, 상기 반도체 장치는, 상기 반도체 소자로 형성된 다수의 메모리셀을 가지는 반도체 기억장치를 구성하며, 상기 불순물 확산층의 하나가 상기 반도체 기억장치의 비트선 (bit line) 의 하나로서 기능한다.
본 발명에 의한 반도체 장치를 제조하는 방법은 다음과 같은 단계를 포함한다. : 제1도전형의 반도체 기판의 표면 위에서, 제1절연막, 도전막 및 제2절연막을 이 순서대로 포함하는 복합층을 형성하는 단계; 상기 복합층을 엣칭하여, 상기 반도체 기판의 표면 위에서 길이 방향으로 평행하게 소정간격으로 격리되어 연장하는 다수의 소자 분리영역 위에 다수의 소자 분리 구조체를 각각 형성하는 단계; 상기 소자 분리 구조체를 마스크로서 사용하고 상기 반도체 기판의 표면에서, 길이방향으로 서로 대향하는 개개의 상기 소자분리 구조체의 측면에 인접한 부분들에 경사 이온주입법으로 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층을 형성하는 단계; 및 상기 소자 분리 구조체를 포함하는 상기 반도체 기판의 표면 위에 소정 패턴의 게이트 구조체를 형성하는 단계.
본 발명의 반도체 장치에서, 다수의 필드 시일드 소자 분리 구조체들이 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 제1방향으로 평행하게 연장되어 있어, 인접해 있는 두개의 분리 구조체 마다 그 사이에 소자형성 영역이 형성되며, 또한 한 쌍의 불순물 확산층이, 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되며 서로 대향하는 상기 개개의 소자형성 영역의 측면에 근접하는 부분에 형성되어, 채널영역이 형성된다. 이와 같은 구성으로, 필요한 소자분리 능력을 유지하면서 개개의 소자를 위한 공간을 줄일 수 있다.
또한, 다수의 반도체 메모리셀을 가지는 반도체 기억장치를 본 발명의 반도체 장치를 사용하여 구성하면, 상기 제1방향으로 연장되며 서로 대향하는 상기 개개의 소자형성 영역의 측면에 근접하여 형성되는 불순물 확산층의 하나를 기억장치의 비트선으로 사용할 수 있어, 개개의 메모리셀과 비트선 사이의 접속을 위한 비트 컨택트 (bit contact) 를 제공할 필요가 없어진다. 그래서, 기억장치를 위한 공간을 상당히 줄일 수 있다.
그리고 본 발명에서, 제1방향과 교차하는 제2방향으로 서로 격리되어 연장하는 다수의 횡방향 영역에 게이트 배선층들이 형성되어 있으며, 개개의 게이트 전극구조체가, 반도체 기판의 표면 위에서 상기 소자형성 영역과 횡방향 영역의 교차점에 대응하는 부분에 형성되고, 이 개개의 횡방향 영역을 따라 정렬되는 게이트 배선층이, 상기 횡방향 영역에 정렬되는 반도체 소자 그룹의 공통의 제어 게이트 전극으로 사용되며, 또한 개개의 게이트 배선층은 기억장치의 워드선으로 사용된다.
본 발명에 따라 반도체 장치를 제조하는 방법에서, 반도체 기판의 표면에서 소자분리 구조체의 개개의 대향하는 측면에, 소자분리 구조체를 마스크 (mask) 로서 사용하고 불순물 확산층을 이온주입법으로 자기정렬적으로 형성시킨다. 그러면, 제조공정을 간단하게 만들 수 있다.
본 발명의 일 실시예를 첨부된 도면을 참조로 하여 이하 설명한다.
제1도는 본 발명의 일 실시예에 따른 스택트 게이트형(stacked gate type) EEPROM의메모리셀 (memory cell) 의 레이아웃을 도시하는 평면도이며, 제2도는 제1도의 선 A-A 을 따라 취한 메모리셀의 단면도이다.
제2도에서 보는 바와 같이, P 형 실리콘 기판 (101) 위에는, 시일드 (shield) 게이트 산화막 (102) 이 개입된 다결정 실리콘 막으로 이루어진 시일드 전극 (103) 이 제1도에 도시된 패턴으로 형성되어 있다. 상기 개개의 시일드 전극 (103) 이 시일드캡 (shield cap)절연막 (104)과 측벽 절연막 (106) 으로 덮여 있어, 필드 시일드 소자 분리 구조체를 형성시키고 있다. 이 필드 시일드 소자 분리 구조체에 대해서는, Fully Planarized 0.5㎛ Technologies for 16M DRAM ,W. Wakamiya et al, IEDM-88, 1988 p.p. 246~249를 참고하기 바란다.
필드 시일드 소자 분리 구조체는, 길이방향으로 (제1도에서는 수직방향) 평행하게 간격을 두고 신장되어 있는 다수의 시일드 전극 (103) 을 포함하며, 서로 인접해 있는 두개의 필드 시일드 소자 분리 구조체 마다 그 사이에는, 소자형성 영역 즉 능동영역 (active region) (220) 이 형성되어 있다.
또한, 상기 길이방향에 대해 바람직하게 직각으로 교차하는 횡방향으로 (제1도에서는 수평방향) 평행하게 신장되어 있는 다수의 횡방향 영역 (210) 이 반도체 기판의 표면에 형성되며, 실리콘 기판 (101) 의 표면에는, 상기 소자형성 영역 (220) 과 횡방향 영역 (210) 과의 교차점에 대응하는 부분에 개개의 반도체 소자가 이후에 설명할 방법으로 형성되어 있다. 먼저, 실리콘 기판 (101) 표면에서 개개의 필드 시일드 소자분리 구조체의 길이방향으로 신장되는 대향하는 측면에 인접해 있는 부분, 즉 인접하는 2 개의 필드 시일드 소자 분리 구조체 사이에 형성된 소자형성 영역 (220) 의 길이방향으로 신장되는 양 측면에 인접하는 부분에, 한 쌍의 N 형 불순물 확산층이 형성되어 있다. 이 불순물 확산층은, 상기 소자형성 영역의 하나를 따라 배치된 반도체 소자그룹의 소오스/드레인 (source/drain)으로서 기능을 한다.
또한, 실리콘 기판 (101) 표면의 상기 소자형성 영역과 횡방향 영역과의 교차점에 대응하는 부분에는, 이 횡방향 영역으로 정렬되어 있는 다결정 실리콘 막으로 되어 있는 다수의 부유 게이트 (floating gate) (108) (제1도에서 사선으로 표시됨)가, 터널 (tunnel) 절연막 (107) 을 사이에 두고 형성되어 있다. 또한, 상기 개개의 횡방향 영역에는, 이 횡방향 영역을 따라 정렬하는 상기 부유 게이트 위에 층간 절연막(109)을 사이에 두고 다결정 실리콘 막의 배선층 (110) 이 형성되어 있다. 이 배선층 (110) 은, 개개의 횡방향 영역을 따라 정렬되는 반도체 소자에 공통으로 관계되는 제어 게이트로서 기능을 하며, 또한 이 반도체 장치가, 제1도에 1접쇄선으로 도시된 바와 같이 다수의 메모리셀 (150) 을 행과 열의 매트릭스로 배치한 기억장치로서 사용되는 경우에는, 워드선 (word line)으로 사용된다.
제1도에서, 상기 소오스/드레인 확산층 (105) 은, 상기 워드선에 직교하는 방향으로 형성되는 한 소자형성 영역을 따라 배치되는 메모리셀 (150) 그룹에 공통으로 형성되어 있다. 상기 소오스/드레인 확산층 (105) 중의 하나 (즉 드레인 확산층) 는, 메모리 디바이드 (memory divide) 의 비트선 (bit line) 으로서 기능을 하며, 다른 소오스/드레인 확산층 (즉 소오스 확산층) 은 메모리 장치의 공통 소오스선 (common source line) 으로서 기능을 한다. 이와 같은 구성으로, 개개의 메모리셀에 대해 비트 컨택트 ( bit contact) 및 소오스 컨택트 (source contact) 를 제공할 필요가 없기 때문에, 개개의 메모리셀 (150) 을 위한 공간을 줄일 수 있다.
다음은, 제3a~3e도를 참조로 하여 본 발명의 반도체 장치를 제조하는 방법을 설명한다.
제3a~3e도는, 본 발명의 일 실시예에 따른 제조과정의 각각의 단계에 대한 제2도에 대응하는 단면도다.
먼저 제 3a 도에서 보는 바와 같이, 시일드 게이트 산화막 (102) 으로 이용되는 두께가 50~100 nm 인 실리콘 산화막 (102') 이, 열산화법 또는 CVD 법으로 P 형 실리콘 기판 (101) 위에 형성되어 있다. 그리고, 두께가 100~300 nm 인 P 또는 N 형이 도핑 (doping) 된 다결정 실리콘막 (103') 과 두께가 100 500 nm 인 실리콘 질화막 (104') (이들은 시일드 전극 (103) 및 시일드캡 절연막 (104) 을 위해 각각 사용됨) 이, CVD 법으로 상기 실리콘 산화막 (102') 위에 연속적으로 형성되어 있다.
다음은, 제3b도에서 보는 바와 같이, 실리콘 산화막 (102'), 다결정 실리콘막 (103') 및 실리콘 질화막 (104) 을 포함하는 복합막이, 사진 석판법 (photolithography) 및 이방성 건식엣칭 기법으로 패턴되어, 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드캡 절연막 (104) 으로 된 적층 (130) 을 소정의 개개의 소자분리 영역에 형성시키고 있다.
그리고, 제3c도에서 보는 바와 같이, 상기 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드캡 절연막 (104) 을 마스크 (mask) 로서 포함하는 적층을 사용하는 실리콘 기판 (101) 에 경사 이온주입 (112) 으로 비소 (As) 불순물을 주입해서, 소오스/드레인 확산층 (105) 을 형성한다. 상기 비소 불순물은, 50~90 KeV 의 에너지와 5 x 1015cm-2의 도스 (does) 량으로 주입된다.
또한, 주입각은 다음과 같이 주어진다.
θ=tan-1(a/b)
여기서, a는 상기 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드캡 절연막 (104) 의 두께의 합계 즉, 상기 적층 (130) 의 두께이고, b는 인접해 있는 두개의 적층 (130) 사이의 간격이다.
예컨대, 상기 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드캡 절연막 (104) 의 두께가 각각 50 nm, 100 nm 및 100 nm 즉, a = 0.25㎛이고 간격 (b) = 1㎛면, 상기 주입각 (θ) 는 약 14 내지 15 도가 된다. 한편, 상기 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드캡 절연막 (104) 의 두께가 각각 100 nm, 300 nm 및 500 nm 즉, a = 0.9㎛이고 간격 (b) = 1㎛이면, 상기 주입각 (θ) 는 약 42 내지 45 도가 된다.
이와 같이, 상기 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드캡 절연막 (104) 으로 된 적층을 마스크로서 사용하여, 상기 기판 (101) 에 대해 경사지게 이온주입 (112) 을 하면, 개개 적층의 대향하는 길이방향 측면에는, 서로 떨어져 있는 소오스/드레인 확산층 (105) 의 쌍이 자기정렬 (self-alignment) 적으로 형성된다. 상기 주입된 불순물이 이어지는 열처리 동안 측방으로 부분적으로 확산되면, 시일드 게이트 막 (102) 의 하면에 상기 소오스/드레인 확산층 (105) 이 오버랩 (overlap) 된다.
다음은 제3d도에서 보는 바와 같이, 두께가 100~300 nm 인 실리콘 질화막을 제품의 전표면에 깔고 이방성 건식 엣칭을 행하여, 시일드 게이트 산화막 (102), 시일드 전극 (103) 및 시일드 캡 절연막 (104) 으로 된 적층 (130) 의 측벽에 측벽 절연막 (106) 을 형성시킨다. 그리고, 두께가 약 10 nm 인 터널 산화막 (107) 을 열산화법으로 상기 실리콘 기판 (101) 의 표면에 형성시킨다. 상기 시일드 전극 (103) 의 다결정 실리콘이 산화되는 것을 방지하기 위해, 시일드캡 절연막 (104) 과 측벽 절연막 (106) 은 바람직하게 항산화성 있는 실리콘 질화막으로 만들어지지만, 이들 중 하나 또는 전부는 실리콘 산화막으로 만들 수도 있다.
이어서, 다결정 실리콘막을 CVD 기법으로 제품의 전표면에 100~300 nm 의 두께로 깔고 사진 석판법 및 이방성 건식 엣칭으로, 제1도에서 사선으로 표시된 부위에 부유 게이트 (108) 를 형성시킨다.
그리고, 제3e도에서 보는 바와 같이, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 ONO 막 (109) 을 제품의 전 표면위에 깐다. 이 ONO 막 (109) 의 두께를 동일한 용량을 가지는 실리콘 산화막의 두께로 환산하면 15~20 nm 이다. 열산화법과 CVD 법으로 바텀 및 탑 실리콘 산화막을 형성시킨다. 상기 ONO 막 (109) 대신에 실리콘 산화막을 사용할 수도 있다.
다음에는, 다결정 실리콘막을 제품의 전표면에 100~300 nm 의 두께로 깔고 사진 석판법과 이방성 건조 엣칭으로 워드선 (word line : 제어 게이트) (110) 을 형성시킨다. 이 워드선 (110) 의 저항을 줄이기 위해, 폴리사이드 (polycide) 구조를 사용할 수도 있다.
이후, 각종 배선형성 공정을 수행하지만, 통상 실시되는 공정과 동일하기 때문에 이의 설명은 생략한다.
부유 게이트 (108) 를 가지는 스택트 게이트형 EEPROM 에 대한 실시 예를 참고로 하여 본 발명을 설명하였다. 그러나, 고전압이 가해지는 MNOS 형 불휘발성 반도체 기억장치에도 본 발명을 동일하게 적용할 수 있음을 알 수 있을 것이다. 또한, 이상에서 설명한 제조방법에 있어서 게이트 구조체의 형성방법을 수정함으로써, 소오스 및 드레인 영역을 가지는 각종 반도체 장치에 본 발명을 적용할 수 있다. 예컨대, MOS 트랜지스터를 만드는 경우에는, 제3d및 3e도에서의 공정으로 게이트 산화막을 실리콘 기판 (101) 위에 형성시킨 후 게이트 와이어의 패턴을 상기 게이트 산화막 위에 형성시킨다.
본 발명에서, 필드 시일드 소자 분리 구조체에 의해 소자분리가 이루어지고, 소오스/드레인 확산층을 개개의 필드 시일드 소자 분리 구조체의 대향하는 사이드에 근접한 부분의 기판 위에 형성한다. 또한, 각 채널영역이 게이트 배선층 또는 워드선 중의 하나를 따라 형성되기 때문에, 개개의 반도체 소자를 위한 공간을 줄일 수 있다.
필드 시일드 소자 분리 구조체에 의해 소자분리가 이루어지기 때문에, 시일드 전극에 가해지는 전압을 선택함으로써, 필드반전 (field inversion) 및 숏채널 (short channel) 효과를 방지할 수 있다.
또한, 소오스/드레인 영역을 개개의 필드 시일드 소자 분리 구조체의 대향하는 측면에 근접한 부분의 기판 위에 소오스/드레인 영역이 경사 이온주입으로 자기정렬적으로 형성되기 때문에, 이 소오스/드레인 영역의 공정을 간단하게 할 수 있다.

Claims (20)

  1. 제1도전형의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고, 또한 제1방향에 평행하게 연장되어 인접해 있는 두개의 필드 시일드 소자 분리 구조체 마다 그 사이의 공간에 소자형성 영역이 형성된 다수의 필드 시일드 소자 분리구조체; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되는 개개의 상기 소자형성 영역의 서로 대향하는 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한쌍의 제2도전형의 불순물 확산층; 상기 제1방향과 교차하는 제2방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차점에 대응하는 부위에 각각 형성되며 상기 반도체 기판으로 부터 절연되어 상기 횡방향 영역을 따라 정렬되는 다수의 게이트 전극구조체를 구비하고, 반도체 소자들이 상기 교차점들에 각각 형성되고, 개개의 상기 반도체 소자는 상기 교차점들 중의 하나에 배치된 상기 한 쌍의 불순물 확산층의 부분들, 상기 불순물 확산층의 부분들 사이에 형성되는 채널영역 및 한 교차점에 형성되는 하나의 상기 게이트 전극구조체로 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 개개의 필드 시일드 소자분리 구조체는 상기 반도체 기판의 표면 위에 절연막을 사이에 두고 상기 제1방향으로 연장되는 시일드 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 횡방향 영역에 각각 형성되는 다수의 게이트 배선층을 더 포함하고, 개개의 상기 게이트 배선층은, 관계되는 상기 횡방향 영역의 하나를 따라 배치되는 반도체 소자 그룹의 공통의 제어 게이트로서 작용하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 소자가, 상기 반도체 소자로 형성된 다수의 메모리셀을 가지는 반도체 기억장치를 구성하고, 또한 상기 게이트 배선층이 반도체 기억장치의 워드선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 소자가, 상기 반도체 소자로 형성된 다수의 메모리셀을 가지는 반도체 기억장치를 구성하고, 또한 상기 불순물 확산층 쌍의 하나가 반도체 기억장치의 비트선으로서 작용하는 것을 특징으로 하는 반도체 장치.
  6. 제1도전형의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 길이방향으로 평행하게 연장되어 인접해 있는 두개의 필드 시일드 소자 분리 구조체 마다 그 사이에 소자형성 영역을 형성하는 다수의 필드 시일드 소자 분리 구조체; 상기 반도체 기판의 표면에서 개개의 상기 소자형성 영역의 서로 대향하는 길이방향의 측면에 근접하는 부분에 형성된, 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층; 상기 길이방향과 교차하는 횡방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 및 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 소자형성 영역과의 교차점에 대응하는 부분에 각각 형성되고, 또한 상기 교차점들 중의 하나에 배치된 한 쌍의 불순물 확산층의 부분들과 상기 불순물 확산층의 부분들 사이에 형성되는 채널영역을 포함하는 다수의 개별 반도체 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 개개의 상기 필드 시일드 소자 분리 구조체가, 상기 반도체 기판의 표면 위에서 길이방향으로 연장되어 형성되는 시일드 전극과, 길이방향으로 연장되어 서로 대향하는 상기 시일드 전극의 측벽들을 덮기위해 형성되는 측벽 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 개개의 반도체 소자들이, 상기 반도체 기판의 표면 위에서 상기 교차점의 하나에 형성되는 게이트 전극구조체를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 게이트 전극구조체가, 상기 반도체 기판의 표면 위에서 상기 하나의 교차점에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 부유 게이트 및 상기 부유 게이트 상에 층간 절연막을 사이에 두고 형성된 게이트 배선층을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 게이트 배선층은 횡방향 영역으로 정렬하는 상기 반도체 소자 그룹의 공통의 제어 게이트로서 작용하는 것을 특징으로 하는 반도체 장치.
  11. 제1도전형의 반도체 기판; 상기 반도체 기판의 표면 위에서 서로 격리되어 형성되고 또한 제1방향으로 평행하게 연장되어 인접해 있는 두 개의 필드 시일드 소자 분리 구조체 마다 그 사이에 소자형성 영역을 형성하는 다수의 필드 시일드 소자 분리 구조체; 상기 반도체 기판의 표면에서 상기 제1방향으로 연장되며 개개의 상기 소자형성 영역의 서로 대향하는 측면에 근접하는 부분에 형성되는, 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층; 상기 제1방향과 직교하는 제2방향으로 연장하여 상기 반도체 기판의 표면 위에 서로 격리되어 형성되는 다수의 횡방향 영역; 상기 반도체 기판의 표면 위에서 상기 횡방향 영역과 상기 소자형성 영역의 교차점에 대응하는 부분에 상기 반도체 기판으로 부터 전기적으로 절연 되어 각각 형성되며, 또한 상기 횡방향 영역을 따라 정렬되는 다수의 불연속 게이트 전극; 및 상기 횡방향 영역에 각각 형성되며, 상기 횡방향 영역의 하나를 따라 정렬되는 게이트 전극 그룹 위에 상기 게이트 전극으로 부터 전기적으로 절연되어 각각 배치되는 다수이 게이트 배선층을 구비하고, 반도체 소자들이 상기 교차점들에 각각 형성되고, 상기 개개의 상기 반도체 소자는 상기 교차점들 중의 하나에 배치되는 한 쌍의 상기 불순물 확산층과 이상기 불순물 확산층의 부분들 사이에 형성되는 채널영역 및 부유 게이트로서 기능하고 한 교차점에 형성되는 상기 게이트 전극의 하나로 이루어지며, 또한 개개의 상기 게이트 배선층은, 상기 게이트 배선층이 배치되는 반도체 소자 그룹의 공통의 제어 게이트로서 작용하는 것을 특징으로 하는 반도체 장치.
  12. 제1도전형의 반도체 기판의 표면 위에서, 제1절연막, 도전막 및 제2절연막을 이 순서대로 포함하는 복합층을 형성하는 단계; 상기 복합층을 엣칭하여 상기 반도체 기판의 표면 위에서 길이방향으로 평행하게 소정간격으로 격리되어 연장하는 다수의 소자 분리영역들에, 다수의 소자 분리구조체를 각각 형성하는 단계; 상기 소자 분리구조체를 마스크로서 사용하고 상기 반도체 기판의 표면에서, 개개의 상기 소자 분리구조체의 서로 대향하는 길이방향의 측면에 인접하는 부분들에 경사 이온주입법으로 상기 제1도전형과 다른 한 쌍의 제2도전형의 불순물 확산층을 형성하는 단계; 및 상기 소자 분리구조체를 포함하는 상기 반도체 기판의 표면 위에 소정 패턴의 게이트 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 소정패턴의 게이트 구조체를 형성하는 단계가, 상기 소자 분리구조체를 포함하는 상기 반도체 기판의 표면위에 제3절연막을 형성하는 단계와, 상기 제3절연막 위에, 상기 인접하는 두개의 필드 시일드 소자 분리 구조체 마다 그 사이에 형성되는 소자 형성 영역과 상기 길이방향에 수직한 횡방향으로 평행하게 연장하여 상기 반도체 기판의 표면 위에 형성되는 횡방향 영역과의 교차점에 대응하는 부분에, 다결정 실리콘 막의 개별 게이트 전극을 형성하는 단계 및 상기 횡방향 영역에 상기 게이트 전극으로 부터 전기적으로 절연하여 게이트 배선층을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 필드 시일드 소자 분리 구조체를 가지는 반도체 장치에 있어서, 반도체 기판 위에 형성되는 제1절연막: 상기 제1절연막 위에 형성되어 이 제1절연막과 더불어 상기 필드 시일드 소자 분리 구조체를 구성하는 시일드 전극: 상기 반도체 기판 위에서 제2절연막을 사이에 두고 상기 시일드 전극에 인접한 부분에 형성되며, 제 3 절연막에 의해 상기 반도체 기판으로 부터 절연되는 트랜지스터의 제 1 게이트 전극; 및 상기 제2절연막의 하부에 있는 부분의 상기 반도체 기판에 형성되며 상기 트랜지스터의 소오스 또는 드레인으로서 작용하는 불순물 확산층을 포함하고, 상기 게이트 전극이 상기 트랜지스터의 부유 게이트로서 작용하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1절연막은 두께가 상기 제3절연막의 두께보다 큰 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 제4절연막을 사이에 두고 상기 제1게이트 전극에 형성되는 제2게이트 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  17. 반도체 기판 위에 형성되는 제1절연막; 소자분리용의 상기 제1절연막 위에 형성되는 제1 및 제2전극; 상기 제1및 제2전극의 개개의 단부에 인접하는 부분의 상기 반도체 기판에 서로 대향하여 형성되는 불순물 확산층; 상기 반도체 기판에 있는 불순물 확산층들 사이에 형성되는 능동영역, 및 상기 능동영역에 제2절연막을 사이에 두고 형성되는 트랜지스터의 게이트 전극구조체를 구비하고, 상기 게이트 전극구조체는 절연층으로 완전히 둘러싸인 부유 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 게이트 전극구조체가, 제3절연막을 사이에 두고 상기 부유 게이트에 형성되는 제어 게이트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 절연층이, 개개의 상기 제1및 제2전극과 상기 게이트 전극구조체 사이의 절연을 하며 또한 개개의 상기 제1및 제2전극의 측면을 둘러싸는 측벽 절연층을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 측벽 절연층이 상기 불순물 확산층 위에 형성되는 것을 특징으로 하는 반도체 장치.
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