JP2965061B2 - 電荷結合素子およびその製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子やメ
モリ素子等に利用される電荷結合素子（チャージ・カッ
プルド・デバイス、以後、一部を除いてＣＣＤと略
す）、さらに詳しくは２層電極２相駆動ＣＣＤおよびそ
の製造方法に関する。
モリ素子等に利用される電荷結合素子（チャージ・カッ
プルド・デバイス、以後、一部を除いてＣＣＤと略
す）、さらに詳しくは２層電極２相駆動ＣＣＤおよびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、高精細テレビ用ビデオカメラやデ
ジタルスチルカメラなど、画素数が多く携帯性の高い画
像入力装置の開発が盛んに行われている。このような画
像入力装置では、消費電力の低いＣＣＤイメージセンサ
の開発が必要とされており、特にＣＣＤイメージセンサ
において駆動周波数の高い水平ＣＣＤの駆動電圧を低減
することが重要な課題となっている。水平ＣＣＤでは、
信号電荷を高速に転送させる必要があるため、通常２層
電極２相駆動ＣＣＤが用いられる。
ジタルスチルカメラなど、画素数が多く携帯性の高い画
像入力装置の開発が盛んに行われている。このような画
像入力装置では、消費電力の低いＣＣＤイメージセンサ
の開発が必要とされており、特にＣＣＤイメージセンサ
において駆動周波数の高い水平ＣＣＤの駆動電圧を低減
することが重要な課題となっている。水平ＣＣＤでは、
信号電荷を高速に転送させる必要があるため、通常２層
電極２相駆動ＣＣＤが用いられる。
【０００３】図１３（ａ）〜（ｅ）は、従来例１による
の２層電極２相駆動ＣＣＤの製造方法を説明するための
転送方向に沿った断面図である。以下、半導体基板がＮ
型、ウェルがＰ型、埋込チャネル層がＮ型で構成されて
いる場合について説明する。従来例１の製造工程は、例
えばＮ型半導体基板１にＰ型不純物とＮ型不純物を導入
することで、Ｐ型ウェル２およびＮ型埋込チャネル層３
を形成し、表面には、例えば熱酸化膜や酸化膜−窒化膜
−酸化膜の３層構造の膜（ＯＮＯ膜）等のゲート絶縁膜
４を形成し、さらにゲート絶縁膜４の上に、例えばＣＶ
Ｄ法等により多結晶シリコン等の電極層５を形成する
（図１３（ａ））。次に、この電極層５をパターニング
してエッチングを行い、第１電極６を形成する（図１３
（ｂ））。続いて、第１電極６をマスクとして自己整合
的に、基板垂直方向から、例えばボロンイオン等のＰ型
不純物７をイオン注入法等で導入し、Ｎ型埋込チャネル
層３内にＮ- 型電位障壁層８を形成する（図１３
（ｃ））。その後、第１電極６を熱酸化することにより
層間絶縁膜９を形成し、ゲート絶縁膜４および層間絶縁
膜９の上に、例えばＣＶＤ法等により多結晶シリコン等
の電極層１０を形成する（図１３（ｄ））。最後に電極
層１０をパターニングしてエッチングを行い、第１電極
６の隙間を覆う様に第２電極１１を形成する（図１３
（ｅ））。以上を含む製造工程によって、２層電極２相
駆動のＣＣＤが形成される。
の２層電極２相駆動ＣＣＤの製造方法を説明するための
転送方向に沿った断面図である。以下、半導体基板がＮ
型、ウェルがＰ型、埋込チャネル層がＮ型で構成されて
いる場合について説明する。従来例１の製造工程は、例
えばＮ型半導体基板１にＰ型不純物とＮ型不純物を導入
することで、Ｐ型ウェル２およびＮ型埋込チャネル層３
を形成し、表面には、例えば熱酸化膜や酸化膜−窒化膜
−酸化膜の３層構造の膜（ＯＮＯ膜）等のゲート絶縁膜
４を形成し、さらにゲート絶縁膜４の上に、例えばＣＶ
Ｄ法等により多結晶シリコン等の電極層５を形成する
（図１３（ａ））。次に、この電極層５をパターニング
してエッチングを行い、第１電極６を形成する（図１３
（ｂ））。続いて、第１電極６をマスクとして自己整合
的に、基板垂直方向から、例えばボロンイオン等のＰ型
不純物７をイオン注入法等で導入し、Ｎ型埋込チャネル
層３内にＮ- 型電位障壁層８を形成する（図１３
（ｃ））。その後、第１電極６を熱酸化することにより
層間絶縁膜９を形成し、ゲート絶縁膜４および層間絶縁
膜９の上に、例えばＣＶＤ法等により多結晶シリコン等
の電極層１０を形成する（図１３（ｄ））。最後に電極
層１０をパターニングしてエッチングを行い、第１電極
６の隙間を覆う様に第２電極１１を形成する（図１３
（ｅ））。以上を含む製造工程によって、２層電極２相
駆動のＣＣＤが形成される。
【０００４】図１４は、図１３（ｅ）の領域ａを抽出、
拡大した図である。従来例１の製造工程では、ボロンイ
オン等のＰ型不純物を、基板垂直方向からイオン注入法
等により注入した後、第１電極６を熱酸化して、層間絶
縁膜９を形成する。この時、第１電極側面１３ｂの位置
は熱酸化により後退し、第１電極６の電極長は短くな
る。特にゲート絶縁膜４が、通常よく用いられるＯＮＯ
膜で形成されている場合、第１電極６を熱酸化した後の
電極側面１３ｂの位置は、熱酸化による層間絶縁膜９の
膜厚とほぼ等しい量だけ後退する。結果としてＮ- 型電
位障壁層端面１４の位置は、第２電極側面１６の位置と
ほぼ一致するようになり、第１電極６と第２電極１１の
ギャップ下のチャネル１７にはＮ- 型電位障壁層８が形
成されていない構造となる。
拡大した図である。従来例１の製造工程では、ボロンイ
オン等のＰ型不純物を、基板垂直方向からイオン注入法
等により注入した後、第１電極６を熱酸化して、層間絶
縁膜９を形成する。この時、第１電極側面１３ｂの位置
は熱酸化により後退し、第１電極６の電極長は短くな
る。特にゲート絶縁膜４が、通常よく用いられるＯＮＯ
膜で形成されている場合、第１電極６を熱酸化した後の
電極側面１３ｂの位置は、熱酸化による層間絶縁膜９の
膜厚とほぼ等しい量だけ後退する。結果としてＮ- 型電
位障壁層端面１４の位置は、第２電極側面１６の位置と
ほぼ一致するようになり、第１電極６と第２電極１１の
ギャップ下のチャネル１７にはＮ- 型電位障壁層８が形
成されていない構造となる。
【０００５】第１電極６と第２電極１１とのギャップ下
のチャネル１７にもＮ- 型電位障壁層８を形成する方法
として、Ｎ- 型電位障壁層８を形成する際に、Ｐ型不純
物７を転送順方向または転送逆方向から斜めに傾けてイ
オン注入する方法（特願平７−２９１６８号公報にて開
示されている電荷結合素子およびその製造方法）が知ら
れている。図１５（ａ）〜（ｄ）は、この２層電極２相
駆動ＣＣＤの製造方法を従来例２として説明するため
の、転送方向に沿った断面図である。従来例２の製造方
法では、第１電極６を形成するまでの製造工程は従来例
１と同様であるが（図１３（ａ）および（ｂ））、その
後のＮ- 型電位障壁層８を形成する際、Ｐ型不純物７を
転送順方向（図１５（ａ）、図中左側）および転送逆方
向（図１５（ｂ）、図中右側）から斜めに傾けて注入す
るため、Ｎ- 型電位障壁層８の転送方向の領域は、第１
電極側面１３ａ下のチャネルにまで広がる。従って、第
１電極側面１３ａの位置が熱酸化によって第１電極側面
１３ｂの位置まで後退しても（図１５（ｃ））、第２電
極１１を形成した後のＣＣＤでは、第１電極６と第２電
極１１のギャップ下のチャネル１７にもＮ- 型電位障壁
層８が形成されている構造となる（図１５（ｄ））。
のチャネル１７にもＮ- 型電位障壁層８を形成する方法
として、Ｎ- 型電位障壁層８を形成する際に、Ｐ型不純
物７を転送順方向または転送逆方向から斜めに傾けてイ
オン注入する方法（特願平７−２９１６８号公報にて開
示されている電荷結合素子およびその製造方法）が知ら
れている。図１５（ａ）〜（ｄ）は、この２層電極２相
駆動ＣＣＤの製造方法を従来例２として説明するため
の、転送方向に沿った断面図である。従来例２の製造方
法では、第１電極６を形成するまでの製造工程は従来例
１と同様であるが（図１３（ａ）および（ｂ））、その
後のＮ- 型電位障壁層８を形成する際、Ｐ型不純物７を
転送順方向（図１５（ａ）、図中左側）および転送逆方
向（図１５（ｂ）、図中右側）から斜めに傾けて注入す
るため、Ｎ- 型電位障壁層８の転送方向の領域は、第１
電極側面１３ａ下のチャネルにまで広がる。従って、第
１電極側面１３ａの位置が熱酸化によって第１電極側面
１３ｂの位置まで後退しても（図１５（ｃ））、第２電
極１１を形成した後のＣＣＤでは、第１電極６と第２電
極１１のギャップ下のチャネル１７にもＮ- 型電位障壁
層８が形成されている構造となる（図１５（ｄ））。
【０００６】図１６（ａ）〜（ｃ）は、信号電荷が転送
される様子を説明するためのチャネル電位分布の模式図
である。φＨ１の転送電極６ａおよび１１ａにローレベ
ルの電圧が印加され、φＨ２の転送電極６ｂおよび１２
ｂにハイレベルの電圧が印加されている時、信号電荷１
２は、ハイレベルの電圧が印加されている第１電極６ｂ
下のチャネルに蓄積される。その状態から、ハイレベル
とローレベルの電圧を入れ替え、φＨ１の転送電極６ａ
および１１ａをハイレベルに、φＨ２の転送電極６ｂお
よび１２ｂをローレベルにすると、チャネル内部の電位
の深い領域が入れ替わり、それに伴って信号電荷１２が
１／２段転送される。以下、同様にφＨ１の電圧および
φＨ２の電圧をハイレベルおよびローレベルと繰り返し
入れ替えることにより、信号電荷１２は次々と転送され
ていく。
される様子を説明するためのチャネル電位分布の模式図
である。φＨ１の転送電極６ａおよび１１ａにローレベ
ルの電圧が印加され、φＨ２の転送電極６ｂおよび１２
ｂにハイレベルの電圧が印加されている時、信号電荷１
２は、ハイレベルの電圧が印加されている第１電極６ｂ
下のチャネルに蓄積される。その状態から、ハイレベル
とローレベルの電圧を入れ替え、φＨ１の転送電極６ａ
および１１ａをハイレベルに、φＨ２の転送電極６ｂお
よび１２ｂをローレベルにすると、チャネル内部の電位
の深い領域が入れ替わり、それに伴って信号電荷１２が
１／２段転送される。以下、同様にφＨ１の電圧および
φＨ２の電圧をハイレベルおよびローレベルと繰り返し
入れ替えることにより、信号電荷１２は次々と転送され
ていく。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
２層電極２相駆動ＣＣＤでは、特に３Ｖ以下の低駆動電
圧で信号電荷を転送させようとした場合に、第１電極と
第２電極とのギャップ下のチャネルにおいて、電位の窪
み（ポテンシャルディップまたはポテンシャルポケット
とも称される）が発生しやすくなり、転送効率が劣化す
るという問題があった。以下にその理由を詳述する。
２層電極２相駆動ＣＣＤでは、特に３Ｖ以下の低駆動電
圧で信号電荷を転送させようとした場合に、第１電極と
第２電極とのギャップ下のチャネルにおいて、電位の窪
み（ポテンシャルディップまたはポテンシャルポケット
とも称される）が発生しやすくなり、転送効率が劣化す
るという問題があった。以下にその理由を詳述する。
【０００８】図１７（ａ）〜（ｃ）はＣＣＤの駆動電圧
を低減した時の問題点を説明するための図であり、
（ａ）はＣＣＤの転送方向に沿った断面図、（ｂ）は駆
動電圧が高い場合（＞３Ｖ）の転送方向に沿った断面の
チャネル電位分布の模式図、（ｃ）は駆動電圧が低い場
合（＜３Ｖ）の転送方向に沿った断面のチャネル電位分
布の模式図である。転送電極のギャップに起因して発生
する電位の窪みは、隣り合う転送電極間のチャネル電位
差が大きい程抑制される傾向にある。即ち、図１７
（ｂ）に示すようにＣＣＤの駆動電圧が十分に高く、電
位障壁高さ２９が十分に大きければ、電位の窪みは発生
せず、信号電荷１２はスムーズに転送される。しかし、
隣り合う転送電極間のチャネル電位差が小さくなると、
電位の窪みが発生しやすくなり、転送不良が生じるよう
になる。即ち、図１７（ｃ）に示すように、ＣＣＤの駆
動電圧が低く、電位障壁高さ２９が小さい場合、異なる
電圧が印加されている第２電極１１ａと第１電極６ｂ間
のチャネル電位差、および等しい電圧が印加されている
第１電極６ｂと第２電極１１ｂ間のチャネル電位差が小
さくなる。その結果、第２電極１１ａと第１電極６ｂの
ギャップ下のチャネルに電位の窪み１５ａが発生し、第
１電極６ｂと第２電極１１ｂのギャップ下のチャネルに
電位の窪み１５ｂが発生するようになる。電位の窪みが
発生すると、信号電荷が電位の窪みにトラップされるだ
けでなく、電位の窪み近傍の転送電界が弱くなるため、
信号電荷の転送は熱拡散が支配的となる。その結果、転
送時間が非常に長くなり、高速で転送を行うことが困難
になるとともに、転送不良が発生しやすくなる。したが
って、ＣＣＤの駆動電圧を低減しても、高い転送効率で
高速に電荷転送を行うためには、電位の窪みを抑制する
ようにＣＣＤを形成することが重要となる。
を低減した時の問題点を説明するための図であり、
（ａ）はＣＣＤの転送方向に沿った断面図、（ｂ）は駆
動電圧が高い場合（＞３Ｖ）の転送方向に沿った断面の
チャネル電位分布の模式図、（ｃ）は駆動電圧が低い場
合（＜３Ｖ）の転送方向に沿った断面のチャネル電位分
布の模式図である。転送電極のギャップに起因して発生
する電位の窪みは、隣り合う転送電極間のチャネル電位
差が大きい程抑制される傾向にある。即ち、図１７
（ｂ）に示すようにＣＣＤの駆動電圧が十分に高く、電
位障壁高さ２９が十分に大きければ、電位の窪みは発生
せず、信号電荷１２はスムーズに転送される。しかし、
隣り合う転送電極間のチャネル電位差が小さくなると、
電位の窪みが発生しやすくなり、転送不良が生じるよう
になる。即ち、図１７（ｃ）に示すように、ＣＣＤの駆
動電圧が低く、電位障壁高さ２９が小さい場合、異なる
電圧が印加されている第２電極１１ａと第１電極６ｂ間
のチャネル電位差、および等しい電圧が印加されている
第１電極６ｂと第２電極１１ｂ間のチャネル電位差が小
さくなる。その結果、第２電極１１ａと第１電極６ｂの
ギャップ下のチャネルに電位の窪み１５ａが発生し、第
１電極６ｂと第２電極１１ｂのギャップ下のチャネルに
電位の窪み１５ｂが発生するようになる。電位の窪みが
発生すると、信号電荷が電位の窪みにトラップされるだ
けでなく、電位の窪み近傍の転送電界が弱くなるため、
信号電荷の転送は熱拡散が支配的となる。その結果、転
送時間が非常に長くなり、高速で転送を行うことが困難
になるとともに、転送不良が発生しやすくなる。したが
って、ＣＣＤの駆動電圧を低減しても、高い転送効率で
高速に電荷転送を行うためには、電位の窪みを抑制する
ようにＣＣＤを形成することが重要となる。
【０００９】図１８は、従来例１の製造工程によって形
成されたＣＣＤにおける、Ｐ型不純物注入直後のシミュ
レーションによるＮ- 型電位障壁層８近傍のＰ型不純物
濃度分布である。ゲート絶縁膜４は通常のＣＣＤでよく
用いられるＯＮＯ膜として、第１電極６の転送方向の開
口幅は１．４μｍとしている。また、Ｐ型不純物とし
て、ボロンを４．１×１０11ｃｍ-2注入している。ボロ
ン濃度が１×１０16ｃｍ-3となっている領域の転送方向
の幅１９は１．３３μｍ、１．０×１０15ｃｍ-3となっ
ている領域の転送方向の幅２０は１．６２μｍである。
通常のＣＣＤでは、第１電極と第２電極の間の層間絶縁
膜は０．２μｍ程度形成されるため、第１電極側面１３
ａの位置は、熱酸化によって片側約０．２μｍずつ後退
し、第１電極側面１３ｂの位置になる。そのため第２電
極を形成した後のＣＣＤでは、第１電極と第２電極のギ
ャップ下のチャネル１７には、イオン注入およびその後
の熱拡散によって広がった低濃度のボロンしか存在して
いない。
成されたＣＣＤにおける、Ｐ型不純物注入直後のシミュ
レーションによるＮ- 型電位障壁層８近傍のＰ型不純物
濃度分布である。ゲート絶縁膜４は通常のＣＣＤでよく
用いられるＯＮＯ膜として、第１電極６の転送方向の開
口幅は１．４μｍとしている。また、Ｐ型不純物とし
て、ボロンを４．１×１０11ｃｍ-2注入している。ボロ
ン濃度が１×１０16ｃｍ-3となっている領域の転送方向
の幅１９は１．３３μｍ、１．０×１０15ｃｍ-3となっ
ている領域の転送方向の幅２０は１．６２μｍである。
通常のＣＣＤでは、第１電極と第２電極の間の層間絶縁
膜は０．２μｍ程度形成されるため、第１電極側面１３
ａの位置は、熱酸化によって片側約０．２μｍずつ後退
し、第１電極側面１３ｂの位置になる。そのため第２電
極を形成した後のＣＣＤでは、第１電極と第２電極のギ
ャップ下のチャネル１７には、イオン注入およびその後
の熱拡散によって広がった低濃度のボロンしか存在して
いない。
【００１０】図１９は、従来例１の製造工程によって形
成されたＣＣＤのチャネル電位分布のシミューレーショ
ン結果である。電極に印加する電圧はφＨ１＝２．５
Ｖ、φＨ２＝０Ｖ、１段の長さは１０μｍとしており、
チャネルに形成される完全空乏時の電位障壁高さ２９は
０．８Ｖとなっている。図１８で示したように、第１電
極と第２電極のギャップ下のチャネル１７にはボロンが
ほとんど注入されないため、φＨ１の第２電極１１ａと
φＨ２の第１電極６ｂのギャップ下のチャネルには、
０．００４ｅＶの電位の窪み１５ａが両電極のギャップ
の位置よりも転送順方向側（図中左側）に発生してお
り、φＨ２の第１電極６ｂとφＨ２の第２電極１１ｂの
ギャップ下のチャネルには、０．０１４ｅＶの電位の窪
み１５ｂが両電極のギャップの位置よりも転送順方向側
に発生している。したがって、従来例１の製造工程によ
って形成されたＣＣＤでは、低駆動電圧で高速に信号電
荷を転送させることが困難であるという問題があった。
成されたＣＣＤのチャネル電位分布のシミューレーショ
ン結果である。電極に印加する電圧はφＨ１＝２．５
Ｖ、φＨ２＝０Ｖ、１段の長さは１０μｍとしており、
チャネルに形成される完全空乏時の電位障壁高さ２９は
０．８Ｖとなっている。図１８で示したように、第１電
極と第２電極のギャップ下のチャネル１７にはボロンが
ほとんど注入されないため、φＨ１の第２電極１１ａと
φＨ２の第１電極６ｂのギャップ下のチャネルには、
０．００４ｅＶの電位の窪み１５ａが両電極のギャップ
の位置よりも転送順方向側（図中左側）に発生してお
り、φＨ２の第１電極６ｂとφＨ２の第２電極１１ｂの
ギャップ下のチャネルには、０．０１４ｅＶの電位の窪
み１５ｂが両電極のギャップの位置よりも転送順方向側
に発生している。したがって、従来例１の製造工程によ
って形成されたＣＣＤでは、低駆動電圧で高速に信号電
荷を転送させることが困難であるという問題があった。
【００１１】図２０は、従来例２の製造工程によって形
成されたＣＣＤにおいて、Ｐ型不純物注入直後のシミュ
レーションによるＮ- 型電気障壁層８近傍にＰ型不純物
濃度分布を示す。ゲート絶縁膜４は通常のＣＣＤでよく
用いられるＯＮＯ膜として、第１電極６の転送方向の開
口幅は１．４μｍとしている。また、Ｐ型不純物７とし
てボロンを基板垂直方向から転送順方向および転送逆方
向の２方向に３０度傾けて、それぞれ３．０×１０11ｃ
ｍ-2ずつ注入している。斜めにイオン注入を行うことに
より、転送方向のボロンの注入領域は従来例１の垂直イ
オン注入の場合よりも広くなり、ボロン濃度１．０×１
０16ｃｍ-2の領域の転送方向の幅１９は１．４５μｍ、
ボロン濃度１．０×１０15ｃｍ-2の領域の転送方向の幅
２０は１．８５μｍとなっている。しかし、第１電極６
の上面と側面からなるエッジ部分２７が、斜めイオン注
入に対して影の領域２８を形成するため、影の領域下の
チャネル１８では、従来例１の場合に比べてボロンの濃
度が低くなる。
成されたＣＣＤにおいて、Ｐ型不純物注入直後のシミュ
レーションによるＮ- 型電気障壁層８近傍にＰ型不純物
濃度分布を示す。ゲート絶縁膜４は通常のＣＣＤでよく
用いられるＯＮＯ膜として、第１電極６の転送方向の開
口幅は１．４μｍとしている。また、Ｐ型不純物７とし
てボロンを基板垂直方向から転送順方向および転送逆方
向の２方向に３０度傾けて、それぞれ３．０×１０11ｃ
ｍ-2ずつ注入している。斜めにイオン注入を行うことに
より、転送方向のボロンの注入領域は従来例１の垂直イ
オン注入の場合よりも広くなり、ボロン濃度１．０×１
０16ｃｍ-2の領域の転送方向の幅１９は１．４５μｍ、
ボロン濃度１．０×１０15ｃｍ-2の領域の転送方向の幅
２０は１．８５μｍとなっている。しかし、第１電極６
の上面と側面からなるエッジ部分２７が、斜めイオン注
入に対して影の領域２８を形成するため、影の領域下の
チャネル１８では、従来例１の場合に比べてボロンの濃
度が低くなる。
【００１２】図２１は、従来例２の製造工程によって形
成されたＣＣＤのチャネル電位分布のシミュレーション
結果である。電極に印加する電圧はφＨ１＝２．５Ｖ、
φＨ２＝０Ｖ、１段の長さは１０μｍとしており、チャ
ネルに形成される完全空乏時の電位障壁の高さ２９は従
来例１と同じく０．８Ｖとなっている。φＨ１の第２電
極１１ａとφＨ２の第１電極６ｂのギャップ下のチャネ
ルには、０．０１７ｅＶの電位の窪み１５ａが電極のギ
ャップの位置よりも転送順方向側に発生しており、φＨ
２の第１電極６ｂとφＨ２の第２電極１１ｂのギャップ
下のチャネルには、０．００７ｅＶの電位の窪み１５ｂ
が電極のギャップの位置よりも転送順方向側に発生して
いる。このように従来例２の製造方法においても、電位
の窪みを効果的に抑制することは難しく、ＣＣＤの低駆
動電圧化および高速駆動化は依然として困難であるとい
う問題があった。
成されたＣＣＤのチャネル電位分布のシミュレーション
結果である。電極に印加する電圧はφＨ１＝２．５Ｖ、
φＨ２＝０Ｖ、１段の長さは１０μｍとしており、チャ
ネルに形成される完全空乏時の電位障壁の高さ２９は従
来例１と同じく０．８Ｖとなっている。φＨ１の第２電
極１１ａとφＨ２の第１電極６ｂのギャップ下のチャネ
ルには、０．０１７ｅＶの電位の窪み１５ａが電極のギ
ャップの位置よりも転送順方向側に発生しており、φＨ
２の第１電極６ｂとφＨ２の第２電極１１ｂのギャップ
下のチャネルには、０．００７ｅＶの電位の窪み１５ｂ
が電極のギャップの位置よりも転送順方向側に発生して
いる。このように従来例２の製造方法においても、電位
の窪みを効果的に抑制することは難しく、ＣＣＤの低駆
動電圧化および高速駆動化は依然として困難であるとい
う問題があった。
【００１３】本発明の技術的課題は、低電圧駆動および
高速駆動時にも高い転送効率で信号電荷を転送すること
ができる電荷結合素子（２層電極２相駆動ＣＣＤ）の製
造方法を提供することにある。
高速駆動時にも高い転送効率で信号電荷を転送すること
ができる電荷結合素子（２層電極２相駆動ＣＣＤ）の製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明による電荷結合素
子は、第１導電型半導体基板上に設けられた第２導電型
ウェル上または第２導電型半導体基板上に、第１導電型
埋込チャネル層を形成し、第１導電型埋込チャネル層の
上にゲート絶縁膜を形成し、ゲート絶縁膜上に、ストラ
イプ状に並んだ第１電極を形成し、第１電極をマスクと
して自己整合的に第２導電型不純物の注入を行い、熱酸
化によって第１電極の周辺を絶縁化させた後、第１電極
の隙間に第２電極を形成することによって製造される電
荷結合素子において、第２導電型不純物が、熱酸化前の
第１電極でマスクされていない第１導電型埋込チャネル
層だけではなく、熱酸化前の第１電極の側面下の第１導
電型埋込チャネル層にも注入されている（図２（ａ）の
Ｐ型不純物７および図６（ａ）のＰ型不純物７）ことを
特徴としている。
子は、第１導電型半導体基板上に設けられた第２導電型
ウェル上または第２導電型半導体基板上に、第１導電型
埋込チャネル層を形成し、第１導電型埋込チャネル層の
上にゲート絶縁膜を形成し、ゲート絶縁膜上に、ストラ
イプ状に並んだ第１電極を形成し、第１電極をマスクと
して自己整合的に第２導電型不純物の注入を行い、熱酸
化によって第１電極の周辺を絶縁化させた後、第１電極
の隙間に第２電極を形成することによって製造される電
荷結合素子において、第２導電型不純物が、熱酸化前の
第１電極でマスクされていない第１導電型埋込チャネル
層だけではなく、熱酸化前の第１電極の側面下の第１導
電型埋込チャネル層にも注入されている（図２（ａ）の
Ｐ型不純物７および図６（ａ）のＰ型不純物７）ことを
特徴としている。
【００１５】また、第２導電型不純物の転送順方向の注
入端位置が、転送逆方向の注入端位置よりも熱酸化前の
第１電極の側面下の第１導電型埋込チャネル層に入り込
んでいる（図１０（ａ）のＰ型不純物７）ことを特徴と
している。
入端位置が、転送逆方向の注入端位置よりも熱酸化前の
第１電極の側面下の第１導電型埋込チャネル層に入り込
んでいる（図１０（ａ）のＰ型不純物７）ことを特徴と
している。
【００１６】本発明の電荷結合素子の製造方法は、第１
導電型半導体基板上に設けられた第２導電型ウェル上ま
たは第２導電型半導体基板上に、第１導電型埋込チャネ
ル層を形成し、第１導電型埋込チャネル層の上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、ストライプ状に並
んだ第１電極を形成し、第１電極をマスクとして自己整
合的に第２導電型不純物の注入を行い、熱酸化によって
第１電極の周辺を絶縁化させた後、第１電極の隙間に第
２電極を形成する電荷結合素子の製造方法において、第
１電極を形成する工程で、前記第１電極のチャネルを横
切る位置にある２つの側面の形状をテーパー状に形成す
る（図１（ｂ）の第１電極側面部１３ａ）ことを特徴と
している。
導電型半導体基板上に設けられた第２導電型ウェル上ま
たは第２導電型半導体基板上に、第１導電型埋込チャネ
ル層を形成し、第１導電型埋込チャネル層の上にゲート
絶縁膜を形成し、ゲート絶縁膜上に、ストライプ状に並
んだ第１電極を形成し、第１電極をマスクとして自己整
合的に第２導電型不純物の注入を行い、熱酸化によって
第１電極の周辺を絶縁化させた後、第１電極の隙間に第
２電極を形成する電荷結合素子の製造方法において、第
１電極を形成する工程で、前記第１電極のチャネルを横
切る位置にある２つの側面の形状をテーパー状に形成す
る（図１（ｂ）の第１電極側面部１３ａ）ことを特徴と
している。
【００１７】また、第２導電型不純物を転送順方向か
ら、または転送順方向および転送逆方向の少なくとも２
方向から、基板垂直方向とテーパー状の第１電極側面と
でなす角度の範囲内で注入角度を傾けて注入する（図５
のＰ型不純物７）ことを特徴としている。
ら、または転送順方向および転送逆方向の少なくとも２
方向から、基板垂直方向とテーパー状の第１電極側面と
でなす角度の範囲内で注入角度を傾けて注入する（図５
のＰ型不純物７）ことを特徴としている。
【００１８】また、第２導電型不純物を、転送逆方向か
ら傾けて注入する時の注入エネルギーよりも、転送順方
向から傾けて注入する時の注入エネルギーの方が高くな
るようにして注入する（図９のＰ型不純物７）ことを特
徴としている。
ら傾けて注入する時の注入エネルギーよりも、転送順方
向から傾けて注入する時の注入エネルギーの方が高くな
るようにして注入する（図９のＰ型不純物７）ことを特
徴としている。
【００１９】また、第２導電型不純物を、転送逆方向か
ら傾けて注入する時の基板垂直方向に対する注入角度よ
りも、転送順方向から傾けて注入する時の基板垂直方向
に対する注入角度の方が大きくなるようにして注入する
ことを特徴としている。
ら傾けて注入する時の基板垂直方向に対する注入角度よ
りも、転送順方向から傾けて注入する時の基板垂直方向
に対する注入角度の方が大きくなるようにして注入する
ことを特徴としている。
【００２０】
【発明の実施の形態】以下、本発明による電化結合素子
およびその製造方法を説明する。
およびその製造方法を説明する。
【００２１】本発明においては、第１電極側面部をテー
パー状に形成することにより、Ｐ型不純物を第１電極を
マスクとして自己整合的にイオン注入する際、電極側面
部の膜厚の薄くなった部分をＰ型不純物が貫通しやすく
なる。このため、第１電極と第２電極のギャップ下のチ
ャネルにもＰ型不純物が注入されるようになり、ギャッ
プに起因して発生する電位の窪みが抑制される。
パー状に形成することにより、Ｐ型不純物を第１電極を
マスクとして自己整合的にイオン注入する際、電極側面
部の膜厚の薄くなった部分をＰ型不純物が貫通しやすく
なる。このため、第１電極と第２電極のギャップ下のチ
ャネルにもＰ型不純物が注入されるようになり、ギャッ
プに起因して発生する電位の窪みが抑制される。
【００２２】また、第１電極側面部をテーパー状に形成
するとともに、Ｐ型不純物を転送順方向および転送逆方
向の少なくとも２方向から、基板垂直方向とテーパー状
の電極側面部とでなす角度の範囲内で傾けて注入するこ
とにより、Ｐ型不純物の注入される領域はさらに広くな
ると同時に、注入されるＰ型不純物は第１電極の上面と
側面部からなるエッジ部分で遮られることがない。この
ため、第２電極下のチャネルにはＰ型不純物が一様な濃
度で注入されるとともに、第１電極と第２電極のギャッ
プ下のチャネルにもＰ型不純物が十分に注入されるよう
になり、ギャップに起因して発生する電位の窪みが抑制
される。
するとともに、Ｐ型不純物を転送順方向および転送逆方
向の少なくとも２方向から、基板垂直方向とテーパー状
の電極側面部とでなす角度の範囲内で傾けて注入するこ
とにより、Ｐ型不純物の注入される領域はさらに広くな
ると同時に、注入されるＰ型不純物は第１電極の上面と
側面部からなるエッジ部分で遮られることがない。この
ため、第２電極下のチャネルにはＰ型不純物が一様な濃
度で注入されるとともに、第１電極と第２電極のギャッ
プ下のチャネルにもＰ型不純物が十分に注入されるよう
になり、ギャップに起因して発生する電位の窪みが抑制
される。
【００２３】さらに、斜めイオン注入を行う際、転送逆
方向から傾けて注入する時の注入エネルギーよりも、転
送順方向から傾けて注入する時の注入エネルギーの方が
高くなるようにすることにより、または転送逆方向から
傾けて注入する時の基板垂直方向に対する注入角度より
も、転送順方向から傾けて注入する時の基板垂直方向に
対する注入角度の方が大きくなるようにすることによ
り、あるいは両方を行うことにより、Ｐ型不純物の転送
方向の拡散距離は、転送逆方向よりも転送順方向の方が
大きくなるため、それぞれの場所に発生する電位の窪み
は効果的に抑制される。
方向から傾けて注入する時の注入エネルギーよりも、転
送順方向から傾けて注入する時の注入エネルギーの方が
高くなるようにすることにより、または転送逆方向から
傾けて注入する時の基板垂直方向に対する注入角度より
も、転送順方向から傾けて注入する時の基板垂直方向に
対する注入角度の方が大きくなるようにすることによ
り、あるいは両方を行うことにより、Ｐ型不純物の転送
方向の拡散距離は、転送逆方向よりも転送順方向の方が
大きくなるため、それぞれの場所に発生する電位の窪み
は効果的に抑制される。
【００２４】以上の結果、２層電極２相駆動ＣＣＤは、
低電圧駆動時および高速駆動時にも高い転送効率で信号
電荷を転送することができるようになる。
低電圧駆動時および高速駆動時にも高い転送効率で信号
電荷を転送することができるようになる。
【００２５】［実施の形態１］図１（ａ）〜（ｅ）は、
本発明の実施の形態１による電荷結合素子の製造方法を
説明する断面図である。まず、Ｎ型半導体基板１に例え
ばボロン等のＰ型不純物とリン等のＮ型不純物を導入す
ることで、Ｐ型ウェル２とＮ型埋込チャネル層３を形成
し、表面には、例えば熱酸化膜や酸化膜−窒化膜−酸化
膜の３層構造の膜（ＯＮＯ膜）等のゲート絶縁膜４を形
成し、さらにゲート絶縁膜４の上に、例えばＣＶＤ法等
により多結晶シリコン等の電極層５を形成する（図１
（ａ））。次に、この電極層５をパターニングしてエッ
チングを行い、第１電極６を形成するが、このとき、例
えば等方性エッチングガスと異方性エッチングガスを併
用する等の方法で電極層５をエッチングすることによ
り、第１電極のチャネルを横切る位置にある２つの第１
電極側面部１３ａを、基板垂直方向から傾けてテーパー
状に形成する（図１（ｂ））。テーパー角度２６は基板
垂直方向から１０度程度〜４５度程度の範囲内で傾ける
のが好ましい。なぜなら、テーパー角度２６が１０度程
度よりも小さいと、その後のＰ型不純物注入においてＰ
型不純物７が第１電極側面部１３ａをほとんど貫通する
ことができないため、Ｎ- 型電位障壁層の領域の転送方
向の幅はほとんど広がらないからである。また、テーパ
ー角度２６が４５度程度よりも大きいと、その後の第１
電極６を熱酸化して層間絶縁膜９を形成する工程で、第
１電極側面部１３ａが全て熱酸化されてしまい、第１電
極６と第２電極１１のギャップが大きくなってしまうか
らである。続いて、第１電極６をマスクとして自己整合
的に基板垂直方向から、例えばボロン等のＰ型不純物７
をイオン注入法で導入し、Ｎ型埋込チャネル層３内にＮ
- 型電位障壁層８を形成する（図１（ｃ））。この後、
第１電極６を熱酸化することにより層間絶縁膜９を形成
し、ゲート絶縁膜４および層間絶縁膜９の上に、例えば
ＣＶＤ法等により多結晶シリコン等の電極層１０を形成
する（図１（ｄ））。最後に電極層１０をパターニング
してエッチングを行い、第１電極６の隙間を覆う様に第
２電極１１を形成する（図１（ｅ））。以上を含む製造
工程によって、本発明の実施の形態１による２層電極２
相駆動ＣＣＤが形成される。この製造方法は、従来の製
造方法と同様の工程数で実施することができる。
本発明の実施の形態１による電荷結合素子の製造方法を
説明する断面図である。まず、Ｎ型半導体基板１に例え
ばボロン等のＰ型不純物とリン等のＮ型不純物を導入す
ることで、Ｐ型ウェル２とＮ型埋込チャネル層３を形成
し、表面には、例えば熱酸化膜や酸化膜−窒化膜−酸化
膜の３層構造の膜（ＯＮＯ膜）等のゲート絶縁膜４を形
成し、さらにゲート絶縁膜４の上に、例えばＣＶＤ法等
により多結晶シリコン等の電極層５を形成する（図１
（ａ））。次に、この電極層５をパターニングしてエッ
チングを行い、第１電極６を形成するが、このとき、例
えば等方性エッチングガスと異方性エッチングガスを併
用する等の方法で電極層５をエッチングすることによ
り、第１電極のチャネルを横切る位置にある２つの第１
電極側面部１３ａを、基板垂直方向から傾けてテーパー
状に形成する（図１（ｂ））。テーパー角度２６は基板
垂直方向から１０度程度〜４５度程度の範囲内で傾ける
のが好ましい。なぜなら、テーパー角度２６が１０度程
度よりも小さいと、その後のＰ型不純物注入においてＰ
型不純物７が第１電極側面部１３ａをほとんど貫通する
ことができないため、Ｎ- 型電位障壁層の領域の転送方
向の幅はほとんど広がらないからである。また、テーパ
ー角度２６が４５度程度よりも大きいと、その後の第１
電極６を熱酸化して層間絶縁膜９を形成する工程で、第
１電極側面部１３ａが全て熱酸化されてしまい、第１電
極６と第２電極１１のギャップが大きくなってしまうか
らである。続いて、第１電極６をマスクとして自己整合
的に基板垂直方向から、例えばボロン等のＰ型不純物７
をイオン注入法で導入し、Ｎ型埋込チャネル層３内にＮ
- 型電位障壁層８を形成する（図１（ｃ））。この後、
第１電極６を熱酸化することにより層間絶縁膜９を形成
し、ゲート絶縁膜４および層間絶縁膜９の上に、例えば
ＣＶＤ法等により多結晶シリコン等の電極層１０を形成
する（図１（ｄ））。最後に電極層１０をパターニング
してエッチングを行い、第１電極６の隙間を覆う様に第
２電極１１を形成する（図１（ｅ））。以上を含む製造
工程によって、本発明の実施の形態１による２層電極２
相駆動ＣＣＤが形成される。この製造方法は、従来の製
造方法と同様の工程数で実施することができる。
【００２６】図２（ａ）〜（ｃ）は、本発明の実施の形
態１による製造方法の効果を説明するための図であり、
転送方向のＮ- 型電位障壁層８近傍の断面およびチャネ
ル電位分布の模式図である。第１電極側面部１３ａをテ
ーパー状に形成することにより、Ｐ型不純物７が第１電
極６をマスクとして自己整合的に注入される際、第１電
極側面部１３ａの膜厚の薄くなった部分を貫通するた
め、第１電極側面部１３ａ下のチャネルにもＰ型不純物
７が注入される（図２（ａ））。このため、第１電極６
を熱酸化して層間絶縁膜９を形成し、第１電極６の隙間
を覆う様に第２電極１１を形成した後においても、Ｎ-
型電位障壁層８は第２電極１１下のチャネルだけでな
く、第１電極６と第２電極１１のギャップ下のチャネル
１７にも形成される（図２（ｂ））。尚、図２（ｂ）に
おいて、符号１３ｂは、熱酸化後の第１電極側面部を示
す。
態１による製造方法の効果を説明するための図であり、
転送方向のＮ- 型電位障壁層８近傍の断面およびチャネ
ル電位分布の模式図である。第１電極側面部１３ａをテ
ーパー状に形成することにより、Ｐ型不純物７が第１電
極６をマスクとして自己整合的に注入される際、第１電
極側面部１３ａの膜厚の薄くなった部分を貫通するた
め、第１電極側面部１３ａ下のチャネルにもＰ型不純物
７が注入される（図２（ａ））。このため、第１電極６
を熱酸化して層間絶縁膜９を形成し、第１電極６の隙間
を覆う様に第２電極１１を形成した後においても、Ｎ-
型電位障壁層８は第２電極１１下のチャネルだけでな
く、第１電極６と第２電極１１のギャップ下のチャネル
１７にも形成される（図２（ｂ））。尚、図２（ｂ）に
おいて、符号１３ｂは、熱酸化後の第１電極側面部を示
す。
【００２７】したがって、本発明の実施の形態１の製造
方法でＣＣＤを形成すれば、従来例の製造方法で形成す
る場合よりも、ギャップに起因して発生する電位の窪み
１５が抑えられ、転送電界が強化される。このため、信
号電荷１２は電位の窪み１５に捕獲されることなくスム
ーズに転送されるようになり（図２（ｃ））、ＣＣＤの
高速駆動化および低電圧駆動化が可能となる。
方法でＣＣＤを形成すれば、従来例の製造方法で形成す
る場合よりも、ギャップに起因して発生する電位の窪み
１５が抑えられ、転送電界が強化される。このため、信
号電荷１２は電位の窪み１５に捕獲されることなくスム
ーズに転送されるようになり（図２（ｃ））、ＣＣＤの
高速駆動化および低電圧駆動化が可能となる。
【００２８】［実施の形態２］図５（ａ）および（ｂ）
は、本発明の実施の形態２による電荷結合素子の製造方
法を説明する断面図である。電極側面部がテーパー状に
なるように第１電極６を形成するまでの製造工程は、本
発明の実施の形態１による製造方法（図１（ａ）および
（ｂ））と同様である。続いて、例えばボロン等のＰ型
不純物７を、第１電極６をマスクとして自己整合的に、
転送順方向（図５（ａ））および転送逆方向（図５
（ｂ））の２方向から、基板垂直方向とテーパー状の電
極側面部とでなす角度の範囲内で傾けて注入して、Ｎ型
埋込チャネル層３内にＮ- 型電位障壁層８を形成する。
Ｐ型不純物７を注入した後の製造工程は、本発明の実施
の形態１による製造方法（図１（ｄ）および（ｅ））と
同様である。以上を含む製造工程によって、本発明の実
施の形態２による２層電極２相駆動ＣＣＤが形成され
る。この製造方法は従来の製造方法と同様の工程数で実
施することができる。
は、本発明の実施の形態２による電荷結合素子の製造方
法を説明する断面図である。電極側面部がテーパー状に
なるように第１電極６を形成するまでの製造工程は、本
発明の実施の形態１による製造方法（図１（ａ）および
（ｂ））と同様である。続いて、例えばボロン等のＰ型
不純物７を、第１電極６をマスクとして自己整合的に、
転送順方向（図５（ａ））および転送逆方向（図５
（ｂ））の２方向から、基板垂直方向とテーパー状の電
極側面部とでなす角度の範囲内で傾けて注入して、Ｎ型
埋込チャネル層３内にＮ- 型電位障壁層８を形成する。
Ｐ型不純物７を注入した後の製造工程は、本発明の実施
の形態１による製造方法（図１（ｄ）および（ｅ））と
同様である。以上を含む製造工程によって、本発明の実
施の形態２による２層電極２相駆動ＣＣＤが形成され
る。この製造方法は従来の製造方法と同様の工程数で実
施することができる。
【００２９】図６（ａ）〜（ｃ）は、本発明の実施の形
態２による製造方法の効果を説明するための図であり、
ＣＣＤ転送方向のＮ- 型電位障壁層８近傍の断面および
チャネル電位分布の模式図である。実施の形態２による
製造方法は、実施の形態１で説明した効果の他に次のよ
うな効果がある。すなわち斜めにイオン注入されたボロ
ンは、第１電極６の上面と側面部からなるエッジ部分２
７で遮られることがないため、第１電極６でマスクされ
ていない領域には一様な濃度のボロンが注入される。そ
れと同時にボロンは、転送順方向および転送逆方向の２
方向から斜めに傾けて注入されるため、第１電極６でマ
スクされていない領域下のチャネルだけでなく、第１電
極側面部１３ａ下のチャネルにもボロンが十分に注入さ
れ、Ｎ-型電位障壁層８の領域の転送方向の幅はさらに
広くなる（図６（ａ））。このため、第１電極６を熱酸
化して層間絶縁膜９を形成し、第１電極６の隙間を覆う
様に第２電極１１を形成した後においても、Ｎ- 型電位
障壁壁層８は第２電極１１下のチャネルだけでなく、第
１電極６と第２電極１１のギャップ下のチャネル１７に
も形成される（図６（ｂ））。
態２による製造方法の効果を説明するための図であり、
ＣＣＤ転送方向のＮ- 型電位障壁層８近傍の断面および
チャネル電位分布の模式図である。実施の形態２による
製造方法は、実施の形態１で説明した効果の他に次のよ
うな効果がある。すなわち斜めにイオン注入されたボロ
ンは、第１電極６の上面と側面部からなるエッジ部分２
７で遮られることがないため、第１電極６でマスクされ
ていない領域には一様な濃度のボロンが注入される。そ
れと同時にボロンは、転送順方向および転送逆方向の２
方向から斜めに傾けて注入されるため、第１電極６でマ
スクされていない領域下のチャネルだけでなく、第１電
極側面部１３ａ下のチャネルにもボロンが十分に注入さ
れ、Ｎ-型電位障壁層８の領域の転送方向の幅はさらに
広くなる（図６（ａ））。このため、第１電極６を熱酸
化して層間絶縁膜９を形成し、第１電極６の隙間を覆う
様に第２電極１１を形成した後においても、Ｎ- 型電位
障壁壁層８は第２電極１１下のチャネルだけでなく、第
１電極６と第２電極１１のギャップ下のチャネル１７に
も形成される（図６（ｂ））。
【００３０】したがって、本発明の実施の形態２の製造
方法でＣＣＤを形成すれば、実施の形態１の製造方法で
形成する場合よりも、ギャップに起因して発生する電位
の窪みが抑えられ、転送電界が強化される。このため、
信号電荷１２は実施の形態１の場合よりもスムーズに転
送されるようになり（図６（ｃ））、ＣＣＤの高速駆動
化および低電圧駆動化が可能となる（Ｐ型不純物７の注
入角度を、基板垂直方向とテーパー状の電極側面部２６
とでなす角度の範囲内で固定し、基板垂直方向を軸とし
て基板を回転させながらＰ型不純物７を注入しても同様
の効果が得られる）。
方法でＣＣＤを形成すれば、実施の形態１の製造方法で
形成する場合よりも、ギャップに起因して発生する電位
の窪みが抑えられ、転送電界が強化される。このため、
信号電荷１２は実施の形態１の場合よりもスムーズに転
送されるようになり（図６（ｃ））、ＣＣＤの高速駆動
化および低電圧駆動化が可能となる（Ｐ型不純物７の注
入角度を、基板垂直方向とテーパー状の電極側面部２６
とでなす角度の範囲内で固定し、基板垂直方向を軸とし
て基板を回転させながらＰ型不純物７を注入しても同様
の効果が得られる）。
【００３１】［実施の形態３］図９（ａ）および（ｂ）
は、本発明の実施の形態３による電荷結合素子の製造方
法を説明する断面図である。電極側面部がテーパー状に
なるように第１電極６を形成するまでの製造工程は、本
発明の実施の形態１による製造方法（図１（ａ）および
（ｂ））と同様である。続いて、例えばボロン等のＰ型
不純物７を、第１電極６をマスクとして自己整合的に、
転送順方向（図９（ａ））および転送逆方向（図９
（ｂ））の２方向から、基板垂直方向とテーパー状の電
極側面部とでなす角度の範囲内で傾けて注入して、Ｎ型
埋込チャネル層３内にＮ- 型電位障壁層８を形成する。
このとき、転送逆方向から斜め注入するエネルギーＥｂ
よりも、転送順方向から斜め注入するエネルギーＥａの
方が高くなるようにしてＰ型不純物７を注入する。Ｐ型
不純物７を注入した後の製造工程は、本発明の実施の形
態１による製造方法（図１（ｄ）および（ｅ））と同様
である。以上を含む製造工程によって、本発明の実施の
形態３による２層電極２相駆動ＣＣＤが形成される。本
製造方法は、従来の製造方法と同様の工程数で実施する
ことができる。
は、本発明の実施の形態３による電荷結合素子の製造方
法を説明する断面図である。電極側面部がテーパー状に
なるように第１電極６を形成するまでの製造工程は、本
発明の実施の形態１による製造方法（図１（ａ）および
（ｂ））と同様である。続いて、例えばボロン等のＰ型
不純物７を、第１電極６をマスクとして自己整合的に、
転送順方向（図９（ａ））および転送逆方向（図９
（ｂ））の２方向から、基板垂直方向とテーパー状の電
極側面部とでなす角度の範囲内で傾けて注入して、Ｎ型
埋込チャネル層３内にＮ- 型電位障壁層８を形成する。
このとき、転送逆方向から斜め注入するエネルギーＥｂ
よりも、転送順方向から斜め注入するエネルギーＥａの
方が高くなるようにしてＰ型不純物７を注入する。Ｐ型
不純物７を注入した後の製造工程は、本発明の実施の形
態１による製造方法（図１（ｄ）および（ｅ））と同様
である。以上を含む製造工程によって、本発明の実施の
形態３による２層電極２相駆動ＣＣＤが形成される。本
製造方法は、従来の製造方法と同様の工程数で実施する
ことができる。
【００３２】図１０（ａ）〜（ｃ）は、本発明の実施の
形態３による製造方法の効果を説明するための図であ
り、ＣＣＤ転送方向のＮ- 型電位障壁層８近傍の断面お
よびチャネル電位分布の模式図である。実施の形態３に
よる製造方法は、第１および実施の形態２で説明した効
果の他に次のような効果がある。すなわち通常の２層電
極２相駆動ＣＣＤでは、電極のギャップに起因して発生
する電位の窪み１５は、それぞれの電極のギャップの位
置よりも転送順方向側に発生する（図１０（ｂ）および
（ｃ））。このため、転送順方向から斜めイオン注入す
る時の注入エネルギーＥａを、転送逆方向から斜めイオ
ン注入する時の注入エネルギーＥｂよりも高くなるよう
に設定することによって（図１０（ａ））、それぞれの
場所に発生する電位の窪み１５を効果的に抑制すること
ができる。
形態３による製造方法の効果を説明するための図であ
り、ＣＣＤ転送方向のＮ- 型電位障壁層８近傍の断面お
よびチャネル電位分布の模式図である。実施の形態３に
よる製造方法は、第１および実施の形態２で説明した効
果の他に次のような効果がある。すなわち通常の２層電
極２相駆動ＣＣＤでは、電極のギャップに起因して発生
する電位の窪み１５は、それぞれの電極のギャップの位
置よりも転送順方向側に発生する（図１０（ｂ）および
（ｃ））。このため、転送順方向から斜めイオン注入す
る時の注入エネルギーＥａを、転送逆方向から斜めイオ
ン注入する時の注入エネルギーＥｂよりも高くなるよう
に設定することによって（図１０（ａ））、それぞれの
場所に発生する電位の窪み１５を効果的に抑制すること
ができる。
【００３３】したがって、本発明の実施の形態３の製造
方法でＣＣＤを形成すれば、実施の形態２の製造方法で
形成する場合よりも、ギャップに起因して発生する電位
の窪み１５がさらに抑えられ、転送電界が強化される。
このため、信号電荷１２は電位の窪み１５に捕獲される
ことなくスムーズに転送されるようになり（図１０
（ｃ））、より一層のＣＣＤの高速駆動化および低電圧
駆動化が可能となる（転送順方向から斜めにイオン注入
する時の基板垂直方向に対する注入角度を、転送逆方向
から斜めにイオン注入する時の基板垂直方向に対する注
入角度より大きくしても同様の効果が得られ、また、転
送順方向の１方向から斜めにイオン注入を行っても同様
の効果が得られる）。
方法でＣＣＤを形成すれば、実施の形態２の製造方法で
形成する場合よりも、ギャップに起因して発生する電位
の窪み１５がさらに抑えられ、転送電界が強化される。
このため、信号電荷１２は電位の窪み１５に捕獲される
ことなくスムーズに転送されるようになり（図１０
（ｃ））、より一層のＣＣＤの高速駆動化および低電圧
駆動化が可能となる（転送順方向から斜めにイオン注入
する時の基板垂直方向に対する注入角度を、転送逆方向
から斜めにイオン注入する時の基板垂直方向に対する注
入角度より大きくしても同様の効果が得られ、また、転
送順方向の１方向から斜めにイオン注入を行っても同様
の効果が得られる）。
【００３４】
【実施例】以下、図面を参照して、本発明による電荷結
合素子およびその製造方法の実施例を説明する。
合素子およびその製造方法の実施例を説明する。
【００３５】［実施例１］ 本発明の実施例１を図１を用いて説明する。まず、Ｎ型
半導体基板１にボロンを導入することでＰ型ウェル２を
不純物濃度３×１０15ｃｍ-3、接合深さ６μｍで形成
し、また、リンを導入することでＮ型埋込チャネル層３
を不純物濃度８×１０16ｃｍ-3、接合深さ１μｍで形成
する。表面にはゲート絶縁膜４としてＯＮＯ膜を、ゲー
ト容量が膜厚７００オングストロームの酸化膜と等価で
あるような膜厚で形成し、さらにゲート絶縁膜４の上に
リン注入によりシート抵抗を２０〜３０Ω／□まで低抵
抗化した多結晶シリコンの電極層５を４０００オングス
トロームの膜厚で形成する（図１（ａ））。次に、電極
層５を転送方向の開口幅が１．４μｍとなるようにパタ
ーニングを行った後、エッチングガスＨＢｒ、Ｃｌ２、
およびＳＦ６を用いてエッチングを行い、第１電極６の
チャネルを横切る位置にある２つの第１電極側面部１３
ａを、基板垂直方向から３０度傾けてテーパー状に形成
する（図１（ｂ））。続いてＰ型不純物７としてボロン
イオンを注入量４．０×１０11ｃｍ-2、注入エネルギー
５０ｋｅＶの条件で、第１電極６をマスクとして自己整
合的に基板垂直方向からイオン注入し、Ｎ型埋込チャネ
ル層３内にＮ- 型電位障壁層８を形成する（図１
（ｃ））。この後、第１電極６を熱酸化することにより
層間絶縁膜９を２０００オングストロームの膜厚で形成
し、ゲート絶縁膜４および層間絶縁膜９の上に、リン注
入によりシート抵抗を２０〜３０Ω／□まで低抵抗化し
た多結晶シリコンの電極層１０を３０００オングストロ
ームの膜厚で形成する（図１（ｄ）。最後に電極層１０
をパターニングしてエッチングを行い、第１電極６の隙
間を覆う様に第２電極１１を形成する（図１（ｅ））。
半導体基板１にボロンを導入することでＰ型ウェル２を
不純物濃度３×１０15ｃｍ-3、接合深さ６μｍで形成
し、また、リンを導入することでＮ型埋込チャネル層３
を不純物濃度８×１０16ｃｍ-3、接合深さ１μｍで形成
する。表面にはゲート絶縁膜４としてＯＮＯ膜を、ゲー
ト容量が膜厚７００オングストロームの酸化膜と等価で
あるような膜厚で形成し、さらにゲート絶縁膜４の上に
リン注入によりシート抵抗を２０〜３０Ω／□まで低抵
抗化した多結晶シリコンの電極層５を４０００オングス
トロームの膜厚で形成する（図１（ａ））。次に、電極
層５を転送方向の開口幅が１．４μｍとなるようにパタ
ーニングを行った後、エッチングガスＨＢｒ、Ｃｌ２、
およびＳＦ６を用いてエッチングを行い、第１電極６の
チャネルを横切る位置にある２つの第１電極側面部１３
ａを、基板垂直方向から３０度傾けてテーパー状に形成
する（図１（ｂ））。続いてＰ型不純物７としてボロン
イオンを注入量４．０×１０11ｃｍ-2、注入エネルギー
５０ｋｅＶの条件で、第１電極６をマスクとして自己整
合的に基板垂直方向からイオン注入し、Ｎ型埋込チャネ
ル層３内にＮ- 型電位障壁層８を形成する（図１
（ｃ））。この後、第１電極６を熱酸化することにより
層間絶縁膜９を２０００オングストロームの膜厚で形成
し、ゲート絶縁膜４および層間絶縁膜９の上に、リン注
入によりシート抵抗を２０〜３０Ω／□まで低抵抗化し
た多結晶シリコンの電極層１０を３０００オングストロ
ームの膜厚で形成する（図１（ｄ）。最後に電極層１０
をパターニングしてエッチングを行い、第１電極６の隙
間を覆う様に第２電極１１を形成する（図１（ｅ））。
【００３６】図３は、本発明の実施例１の製造方法によ
って形成されるＣＣＤにおいて、ボロンを注入した直後
のシミュレーションによるＮ- 型電位障壁層８近傍のＰ
型不純物濃度分布である。第１電極側面部１３ａをテー
パー状に形成することにより、ボロンが第１電極６をマ
スクとして自己整合的に注入される際、第１電極側面部
１３ａの膜厚の薄くなった部分を貫通するため、第１電
極側面部１３ａ下のチャネルにもボロンが注入される。
その結果、ボロン濃度１×１０16ｃｍ-3の領域の転送方
向の幅１９は１．３９μｍ、１．０×１０15ｃｍ-3の領
域の転送方向の幅２０は１．７２μｍとなっており、従
来例１の製造方法でＣＣＤを形成した場合よりもＮ- 型
電位障壁層８の領域の転送方向の幅は広くなる。
って形成されるＣＣＤにおいて、ボロンを注入した直後
のシミュレーションによるＮ- 型電位障壁層８近傍のＰ
型不純物濃度分布である。第１電極側面部１３ａをテー
パー状に形成することにより、ボロンが第１電極６をマ
スクとして自己整合的に注入される際、第１電極側面部
１３ａの膜厚の薄くなった部分を貫通するため、第１電
極側面部１３ａ下のチャネルにもボロンが注入される。
その結果、ボロン濃度１×１０16ｃｍ-3の領域の転送方
向の幅１９は１．３９μｍ、１．０×１０15ｃｍ-3の領
域の転送方向の幅２０は１．７２μｍとなっており、従
来例１の製造方法でＣＣＤを形成した場合よりもＮ- 型
電位障壁層８の領域の転送方向の幅は広くなる。
【００３７】図４は、本発明の実施例１の製造方法によ
って形成されるＣＣＤの、１段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφＨ１＝２．５Ｖ、φＨ２＝０Ｖ、１段のチ
ャネルの長さは１０μｍとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ２９は、従来例と同じ
く０．８Ｖとなっている。φＨ２の第１電極６ｂとφＨ
２の第２電極１１ｂのギャップ下のチャネルには、電位
の窪み１５ｂが僅かに発生しているものの、０．００１
ｅＶと小さな値に抑えられている。また、φＨ１の第２
電極１１ａとφＨ２の第１電極６ｂのギャップ下のチャ
ネルには、電位の窪みは全く発生していない。したがっ
て、本発明の実施例１の製造方法でＣＣＤを形成すれ
ば、従来の製造方法で形成する場合よりも信号電荷はス
ムーズに転送されるようになり、ＣＣＤの高速駆動化お
よび低電圧駆動化が可能となる。
って形成されるＣＣＤの、１段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφＨ１＝２．５Ｖ、φＨ２＝０Ｖ、１段のチ
ャネルの長さは１０μｍとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ２９は、従来例と同じ
く０．８Ｖとなっている。φＨ２の第１電極６ｂとφＨ
２の第２電極１１ｂのギャップ下のチャネルには、電位
の窪み１５ｂが僅かに発生しているものの、０．００１
ｅＶと小さな値に抑えられている。また、φＨ１の第２
電極１１ａとφＨ２の第１電極６ｂのギャップ下のチャ
ネルには、電位の窪みは全く発生していない。したがっ
て、本発明の実施例１の製造方法でＣＣＤを形成すれ
ば、従来の製造方法で形成する場合よりも信号電荷はス
ムーズに転送されるようになり、ＣＣＤの高速駆動化お
よび低電圧駆動化が可能となる。
【００３８】［実施例２］次に、本発明の実施例２を図
５を用いて説明する。電極側面部がテーパー状になるよ
うに第１電極６を形成する製造工程までは、本発明の実
施例１による製造方法（図１（ａ）および（ｂ））と同
様である。続いて、Ｐ型不純物７としてボロンイオン
を、第１電極６をマスクとして自己整合的に、基板垂直
方向に対して３０度の角度で転送順方向（図５（ａ））
および転送逆方向（図５（ｂ））の２方向から斜めに傾
けて、それぞれ注入量２．６×１０11ｃｍ-2、注入エネ
ルギー５０ｋｅＶの条件で注入し、Ｎ型埋込チャネル層
３内にＮ- 型電位障壁層８を形成する。Ｐ型不純物７を
注入した後の製造工程は、本発明の実施例１による製造
方法（図１（ｄ）および（ｅ））と同様である。
５を用いて説明する。電極側面部がテーパー状になるよ
うに第１電極６を形成する製造工程までは、本発明の実
施例１による製造方法（図１（ａ）および（ｂ））と同
様である。続いて、Ｐ型不純物７としてボロンイオン
を、第１電極６をマスクとして自己整合的に、基板垂直
方向に対して３０度の角度で転送順方向（図５（ａ））
および転送逆方向（図５（ｂ））の２方向から斜めに傾
けて、それぞれ注入量２．６×１０11ｃｍ-2、注入エネ
ルギー５０ｋｅＶの条件で注入し、Ｎ型埋込チャネル層
３内にＮ- 型電位障壁層８を形成する。Ｐ型不純物７を
注入した後の製造工程は、本発明の実施例１による製造
方法（図１（ｄ）および（ｅ））と同様である。
【００３９】図７は、本発明の実施例２の製造方法によ
って形成されるＣＣＤにおいて、ボロンを注入した直後
のシミュレーションによるＮ- 型電位障壁層８近傍のＰ
型不純物濃度分布である。第１電極側面部１３ａをテー
パー状に形成し、さらに転送順方向および転送逆方向か
ら斜めにボロンイオン注入を行うことにより、ボロン濃
度１×１０16ｃｍ-3の領域の転送方向の幅１９は１．４
５μｍ、ボロン濃度１．０×１０15ｃｍ-3の領域の転送
方向の幅２０は１．９２μｍとなっており、従来例１、
２および実施例１のいずれの製造方法でＣＣＤを形成し
た場合よりも、Ｎ- 型電位障壁層８の領域の転送方向の
幅は広くなる。
って形成されるＣＣＤにおいて、ボロンを注入した直後
のシミュレーションによるＮ- 型電位障壁層８近傍のＰ
型不純物濃度分布である。第１電極側面部１３ａをテー
パー状に形成し、さらに転送順方向および転送逆方向か
ら斜めにボロンイオン注入を行うことにより、ボロン濃
度１×１０16ｃｍ-3の領域の転送方向の幅１９は１．４
５μｍ、ボロン濃度１．０×１０15ｃｍ-3の領域の転送
方向の幅２０は１．９２μｍとなっており、従来例１、
２および実施例１のいずれの製造方法でＣＣＤを形成し
た場合よりも、Ｎ- 型電位障壁層８の領域の転送方向の
幅は広くなる。
【００４０】図８は、本発明の実施例２の製造方法によ
って形成されるＣＣＤの、１段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφＨ１＝２．５Ｖ、φＨ２＝０Ｖ、１段のチ
ャネルの長さは１０μｍとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ２９は、従来例と同じ
く０．８Ｖとなっている。Ｎ- 型電位障壁層の領域の転
送方向の幅が広くなると同時に、第１電極６でマスクさ
れていない領域を一様な濃度でボロンが注入されるた
め、いずれの電極のギャップ下のチャネルにも電位の窪
みは発生しておらず、１つの電子が転送電界によって１
／２段転送されるのにかかる転送時間は４３１ｐｓｅｃ
となっている。したがって、本発明の実施例２の製造方
法でＣＣＤを形成すれば、実施例１の製造方法で形成す
る場合よりも信号電荷はスムーズに転送されるようにな
り、ＣＣＤの高速駆動化および低電圧駆動化が可能とな
る。
って形成されるＣＣＤの、１段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφＨ１＝２．５Ｖ、φＨ２＝０Ｖ、１段のチ
ャネルの長さは１０μｍとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ２９は、従来例と同じ
く０．８Ｖとなっている。Ｎ- 型電位障壁層の領域の転
送方向の幅が広くなると同時に、第１電極６でマスクさ
れていない領域を一様な濃度でボロンが注入されるた
め、いずれの電極のギャップ下のチャネルにも電位の窪
みは発生しておらず、１つの電子が転送電界によって１
／２段転送されるのにかかる転送時間は４３１ｐｓｅｃ
となっている。したがって、本発明の実施例２の製造方
法でＣＣＤを形成すれば、実施例１の製造方法で形成す
る場合よりも信号電荷はスムーズに転送されるようにな
り、ＣＣＤの高速駆動化および低電圧駆動化が可能とな
る。
【００４１】［実施例３］次に、本発明の実施例３を図
９を用いて説明する。電極側面部がテーパー状になるよ
うに第１電極６を形成する製造工程までは、本発明の実
施例１による製造方法（図１（ａ）および（ｂ））と同
様である。続いて、Ｐ型不純物７としてボロンイオン
を、第１電極６をマスクとして自己整合的に、基板垂直
方向に対して３０度傾けて転送順方向から注入エネルギ
ーＥａ＝１００ｋｅＶ、注入量１．４×１０11ｃｍ-2の
条件で（図９（ａ））、および基板垂直方向に対して３
０度傾けて転送逆方向から注入エネルギーＥｂ＝５０ｋ
ｅＶ、注入量２．９×１０11ｃｍ-2の条件で注入し（図
９（ｂ））、Ｎ型埋込チャネル層３内にＮ- 型電位障壁
層８を形成する。Ｐ型不純物７を注入した後の製造工程
は、本発明の実施例１による製造方法（図１（ｄ）およ
び（ｅ））と同様である。
９を用いて説明する。電極側面部がテーパー状になるよ
うに第１電極６を形成する製造工程までは、本発明の実
施例１による製造方法（図１（ａ）および（ｂ））と同
様である。続いて、Ｐ型不純物７としてボロンイオン
を、第１電極６をマスクとして自己整合的に、基板垂直
方向に対して３０度傾けて転送順方向から注入エネルギ
ーＥａ＝１００ｋｅＶ、注入量１．４×１０11ｃｍ-2の
条件で（図９（ａ））、および基板垂直方向に対して３
０度傾けて転送逆方向から注入エネルギーＥｂ＝５０ｋ
ｅＶ、注入量２．９×１０11ｃｍ-2の条件で注入し（図
９（ｂ））、Ｎ型埋込チャネル層３内にＮ- 型電位障壁
層８を形成する。Ｐ型不純物７を注入した後の製造工程
は、本発明の実施例１による製造方法（図１（ｄ）およ
び（ｅ））と同様である。
【００４２】図１１は、本発明の実施例３の製造方法に
よって形成されるＣＣＤにおいて、ボロンを注入した直
後のシミュレーションによるＮ- 型電位障壁層８近傍の
Ｐ型不純物濃度分布である。第１電極側面部１３ａをテ
ーパー状に形成し、さらに転送順方向および転送逆方向
から斜めにイオン注入を行う際、転送順方向の注入エネ
ルギーを転送逆方向の注入エネルギーよりも大きくする
ことにより、転送逆方向のボロン濃度１×１０15ｃｍ-3
の領域端１４ｂの位置は、第１電極側面部１３ａの位置
から０．２７μｍだけ入り込むのに対して、転送順方向
のボロン濃度１×１０15ｃｍ-3の領域端１４ａの位置
は、第１電極側面部１３ａの位置から０．３４μｍ入り
込むようになる。
よって形成されるＣＣＤにおいて、ボロンを注入した直
後のシミュレーションによるＮ- 型電位障壁層８近傍の
Ｐ型不純物濃度分布である。第１電極側面部１３ａをテ
ーパー状に形成し、さらに転送順方向および転送逆方向
から斜めにイオン注入を行う際、転送順方向の注入エネ
ルギーを転送逆方向の注入エネルギーよりも大きくする
ことにより、転送逆方向のボロン濃度１×１０15ｃｍ-3
の領域端１４ｂの位置は、第１電極側面部１３ａの位置
から０．２７μｍだけ入り込むのに対して、転送順方向
のボロン濃度１×１０15ｃｍ-3の領域端１４ａの位置
は、第１電極側面部１３ａの位置から０．３４μｍ入り
込むようになる。
【００４３】図１２は、本発明の実施例３の製造方法に
よって形成されるＣＣＤの１段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφＨ１＝２．５Ｖ、φＨ２＝０Ｖ、１段のチ
ャネルの長さは１０μｍとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ２９は従来例と同じく
０．８Ｖとなっている。転送順方向からボロンを斜めイ
オン注入する時のエネルギーを、転送逆方向から斜めイ
オン注入する時のエネルギーよりも高くすることによ
り、電位の窪みの発生しやすい場所にボロンが注入され
るようになるため、電位の窪みは完全に消滅している。
また、転送電界が強化され、１つの電子が転送電界によ
って１／２段転送されるのにかかる転送時間は３１８ｐ
ｓｅｃとなっており、実施例２の場合に比べてさらに転
送時間が短縮される。したがって、本発明の実施例３の
製造方法でＣＣＤを形成すれば、実施例２の製造方法で
形成する場合よりも信号電荷はさらにスムーズに転送さ
れるようになり、より一層のＣＣＤの高速駆動化および
低電圧駆動化が可能となる。
よって形成されるＣＣＤの１段の転送に対応するチャネ
ル電位分布のシミュレーション結果である。電極に印加
する電圧はφＨ１＝２．５Ｖ、φＨ２＝０Ｖ、１段のチ
ャネルの長さは１０μｍとしている。チャネルに形成さ
れる完全空乏時の電位障壁の高さ２９は従来例と同じく
０．８Ｖとなっている。転送順方向からボロンを斜めイ
オン注入する時のエネルギーを、転送逆方向から斜めイ
オン注入する時のエネルギーよりも高くすることによ
り、電位の窪みの発生しやすい場所にボロンが注入され
るようになるため、電位の窪みは完全に消滅している。
また、転送電界が強化され、１つの電子が転送電界によ
って１／２段転送されるのにかかる転送時間は３１８ｐ
ｓｅｃとなっており、実施例２の場合に比べてさらに転
送時間が短縮される。したがって、本発明の実施例３の
製造方法でＣＣＤを形成すれば、実施例２の製造方法で
形成する場合よりも信号電荷はさらにスムーズに転送さ
れるようになり、より一層のＣＣＤの高速駆動化および
低電圧駆動化が可能となる。
【００４４】
【発明の効果】本発明による電荷結合素子およびその製
造方法によれば、以下の効果を奏する。
造方法によれば、以下の効果を奏する。
【００４５】第１の効果は、ＣＣＤの駆動電圧をおよそ
３Ｖ以下に低電圧化することができるということであ
る。このため、ＣＣＤの消費電力が削減でき、携帯性の
高い画像入力装置にも適用できるようになる。同時に発
熱も抑えることができるため、暗電流が減少し、ノイズ
の少ない画像信号を出力することができる。
３Ｖ以下に低電圧化することができるということであ
る。このため、ＣＣＤの消費電力が削減でき、携帯性の
高い画像入力装置にも適用できるようになる。同時に発
熱も抑えることができるため、暗電流が減少し、ノイズ
の少ない画像信号を出力することができる。
【００４６】その理由は、第２電極下だけでなく、電極
のギャップ下のチャネルにもＮ- 型電位障壁層が形成さ
れるようにＰ型不純物を注入することにより、電極間の
チャネル電位差が小さくなっても、電位の窪みの発生が
抑えられるためである。
のギャップ下のチャネルにもＮ- 型電位障壁層が形成さ
れるようにＰ型不純物を注入することにより、電極間の
チャネル電位差が小さくなっても、電位の窪みの発生が
抑えられるためである。
【００４７】第２の効果は、ＣＣＤを高速で駆動するこ
とができるということである。このためデータレートの
高い画像入力装置にも適用することができるようにな
る。
とができるということである。このためデータレートの
高い画像入力装置にも適用することができるようにな
る。
【００４８】その理由は、第２電極下だけでなく、電極
のギャップ下のチャネルにもＮ- 型電位障壁層が形成さ
れるようにＰ型不純物を注入することにより、電位の窪
みが抑制されると同時に転送電界が強化されるためであ
る。
のギャップ下のチャネルにもＮ- 型電位障壁層が形成さ
れるようにＰ型不純物を注入することにより、電位の窪
みが抑制されると同時に転送電界が強化されるためであ
る。
【００４９】第３の効果は、電極間の短絡を防止するこ
とができるということである。このため、デバイスの歩
留まりを向上することができる。
とができるということである。このため、デバイスの歩
留まりを向上することができる。
【００５０】その理由は、第２電極下だけでなく、電極
のギャップ下のチャネルにもＮ- 型電位障壁層が形成さ
れるようにＰ型不純物を注入することにより、電位の窪
みが抑制されるため、電極間の層間酸化膜の膜厚を厚く
することができるようになるためである。
のギャップ下のチャネルにもＮ- 型電位障壁層が形成さ
れるようにＰ型不純物を注入することにより、電位の窪
みが抑制されるため、電極間の層間酸化膜の膜厚を厚く
することができるようになるためである。
【図１】本発明第１の実施の形態によるＣＣＤの製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明第１の実施の形態によるＣＣＤの製造方
法の効果を説明するための図である。
法の効果を説明するための図である。
【図３】本発明第１の実施例のＣＣＤのシミュレーショ
ンによるＮ- 型電位障壁層近傍のＰ型不純物濃度分布で
ある。
ンによるＮ- 型電位障壁層近傍のＰ型不純物濃度分布で
ある。
【図４】本発明第１の実施例のＣＣＤのシミュレーショ
ンによる１段の転送に対応するチャネル電位分布であ
る。
ンによる１段の転送に対応するチャネル電位分布であ
る。
【図５】本発明第２の実施の形態によるＣＣＤの製造方
法を示す断面図である。
法を示す断面図である。
【図６】本発明第２の実施の形態によるＣＣＤの製造方
法の効果を説明するための図である。
法の効果を説明するための図である。
【図７】本発明第２の実施例のＣＣＤのシミュレーショ
ンによるＮ- 型電位障壁層近傍のＰ型不純物濃度分布で
ある。
ンによるＮ- 型電位障壁層近傍のＰ型不純物濃度分布で
ある。
【図８】本発明第２の実施例のＣＣＤのシミュレーショ
ンによる１段の転送に対応するチャネル電位分布であ
る。
ンによる１段の転送に対応するチャネル電位分布であ
る。
【図９】本発明第３の実施の形態によるＣＣＤの製造方
法を示す断面図である。
法を示す断面図である。
【図１０】本発明第３の実施の形態によるＣＣＤの製造
方法の効果を説明するための図である。
方法の効果を説明するための図である。
【図１１】本発明第３の実施例のＣＣＤのシミュレーシ
ョンによるＮ- 型電位障壁層近傍のＰ型不純物濃度分布
である。
ョンによるＮ- 型電位障壁層近傍のＰ型不純物濃度分布
である。
【図１２】本発明第３の実施例のＣＣＤのシミュレーシ
ョンによる１段の転送に対応するチャネル電位分布であ
る。
ョンによる１段の転送に対応するチャネル電位分布であ
る。
【図１３】従来例１のＣＣＤの製造方法を示す断面図で
ある。
ある。
【図１４】図１３（ｅ）の領域ａの拡大図である。
【図１５】従来例２のＣＣＤの製造方法を示す断面図で
ある。
ある。
【図１６】信号電荷が転送される様子を説明するための
チャネル電位分布の模式図である。
チャネル電位分布の模式図である。
【図１７】ＣＣＤの駆動電圧を低減した時の問題点を説
明するための図である。
明するための図である。
【図１８】従来例１のＣＣＤのシミュレーションによる
Ｎ- 型電位障壁層近傍のＰ型不純物濃度分布である。
Ｎ- 型電位障壁層近傍のＰ型不純物濃度分布である。
【図１９】従来例１のＣＣＤのシミュレーションによる
１段の転送に対応するチャネル電位分布である。
１段の転送に対応するチャネル電位分布である。
【図２０】従来例２のＣＣＤのシミュレーションによる
Ｎ- 型電位障壁層近傍のＰ型不純物濃度分布である。
Ｎ- 型電位障壁層近傍のＰ型不純物濃度分布である。
【図２１】従来例２のＣＣＤのシミュレーションによる
１段の転送に対応するチャネル電位分布である。
１段の転送に対応するチャネル電位分布である。
１ Ｎ型半導体基板 ２ Ｐ型ウェル ３ Ｎ型埋込チャネル層 ４ ゲート絶縁膜 ５ 電極層 ６、６ａ、６ｂ 第１電極 ７ Ｐ型不純物 ８ Ｎ- 型電位障壁層 ９ 層間絶縁膜 １０ 電極層 １１、１１ａ、１１ｂ 第２電極 １２ 信号電荷 １３ａ、１３ｂ 第１電極側面部 １４ａ、１４ｂ 領域端 １５、１５ｂ 電位の窪み １６ 第２電極側面部 １７、１８ チャネル １９、２０ 転送方向の幅 ２６ テーパー角度 ２７ エッジ部分 ２９ 電位障壁の高さ
フロントページの続き (56)参考文献 特開 平４−155842（ＪＰ，Ａ) 特開 平４−207075（ＪＰ，Ａ) 特開 昭63−308959（ＪＰ，Ａ) 特開 平５−315372（ＪＰ，Ａ) 特開 平１−169967（ＪＰ，Ａ) 特開 昭62−52968（ＪＰ，Ａ) 特開 昭62−274714（ＪＰ，Ａ) 特開 昭61−244067（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/762 H01L 21/265 H01L 21/339 H01L 27/148
Claims (10)
- 【請求項１】 第１導電型半導体基板上に設けられた第
２導電型ウェル上または第２導電型半導体基板上に形成
された第１導電型埋込チャネル層と、前記第１導電型埋
込チャネル層の上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜上にストライプ状に並べて形成された第１電
極と、前記第１電極をマスクにして自己整合的に第２導
電型不純物の注入を行い、熱酸化によって前記第１電極
の周辺を絶縁化させた後に、前記第１電極の隙間に形成
された第２電極とを有する電荷結合素子において、前記
第１電極の側面はテーパー状に構成され、前記第２導電
型不純物の注入端位置は、熱酸化前の第１電極のテーパ
ー状の側面下部の第１導電型埋込チャネル層に入り込む
ように構成されていることを特徴とする電荷結合素子。 - 【請求項２】 前記第２導電型不純物の転送順方向の注
入端位置が、転送逆方向の注入端位置よりも熱酸化前の
前記第１電極の側面下の前記第１導電型埋込チャネル層
に入り込むように構成されていることを特徴とする請求
項１に記載の電荷結合素子。 - 【請求項３】 第１導電型半導体基板上に設けられた第
２導電型ウェル上または第２導電型半導体基板上に、第
１導電型埋込チャネル層を形成し、前記第１導電型埋込
チャネル層の上にゲート絶縁膜を形成し、前記ゲート絶
縁膜上に、第１電極をストライプ状に並べて形成し、前
記第１電極をマスクとして、自己整合的に第２導電型不
純物の注入を行い、熱酸化によって前記第１電極の周辺
を絶縁化させた後、前記第１電極の隙間に第２電極を形
成する電荷結合素子の製造方法において、前記第１電極
を形成する工程では、前記第１電極のチャネルを横切る
位置にある２つの側面部の形状をテーパー状になるよう
に形成し、前記第２導電型不純物の注入を行う工程で
は、前記第２導電型不純物を、前記第１電極の側面下部
の薄膜領域を貫通させるように注入することを特徴とす
る電荷結合素子の製造方法。 - 【請求項４】 第１導電型半導体基板上に設けられた第
２導電型ウェル上または第２導電型半導体基板上に、第
１導電型埋込チャネル層を形成し、前記第１導電型埋込
チャネル層の上にゲート絶縁膜を形成し、前記ゲート絶
縁膜上に、第 １電極をストライプ状に並べて形成し、前
記第１電極をマスクとして、自己整合的に第２導電型不
純物の注入を行い、熱酸化によって前記第１電極の周辺
を絶縁化させた後、前記第１電極の隙間に第２電極を形
成する電荷結合素子の製造方法において、前記第１電極
を形成する工程では、前記第１電極のチャネルを横切る
位置にある２つの側面部の形状をテーパー状になるよう
に形成し、前記第２導電型不純物の注入を行う工程で
は、前記第２導電型不純物を、前記第１電極の側面下部
の薄膜領域を貫通させるように注入し、前記第２導電型
不純物を、転送順方向および転送逆方向の少くとも２方
向から、基板垂直方向とテーパー状の前記第１電極の側
面部とでなす角度の範囲内で注入角度を傾けて注入する
ことを特徴とする電荷結合素子の製造方法。 - 【請求項５】 第１導電型半導体基板上に設けられた第
２導電型ウェル上または第２導電型半導体基板上に、第
１導電型埋込チャネル層を形成し、前記第１導電型埋込
チャネル層の上にゲート絶縁膜を形成し、前記ゲート絶
縁膜上に、第１電極をストライプ状に並べて形成し、前
記第１電極をマスクとして、自己整合的に第２導電型不
純物の注入を行い、熱酸化によって前記第１電極の周辺
を絶縁化させた後、前記第１電極の隙間に第２電極を形
成する電荷結合素子の製造方法において、前記第１電極
を形成する工程では、前記第１電極のチャネルを横切る
位置にある２つの側面部の形状をテーパー状になるよう
に形成し、前記第２導電型不純物の注入を行う工程で
は、前記第２導電型不純物を、前記第１電極の側面下部
の薄膜領域を貫通させるように注入し、前記第２導電型
不純物を、転送順方向および転送逆方向の少くとも２方
向から、基板垂直方向とテーパー状の前記第１電極の側
面部とでなす角度の範囲内で注入角度を傾けると共に、
転送逆方向から傾けて注入するときの注入エネルギーよ
りも、転送順方向から傾けて注入するときの注入エネル
ギーの方が高くなるようにして注入することを特徴とす
る電荷結合素子の製造方法。 - 【請求項６】 第１導電型半導体基板上に設けられた第
２導電型ウェル上または第２導電型半導体基板上に、第
１導電型埋込チャネル層を形成し、前記第１導電型埋込
チャネル層の上にゲート絶縁膜を形成し、前記ゲート絶
縁膜上に、第１電極をストライプ状に並べて形成し、前
記第１電極をマスクとして、自己整合 的に第２導電型不
純物の注入を行い、熱酸化によって前記第１電極の周辺
を絶縁化させた後、前記第１電極の隙間に第２電極を形
成する電荷結合素子の製造方法において、前記第１電極
を形成する工程では、前記第１電極のチャネルを横切る
位置にある２つの側面部の形状をテーパー状になるよう
に形成し、前記第２導電型不純物の注入を行う工程で
は、前記第２導電型不純物を、前記第１電極の側面下部
の薄膜領域を貫通させるように注入し、前記第２導電型
不純物を、転送順方向および転送逆方向の少くとも２方
向から、基板垂直方向とテーパー状の前記第１電極の側
面部とでなす角度の範囲内で注入角度を傾け、転送逆方
向から傾けて注入するときの注入エネルギーよりも、転
送順方向から傾けて注入するときの注入エネルギーの方
が高くなるようにし、さらに、転送逆方向から傾けて注
入する時の基板垂直方向に対する注入角度よりも、転送
順方向から傾けて注入する時の基板垂直方向に対する注
入角度の方が高くなるようにして注入することを特徴と
する電荷結合素子の製造方法。 - 【請求項７】 前記第２導電型不純物を、転送順方向か
ら、基板垂直方向とテーパー状の前記第１電極の側面部
とでなす角度の範囲内で注入角度を傾けて注入すること
を特徴とする請求項３に記載の電荷結合素子の製造方
法。 - 【請求項８】 前記第２導電型不純物を、転送順方向お
よび転送逆方向の少くとも２方向から、基板垂直方向と
テーパー状の前記第１電極の側面部とでなす角度の範囲
内で注入角度を傾けて注入することを特徴とする請求項
３に記載の電荷結合素子の製造方法。 - 【請求項９】 前記第２導電型不純物を、転送逆方向か
ら傾けて注入するときの注入エネルギーよりも、転送順
方向から傾けて注入するときの注入エネルギーの方が高
くなるようにして注入することを特徴とする請求項８に
記載の電荷結合素子の製造方法。 - 【請求項１０】 前記第２導電型不純物を、転送逆方向
から傾けて注入する時の基板垂直方向に対する注入角度
よりも、転送順方向から傾けて注入する時の基板垂直方
向に対する注入角度の方が高くなるようにして注入する
ことを特徴とする請求項８または９に記載の電荷結合素
子の製造方法。
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|---|---|---|---|
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| US08/844,653 US5849605A (en) | 1996-04-19 | 1997-04-21 | Two-phase clock type charge coupled device having electrodes with tapered sidewalls and method for producing the same |
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|---|---|---|---|
| JP8098561A JP2965061B2 (ja) | 1996-04-19 | 1996-04-19 | 電荷結合素子およびその製造方法 |
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Family
ID=14223102
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|---|---|---|---|
| JP8098561A Expired - Fee Related JP2965061B2 (ja) | 1996-04-19 | 1996-04-19 | 電荷結合素子およびその製造方法 |
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| US6331873B1 (en) * | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
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| KR100749254B1 (ko) * | 2001-12-27 | 2007-08-13 | 매그나칩 반도체 유한회사 | 전하운송효율을 향상시키기 위한 이미지센서 제조 방법 |
| KR100790213B1 (ko) * | 2001-12-29 | 2007-12-31 | 매그나칩 반도체 유한회사 | 이미지센서의 제조 방법 |
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| CN102479718B (zh) * | 2010-11-29 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种金属氧化物半导体场效应晶体管的制作方法 |
Family Cites Families (15)
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|---|---|---|---|---|
| US3873371A (en) * | 1972-11-07 | 1975-03-25 | Hughes Aircraft Co | Small geometry charge coupled device and process for fabricating same |
| IE39611B1 (en) * | 1973-08-14 | 1978-11-22 | Siemens Ag | Improvements in or relating to two-phase charge coupled devices |
| DE2341154C2 (de) * | 1973-08-14 | 1975-06-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung |
| DE2342923C2 (de) * | 1973-08-24 | 1975-10-23 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschlebeanordnung und nach diesem Verfahren hergestellte Zweiphasen-Ladungs Verschiebeanordnung |
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| US4227202A (en) * | 1977-10-27 | 1980-10-07 | Texas Instruments Incorporated | Dual plane barrier-type two-phase CCD |
| US4239559A (en) * | 1978-04-21 | 1980-12-16 | Hitachi, Ltd. | Method for fabricating a semiconductor device by controlled diffusion between adjacent layers |
| JPH01169967A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01235273A (ja) * | 1988-03-15 | 1989-09-20 | Fujitsu Ltd | 固体撮像素子 |
| JP3036747B2 (ja) * | 1988-09-21 | 2000-04-24 | 日本電気株式会社 | 固体撮像素子の製造方法 |
| JPH04247629A (ja) * | 1991-02-01 | 1992-09-03 | Fujitsu Ltd | 電荷結合デバイス及びその製造方法 |
| JPH04260370A (ja) * | 1991-02-14 | 1992-09-16 | Sony Corp | 固体撮像装置 |
| KR940010932B1 (ko) * | 1991-12-23 | 1994-11-19 | 금성일렉트론주식회사 | Ccd영상소자 제조방법 |
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- 1996-04-19 JP JP8098561A patent/JP2965061B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-19 KR KR1019970014895A patent/KR100269549B1/ko not_active IP Right Cessation
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