JPH01169967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01169967A JPH01169967A JP33267187A JP33267187A JPH01169967A JP H01169967 A JPH01169967 A JP H01169967A JP 33267187 A JP33267187 A JP 33267187A JP 33267187 A JP33267187 A JP 33267187A JP H01169967 A JPH01169967 A JP H01169967A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- manufacturing
- semiconductor device
- semiconductor substrate
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 150000002500 ions Chemical class 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 21
- 238000002513 implantation Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 230000001154 acute effect Effects 0.000 claims 2
- 238000001020 plasma etching Methods 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 abstract description 11
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000002955 isolation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は半導体装置の製造方法に関し、特にイオン注
入法を用いてソース/ドレイン領域を形成するトランジ
スタを有する半導体装置の製造方法に関するものである
。
入法を用いてソース/ドレイン領域を形成するトランジ
スタを有する半導体装置の製造方法に関するものである
。
[従来の技術]
第2A図および第2B図は従来技術によるMOSトラン
ジスタの製造方法の要部を示す製造工程断面図である。
ジスタの製造方法の要部を示す製造工程断面図である。
以下、図を参照してこの製造方法について説明する。
まず、シリコン基板よりなる半導体基板1の主面にトラ
ンジスタ領域を分離すべく選択酸化法を用いて厚い分離
酸化膜2を形成する。選択酸化法において前もって形成
された半導体基板1の主面上の薄い酸化膜を除去した後
、再度分離酸化膜2に挾まれたトランジスタ領域の半導
体基板1の主面を熱酸化して酸化膜3を形成する。酸化
膜3はトランジスタのゲート酸化膜となるものである。
ンジスタ領域を分離すべく選択酸化法を用いて厚い分離
酸化膜2を形成する。選択酸化法において前もって形成
された半導体基板1の主面上の薄い酸化膜を除去した後
、再度分離酸化膜2に挾まれたトランジスタ領域の半導
体基板1の主面を熱酸化して酸化膜3を形成する。酸化
膜3はトランジスタのゲート酸化膜となるものである。
次に分離酸化膜2上を含み、酸化膜3上全面にポリシリ
コン等の電極材料を全面に形成した後、写真製版技術お
よびエツチング技術を用いて所定形状にバターニングし
てゲート電極6を形成する。
コン等の電極材料を全面に形成した後、写真製版技術お
よびエツチング技術を用いて所定形状にバターニングし
てゲート電極6を形成する。
ゲート電極6をマスクとして、酸化膜3を介して半導体
基板1にイオン注入法を用いて不純物イオン7を注入す
る(第2A図参照)。
基板1にイオン注入法を用いて不純物イオン7を注入す
る(第2A図参照)。
不純物イオンの注入は、ゲート電極6に対して自己整合
的に行なわれ半導体基板1にトランジスタのソース/ド
レイン領域となる不純物領域8が形成される(第2B図
参照)。
的に行なわれ半導体基板1にトランジスタのソース/ド
レイン領域となる不純物領域8が形成される(第2B図
参照)。
ここで、ゲート電極6下方に寸法α、βで不純物領域8
の一部が侵入しているのは、イオン注入時における不純
物イオンの散乱と注入後の若干の熱処理による不純物の
拡散とによるものである。
の一部が侵入しているのは、イオン注入時における不純
物イオンの散乱と注入後の若干の熱処理による不純物の
拡散とによるものである。
[発明が解決しようとする問題点]
上記のような従来の半導体装置の製造方法では、不純物
イオンが半導体基板の主面に対して垂直方向に注入され
ていればゲート電極6が自己整合的なマスクとなって、
ソース/ドレイン領域を形成するので問題はない。すな
わち、第2B図において寸法α、βはともに等しい値と
なり、ソースおよびドレイン領域となる不純物領域8は
左右対称な構造として理想的なMOS)ランジスタが製
作される。
イオンが半導体基板の主面に対して垂直方向に注入され
ていればゲート電極6が自己整合的なマスクとなって、
ソース/ドレイン領域を形成するので問題はない。すな
わち、第2B図において寸法α、βはともに等しい値と
なり、ソースおよびドレイン領域となる不純物領域8は
左右対称な構造として理想的なMOS)ランジスタが製
作される。
ところが、実際の不純物イオンの注入角度は基板に対し
て垂直方向であることは少なく、成る傾斜角度をもって
注入されることが多い。
て垂直方向であることは少なく、成る傾斜角度をもって
注入されることが多い。
第3図は一般のイオン注入装置の概略構成図である。
以下、図を参照してその構成および動作について簡単に
説明する。
説明する。
イオン源11から発生されたイオンは質量分析器12に
よって目的に応じたイオンのみが分離さ−れ、加速器1
3で必要なエネルギを与えられて加速される。加速され
たイオンは高電界を形成する偏向プレート14によって
、所定の角度に偏向させられて注入対称である半導体ウ
ェハ15に到達して注入される。この偏向は半導体ウェ
ハ15全面にイオン注入するためにイオンビームをスキ
ャンさせるためである。この場合、たとえば半導体ウェ
ハ15の直径りが150mm、偏向プレート14と半導
体ウェハ15までの距離りが1.5mであるとすると注
入イオンの最大入射角θは2゜9°にも達する。
よって目的に応じたイオンのみが分離さ−れ、加速器1
3で必要なエネルギを与えられて加速される。加速され
たイオンは高電界を形成する偏向プレート14によって
、所定の角度に偏向させられて注入対称である半導体ウ
ェハ15に到達して注入される。この偏向は半導体ウェ
ハ15全面にイオン注入するためにイオンビームをスキ
ャンさせるためである。この場合、たとえば半導体ウェ
ハ15の直径りが150mm、偏向プレート14と半導
体ウェハ15までの距離りが1.5mであるとすると注
入イオンの最大入射角θは2゜9°にも達する。
第4図はイオン注入がこのように傾斜角度をもってされ
たときの注入状況を示す概略断面図である。
たときの注入状況を示す概略断面図である。
図に示すように、不純物イオン7が傾斜角θをもって注
入されるとき、ゲート電極6の厚さをBとするとゲート
電極6の一方端部と半導体基板1の注入部の境界は一致
せず、B / t a nθ−Aなる距離だけゲート電
極6が陰となってイオン注入されない部分が生じる。こ
こで、たとえばゲート電極6の厚さBを1μm1イオン
入射角θを2゜9°とすると距離Aは500人程上ばも
なり、不純物領域8の深さが1000人程度上桟くなっ
ている。現在この値は大きな問題となる。図では、注入
部の不純物の拡散によってかろうじて左側の不純物領域
8とゲート電極6とは平面的な重なり距離αが保たれて
いるが、さらにゲート電極6の厚さが増加するとこの重
なり距離αが零やマイナス(オフセットゲート)となる
のは容易に予想できる。一方、反対側の不純物領域8の
重なり距離βはさらに大きくなり、左右のソース/ドレ
イン領域の大きさの不均衡なトランジスタとなる。−般
にトランジスタの設計を行なう際、ウェハ上の形成位置
や形成方向を考慮しないため、いずれの不純物領域がソ
ースまたはドレイン領域となっても良いように左右対称
な構造とすることが多い。
入されるとき、ゲート電極6の厚さをBとするとゲート
電極6の一方端部と半導体基板1の注入部の境界は一致
せず、B / t a nθ−Aなる距離だけゲート電
極6が陰となってイオン注入されない部分が生じる。こ
こで、たとえばゲート電極6の厚さBを1μm1イオン
入射角θを2゜9°とすると距離Aは500人程上ばも
なり、不純物領域8の深さが1000人程度上桟くなっ
ている。現在この値は大きな問題となる。図では、注入
部の不純物の拡散によってかろうじて左側の不純物領域
8とゲート電極6とは平面的な重なり距離αが保たれて
いるが、さらにゲート電極6の厚さが増加するとこの重
なり距離αが零やマイナス(オフセットゲート)となる
のは容易に予想できる。一方、反対側の不純物領域8の
重なり距離βはさらに大きくなり、左右のソース/ドレ
イン領域の大きさの不均衡なトランジスタとなる。−般
にトランジスタの設計を行なう際、ウェハ上の形成位置
や形成方向を考慮しないため、いずれの不純物領域がソ
ースまたはドレイン領域となっても良いように左右対称
な構造とすることが多い。
ところがこのようにトランジスタの形成方向や位置関係
によって、不純物イオンの注入角度の影響で左右対称の
構造が崩れると、同じ機能を受は持たせたトランジスタ
でもそのソース/ドレイン領域が反対となることがあり
、特性上均一な性能は望むべくもない。ましてや、オフ
セットゲートの状態となると、ゲート電極への所定電圧
の印加では反転制御し得ない領域が生じることになり、
トランジスタの動作特性上極めて不利となる。このよう
な状況は半導体ウェハの大口径化がさらに進行するので
、さらに悪化することが予想される。
によって、不純物イオンの注入角度の影響で左右対称の
構造が崩れると、同じ機能を受は持たせたトランジスタ
でもそのソース/ドレイン領域が反対となることがあり
、特性上均一な性能は望むべくもない。ましてや、オフ
セットゲートの状態となると、ゲート電極への所定電圧
の印加では反転制御し得ない領域が生じることになり、
トランジスタの動作特性上極めて不利となる。このよう
な状況は半導体ウェハの大口径化がさらに進行するので
、さらに悪化することが予想される。
この発明はかかる問題点を解決するためになされたもの
で、不純物イオンの注入角度による不純物領域の形成に
対する影響が少ない半導体装置の製造方法を提供するこ
とを目的とする。
で、不純物イオンの注入角度による不純物領域の形成に
対する影響が少ない半導体装置の製造方法を提供するこ
とを目的とする。
[問題点を解決するための手段]
この発明に係る半導体装置の製造方法は主面を有する半
導体基板を準備する工程と、半導体基板の主面上にゲー
ト電極となるその側壁がテーパ状の導電体を形成する工
程と、導電体をマスクとして不純物イオンを半導体基板
に注入することによって、ソース/ドレイン領域となる
不純物領域を形成する工程とを備えたものである。
導体基板を準備する工程と、半導体基板の主面上にゲー
ト電極となるその側壁がテーパ状の導電体を形成する工
程と、導電体をマスクとして不純物イオンを半導体基板
に注入することによって、ソース/ドレイン領域となる
不純物領域を形成する工程とを備えたものである。
[作用〕
この発明においては、ゲート電極となる導電体の側壁が
テーパ状であるので不純物イオンの注入の際、陰を生じ
にくくなる。
テーパ状であるので不純物イオンの注入の際、陰を生じ
にくくなる。
[実施例]
第1A図〜第1D図はこの発明の一実施例による製造方
法を示す概略工程断面図である。
法を示す概略工程断面図である。
以下、図を参照してこの製造方法について説明する。ま
ず、シリコン基板よりなる半導体基板1の主面にトラン
ジスタ領域を挾むように選択酸化法を用いて厚い分離酸
化膜2を形成し、トランジスタ領域の半導体基板1の主
面には後にゲート酸化膜となる薄い酸化膜3を形成する
(第1A図参照)。
ず、シリコン基板よりなる半導体基板1の主面にトラン
ジスタ領域を挾むように選択酸化法を用いて厚い分離酸
化膜2を形成し、トランジスタ領域の半導体基板1の主
面には後にゲート酸化膜となる薄い酸化膜3を形成する
(第1A図参照)。
分離酸化膜2上を含み、酸化膜3上全面にゲート電極材
料となるポリシリコン4をCVD法等を用いて形成する
。さらに、ポリシリコン4上にレジストを塗布してこれ
を写真製版技術を用いて、ゲート電極が形成される位置
上方にゲート電極に対応した形状のレジスト5にパター
ニングする(第1B図参照)。
料となるポリシリコン4をCVD法等を用いて形成する
。さらに、ポリシリコン4上にレジストを塗布してこれ
を写真製版技術を用いて、ゲート電極が形成される位置
上方にゲート電極に対応した形状のレジスト5にパター
ニングする(第1B図参照)。
次に、レジスト5をマスクとして露出したポリシリコン
4をRIEを用いて異方的にエツチングするが、このと
きレジスト5のエツチング速度とポリシリコン4のエツ
チング速度の比(選択比)を小さくなるようにする。具
体的には、エツチング時の圧力を上げたり酸素を混入さ
せたりして行なうが、ポリシリコン4のエツチングの進
行とともにレジスト5の側面も徐々にエツチングされて
いき、最終的にポリシリコン4は断面形状が台形のゲー
ト電極6となって残る(第1C図参照)。
4をRIEを用いて異方的にエツチングするが、このと
きレジスト5のエツチング速度とポリシリコン4のエツ
チング速度の比(選択比)を小さくなるようにする。具
体的には、エツチング時の圧力を上げたり酸素を混入さ
せたりして行なうが、ポリシリコン4のエツチングの進
行とともにレジスト5の側面も徐々にエツチングされて
いき、最終的にポリシリコン4は断面形状が台形のゲー
ト電極6となって残る(第1C図参照)。
このゲート電極6の側壁の傾斜角度はRIEの実施条件
を変えることによって、任意に設定できる。続いて半導
体基板1に対して反対の導電形式の不純物イオン7をイ
オン注入する。このとき不純物イオン7の注入角度が直
角でなく成る傾斜をもっていても、ゲート電極6の側壁
はテーパ状となっているので陰を作ることなく、ゲート
電極6の縁部に対しても充分にイオン注入される。イオ
ン注入後、若干の熱処理を施すことによって、不純物領
域8はさらに拡散するが、結果として左右対称構造にな
る理想的なトランジスタが形成される(第1D図参照)
。
を変えることによって、任意に設定できる。続いて半導
体基板1に対して反対の導電形式の不純物イオン7をイ
オン注入する。このとき不純物イオン7の注入角度が直
角でなく成る傾斜をもっていても、ゲート電極6の側壁
はテーパ状となっているので陰を作ることなく、ゲート
電極6の縁部に対しても充分にイオン注入される。イオ
ン注入後、若干の熱処理を施すことによって、不純物領
域8はさらに拡散するが、結果として左右対称構造にな
る理想的なトランジスタが形成される(第1D図参照)
。
以下、層間絶縁膜や配線等の形成工程が続くが、本発明
の範囲外でもあるのでここでの説明は省略する。
の範囲外でもあるのでここでの説明は省略する。
なお、上記実施例では、不純物イオンの注入角度はゲー
ト電極側壁の半導体基板の主面となす角度と同一として
いるが、同一でなくイオン注入角度がさらに傾斜してい
る場合であっても従来例に比べて陰の大きさは小さい。
ト電極側壁の半導体基板の主面となす角度と同一として
いるが、同一でなくイオン注入角度がさらに傾斜してい
る場合であっても従来例に比べて陰の大きさは小さい。
傾斜がさらに緩やかな場合によっては全く陰ができなく
なることは言うまでもない。
なることは言うまでもない。
また、上記実施例では、ゲート電極の断面形状を台形と
しているが、その側壁がテーパ状になっていればよく、
たとえば三角形断面であっても同様の効果を奏する。
しているが、その側壁がテーパ状になっていればよく、
たとえば三角形断面であっても同様の効果を奏する。
さらに、上記実施例では、偏向プレートによって注入イ
オンをスキャンさせるイオン注入装置を基としているが
、注入イオンを偏向させず半導体ウェハを回転させて注
入させる大口径ウェハ用イオン注入装置であっても同様
に適用でき、同様の効果を奏することは言うまでもない
。
オンをスキャンさせるイオン注入装置を基としているが
、注入イオンを偏向させず半導体ウェハを回転させて注
入させる大口径ウェハ用イオン注入装置であっても同様
に適用でき、同様の効果を奏することは言うまでもない
。
[発明の効果]
この発明は以上説明したとおり、ゲート電極となる導電
体の側壁がテーパ状に形成され、これをマスクとしてイ
オン注入するのでゲート電極によって陰を生じることが
少なくなり、ソース領域とドレイン領域とが不均一にな
りに<<、動作特性上安定性が高い半導体装置の製造方
法となる効果がある。
体の側壁がテーパ状に形成され、これをマスクとしてイ
オン注入するのでゲート電極によって陰を生じることが
少なくなり、ソース領域とドレイン領域とが不均一にな
りに<<、動作特性上安定性が高い半導体装置の製造方
法となる効果がある。
また、この発明を実施するにあたって、特別な工程や装
置等を必要としないのでコスト面においても有利である
。
置等を必要としないのでコスト面においても有利である
。
第1A図〜第1D図はこの発明の一実施例による製造方
法を示す概略工程断面図、第2A図および第2B図は従
来技術によるMOS)ランジスタの製造方法の要部を示
す製造工程断面図、第3図は一般のイオン注入装置の概
略構成図、第4図はイオン注入が傾斜角度をもってされ
たときの注入状況を示す概略断面図である。 図において、1は半導体基板、3は酸化膜、4はポリシ
リコン、5はレジスト、6はゲート電極、7は不純物イ
オン、8は不純物領域である。 なお、各図中同一符号は同一または相当部分を示す。
法を示す概略工程断面図、第2A図および第2B図は従
来技術によるMOS)ランジスタの製造方法の要部を示
す製造工程断面図、第3図は一般のイオン注入装置の概
略構成図、第4図はイオン注入が傾斜角度をもってされ
たときの注入状況を示す概略断面図である。 図において、1は半導体基板、3は酸化膜、4はポリシ
リコン、5はレジスト、6はゲート電極、7は不純物イ
オン、8は不純物領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (7)
- (1)ゲート電極とソース/ドレイン領域とからなるト
ランジスタを有する半導体装置の製造方法であって、 主面を有する半導体基板を準備する工程と、前記半導体
基板の前記主面上に前記ゲート電極となるその側壁がテ
ーパ状の導電体を形成する工程と、 前記導電体をマスクとして、不純物イオンを前記半導体
基板に注入することによって前記ソース/ドレイン領域
となる不純物領域を形成する工程とを備えた、半導体装
置の製造方法。 - (2)前記不純物イオンの前記半導体基板の前記主面に
対する注入角度は、鋭角である、特許請求の範囲第1項
記載の半導体装置の製造方法。 - (3)前記導電体の側壁が前記半導体基板の前記主面と
なす鋭角は、前記不純物イオンの前記注入角度より小さ
い、特許請求の範囲第2項記載の半導体装置の製造方法
。 - (4)前記半導体を形成する工程は、 前記半導体基板の前記主面上に酸化膜を形成する工程と
、 前記酸化膜上全面に導電体膜を形成する工程と、前記導
電体膜上に前記ゲート電極に対応した形状のレジストを
形成する工程と、 前記レジストをマスクとして露出している前記導電体膜
を異方的にエッチングする工程とからなる、特許請求の
範囲第1項、第2項または第3項記載の半導体装置の製
造方法。 - (5)前記異方的エッチングは、前記レジストと前記導
電体膜とのエッチング速度の比を所定値に設定したリア
クティブ・イオン・エッチング(RIE)法である、特
許請求の範囲第4項記載の半導体装置の製造方法。 - (6)前記導電体の断面形状は、台形である、特許請求
の範囲第1項ないし第5項のいずれかに記載の半導体装
置の製造方法。 - (7)前記導電体の断面形状は、三角形である、特許請
求の範囲第1項ないし第5項のいずれかに記載の半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33267187A JPH01169967A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33267187A JPH01169967A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01169967A true JPH01169967A (ja) | 1989-07-05 |
Family
ID=18257572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33267187A Pending JPH01169967A (ja) | 1987-12-24 | 1987-12-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01169967A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100269549B1 (ko) * | 1996-04-19 | 2000-10-16 | 가네꼬 히사시 | 2상 클럭형 전하 결합 소자와 그 제조 방법(Two phase clock type charge coupled device having electrodes with side walls and method for producing the same) |
KR100816511B1 (ko) * | 2006-04-18 | 2008-03-24 | 허재원 | 흑미를 이용한 흑미식초의 제조방법 및 그로부터 수득되는흑미식초 |
-
1987
- 1987-12-24 JP JP33267187A patent/JPH01169967A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100269549B1 (ko) * | 1996-04-19 | 2000-10-16 | 가네꼬 히사시 | 2상 클럭형 전하 결합 소자와 그 제조 방법(Two phase clock type charge coupled device having electrodes with side walls and method for producing the same) |
KR100816511B1 (ko) * | 2006-04-18 | 2008-03-24 | 허재원 | 흑미를 이용한 흑미식초의 제조방법 및 그로부터 수득되는흑미식초 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5158903A (en) | Method for producing a field-effect type semiconductor device | |
US4486943A (en) | Zero drain overlap and self aligned contact method for MOS devices | |
JPH04102317A (ja) | 半導体装置の製造方法 | |
EP0874389B1 (en) | A method of producing MOSFET transistors by means of tilted implants | |
JP2677987B2 (ja) | 半導体集積回路装置の製造方法 | |
JPH01169967A (ja) | 半導体装置の製造方法 | |
US5523605A (en) | Semiconductor device and method for forming the same | |
JPH0595115A (ja) | Mosトランジスタの製造方法 | |
JPH06132299A (ja) | 絶縁ゲート型トランジスタ及びその製造方法 | |
JPS62293773A (ja) | 半導体装置の製造方法 | |
JPH04329632A (ja) | 半導体装置の製造方法 | |
JPS63215075A (ja) | 半導体装置の製造方法 | |
JPH04343479A (ja) | 可変容量ダイオード | |
JPH08316477A (ja) | 半導体素子の製造方法 | |
JP2967596B2 (ja) | 半導体装置の製造方法 | |
JPH04346476A (ja) | Mos型fetの製造方法 | |
KR100404220B1 (ko) | 경사식각을 이용한 반도체소자 제조방법 | |
JPH04215442A (ja) | 半導体装置の製造方法 | |
JPH01117066A (ja) | Mos型半導体装置の製造方法 | |
JPH07153940A (ja) | 電界効果型トランジスタの製造方法 | |
JPH0744183B2 (ja) | 半導体装置の製造方法 | |
JPH0214530A (ja) | 半導体装置の製造方法 | |
JP2976513B2 (ja) | 半導体装置 | |
JPS628567A (ja) | 縦形半導体装置の製造方法 | |
JPS63240068A (ja) | 半導体装置の製造方法 |