JPH04329632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04329632A JPH04329632A JP12688191A JP12688191A JPH04329632A JP H04329632 A JPH04329632 A JP H04329632A JP 12688191 A JP12688191 A JP 12688191A JP 12688191 A JP12688191 A JP 12688191A JP H04329632 A JPH04329632 A JP H04329632A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥ
Ｔと略する）の製造方法に関する。
絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥ
Ｔと略する）の製造方法に関する。
【０００２】
【従来の技術】従来、同一半導体基板上に異なる特性の
ＭＩＳＦＥＴを配列形成する場合には、図４に示す製造
方法が採用されている。即ち、図４（ａ）のように、Ｐ
型シリコン単結晶の半導体基板１の表面を熱酸化して例
えば ２００Åの酸化シリコンの絶縁膜２を形成し、こ
の上に燐をドープした膜厚３０００Åの多結晶シリコン
の導電膜３をパターンニングし、ゲート電極とする。そ
して、同図（ｂ）のように、先ず第２の領域Ｂに第１の
フォトレジスト１０を形成し、全面に例えば６０ＫｅＶ
の加速エネルギで５×１０１３ｃｍ−２の燐をイオン注
入し、半導体基板１の第１の領域Ａに第１のソース・ド
レイン領域４Ａを形成する。
ＭＩＳＦＥＴを配列形成する場合には、図４に示す製造
方法が採用されている。即ち、図４（ａ）のように、Ｐ
型シリコン単結晶の半導体基板１の表面を熱酸化して例
えば ２００Åの酸化シリコンの絶縁膜２を形成し、こ
の上に燐をドープした膜厚３０００Åの多結晶シリコン
の導電膜３をパターンニングし、ゲート電極とする。そ
して、同図（ｂ）のように、先ず第２の領域Ｂに第１の
フォトレジスト１０を形成し、全面に例えば６０ＫｅＶ
の加速エネルギで５×１０１３ｃｍ−２の燐をイオン注
入し、半導体基板１の第１の領域Ａに第１のソース・ド
レイン領域４Ａを形成する。
【０００３】次に、同図（ｃ）のように、第１のフォト
レジスト９を除去し、第１の領域Ａに第２のフォトレジ
スト１１を形成し、全面に例えば６０ＫｅＶの加速エネ
ルギで２×１０１３ｃｍ−２の燐をイオン注入し、半導
体基板１の第２の領域Ｂに第２のソース・ドレイン領域
４Ｂを形成する。しかる上で、第２のフォトレジスト１
１を除去することで、図４（ｄ）のように、第１の領域
Ａと第２の領域Ｂで夫々異なる特性のＭＩＳＦＥＴが形
成される。
レジスト９を除去し、第１の領域Ａに第２のフォトレジ
スト１１を形成し、全面に例えば６０ＫｅＶの加速エネ
ルギで２×１０１３ｃｍ−２の燐をイオン注入し、半導
体基板１の第２の領域Ｂに第２のソース・ドレイン領域
４Ｂを形成する。しかる上で、第２のフォトレジスト１
１を除去することで、図４（ｄ）のように、第１の領域
Ａと第２の領域Ｂで夫々異なる特性のＭＩＳＦＥＴが形
成される。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、半導体基板１上の第１の領域Ａと第２の
領域Ｂで夫々ソース・ドレイン領域４Ａ，４Ｂの濃度を
相違させるために、第２の領域Ｂと第１の領域Ａの夫々
にマスクとしての第１及び第２のフォトレジスト１０，
１１を個別に形成した上でのイオン注入を行う必要があ
るため、マスク形成工程及びイオン注入工程が夫々２回
必要となり、製造工程が多いという問題がある。本発明
の目的は異なる特性のＭＩＳＦＥＴを少ない工程で製造
することを可能にした半導体装置の製造方法を提供する
ことにある。
の製造方法は、半導体基板１上の第１の領域Ａと第２の
領域Ｂで夫々ソース・ドレイン領域４Ａ，４Ｂの濃度を
相違させるために、第２の領域Ｂと第１の領域Ａの夫々
にマスクとしての第１及び第２のフォトレジスト１０，
１１を個別に形成した上でのイオン注入を行う必要があ
るため、マスク形成工程及びイオン注入工程が夫々２回
必要となり、製造工程が多いという問題がある。本発明
の目的は異なる特性のＭＩＳＦＥＴを少ない工程で製造
することを可能にした半導体装置の製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明の製造方法は、一
導電性半導体基板の一主面上に絶縁膜を形成する工程と
、第１の領域では所定の間隔をおき、第２の領域では前
記第１の領域より狭い間隔となるよう複数のゲート電極
を形成する工程と、前記半導体基板の垂線とビームのな
す角度が０°より大きく９０°より小さくなるように前
記半導体基板を回転しながら、前記半導体基板と逆導電
型の不純物を前記半導体基板にイオン注入する。
導電性半導体基板の一主面上に絶縁膜を形成する工程と
、第１の領域では所定の間隔をおき、第２の領域では前
記第１の領域より狭い間隔となるよう複数のゲート電極
を形成する工程と、前記半導体基板の垂線とビームのな
す角度が０°より大きく９０°より小さくなるように前
記半導体基板を回転しながら、前記半導体基板と逆導電
型の不純物を前記半導体基板にイオン注入する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の主要工程を工程順に示
す縦断面図である。先ず、同図（ａ）のように、例えば
Ｐ型シリコン単結晶の半導体基板１の表面を熱酸化して
２００Åの酸化シリコンの絶縁膜２を形成し、この上
にＣＶＤ法で６０００Åの多結晶シリコンの導電膜３を
形成し、かつ燐を多結晶シリコンに１×１０２０ｃｍ−
３熱拡散する。そして、この導電膜をエッチングしてゲ
ート電極３を形成する。この場合、例えば第１の領域Ａ
では間隔が２μｍとなり、第２の領域Ｂでは間隔が ０
．５μｍとなるようにする。
る。図１は本発明の第１実施例の主要工程を工程順に示
す縦断面図である。先ず、同図（ａ）のように、例えば
Ｐ型シリコン単結晶の半導体基板１の表面を熱酸化して
２００Åの酸化シリコンの絶縁膜２を形成し、この上
にＣＶＤ法で６０００Åの多結晶シリコンの導電膜３を
形成し、かつ燐を多結晶シリコンに１×１０２０ｃｍ−
３熱拡散する。そして、この導電膜をエッチングしてゲ
ート電極３を形成する。この場合、例えば第１の領域Ａ
では間隔が２μｍとなり、第２の領域Ｂでは間隔が ０
．５μｍとなるようにする。
【０００７】次に、図１（ｂ）のように、半導体基板１
の平面に垂直な垂線に対して４５°傾けた方向から燐を
５０ＫｅＶの加速エネルギで半導体基板１１に３×１０
１３ｃｍ−２イオン注入する。このとき、半導体基板１
は前記垂線の回りに回転させる。これにより、半導体基
板１のゲート電極３間にはソース・ドレイン領域４が形
成されるが、イオン注入の方向を垂線に対して傾斜させ
たことで、隣接するゲート電極３の間隔寸法に応じてソ
ース・ドレイン領域４Ａ，４Ｂにおけるイオンのドーズ
量が相違される。
の平面に垂直な垂線に対して４５°傾けた方向から燐を
５０ＫｅＶの加速エネルギで半導体基板１１に３×１０
１３ｃｍ−２イオン注入する。このとき、半導体基板１
は前記垂線の回りに回転させる。これにより、半導体基
板１のゲート電極３間にはソース・ドレイン領域４が形
成されるが、イオン注入の方向を垂線に対して傾斜させ
たことで、隣接するゲート電極３の間隔寸法に応じてソ
ース・ドレイン領域４Ａ，４Ｂにおけるイオンのドーズ
量が相違される。
【０００８】図２は第１の領域Ａと第２の領域Ｂに注入
されたイオンのドーズ量を求めるための図であり、（ａ
）は平面図、（ｂ）は模式図である。即ち、膜厚ｔμｍ
、間隔ｕμｍの平行にパターンニングされた２本のゲー
ト電極３の間にあり、一方からｘμｍ離れた場所では半
導体基板１を垂線からα傾けてφｃｍ−２イオン注入す
ると、半導体基板１が２π回転する間に２（θ＋ψ）φ
／２πｃｍ−２注入されるとする。
されたイオンのドーズ量を求めるための図であり、（ａ
）は平面図、（ｂ）は模式図である。即ち、膜厚ｔμｍ
、間隔ｕμｍの平行にパターンニングされた２本のゲー
ト電極３の間にあり、一方からｘμｍ離れた場所では半
導体基板１を垂線からα傾けてφｃｍ−２イオン注入す
ると、半導体基板１が２π回転する間に２（θ＋ψ）φ
／２πｃｍ−２注入されるとする。
【０００９】すると、ゲート電極３の間のドーズ量の平
均Ψｃｍ−２は数１となる。
均Ψｃｍ−２は数１となる。
【数１】
【００１０】一方、図２（ｂ）より数２及び数３が成り
立つ。
立つ。
【数２】
【数３】
【００１１】数１より数４が、数２及び数３より夫々数
５及び数６が得られる。
５及び数６が得られる。
【数４】
【数５】
【数６】
【００１２】よって、数５より数７が、数６より数８が
得られ、数７及び数８を数４に代入して数９を得る。
得られ、数７及び数８を数４に代入して数９を得る。
【数７】
【数８】
【数９】
【００１３】数９にφ＝３×１０１３ｃｍ−２，ｕ＝
２．０，ｔ＝ ０．６，α＝π／４を夫々代入すると、
Ψ＝２．４３×１０１３ｃｍ−２となり、また数９にφ
＝３×１０１３ｃｍ−２，ｕ＝ ０．５，ｔ＝ ０．６
，α＝π／４を夫々代入すると、Ψ＝８．５８×１０１
２ｃｍ−２となる。したがって、第１の領域Ａでは半導
体基板１に燐が平均２．４３×１０１３ｃｍ−２注入さ
れ、第２の領域Ｂでは半導体基板１に燐が平均８．５８
×１０１２ｃｍ−２注入され、これにより各領域Ａ，Ｂ
のソース・ドレイン領域４Ａ，４Ｂの不純物濃度が相違
され、各領域のＭＩＳＦＥＴに異なる特性のものを得る
ことができる。
２．０，ｔ＝ ０．６，α＝π／４を夫々代入すると、
Ψ＝２．４３×１０１３ｃｍ−２となり、また数９にφ
＝３×１０１３ｃｍ−２，ｕ＝ ０．５，ｔ＝ ０．６
，α＝π／４を夫々代入すると、Ψ＝８．５８×１０１
２ｃｍ−２となる。したがって、第１の領域Ａでは半導
体基板１に燐が平均２．４３×１０１３ｃｍ−２注入さ
れ、第２の領域Ｂでは半導体基板１に燐が平均８．５８
×１０１２ｃｍ−２注入され、これにより各領域Ａ，Ｂ
のソース・ドレイン領域４Ａ，４Ｂの不純物濃度が相違
され、各領域のＭＩＳＦＥＴに異なる特性のものを得る
ことができる。
【００１４】図３（ａ）乃至（ｃ）は本発明の第２実施
例の主要工程を工程順に示す縦断面図である。図１（ａ
）と同じ工程によって図３（ａ）の構造を得た後、同図
（ｂ）のように全面に燐を例えば５０ＫｅＶの加速エネ
ルギで２×１０１３ｃｍ−２イオン注入し低濃度ソース
・ドレイン領域５Ａ，５Ｂを形成する。次いで、同図（
ｃ）のように、ＣＶＤ法でシリコン酸化膜を例えば１０
００Å形成し、このシリコン酸化膜に異方性のエッチン
グを施してゲート電極３に側壁６を形成する。その上で
、半導体基板１を回転しながら半導体基板１の垂線に対
し３０°傾けた方向から砒素を例えば７０ＫｅＶの加速
エネルギーで半導体基板１に４×１０１５ｃｍ−２イオ
ン注入して、高濃度ソース・ドレイン領域７Ａ，７Ｂを
形成する。
例の主要工程を工程順に示す縦断面図である。図１（ａ
）と同じ工程によって図３（ａ）の構造を得た後、同図
（ｂ）のように全面に燐を例えば５０ＫｅＶの加速エネ
ルギで２×１０１３ｃｍ−２イオン注入し低濃度ソース
・ドレイン領域５Ａ，５Ｂを形成する。次いで、同図（
ｃ）のように、ＣＶＤ法でシリコン酸化膜を例えば１０
００Å形成し、このシリコン酸化膜に異方性のエッチン
グを施してゲート電極３に側壁６を形成する。その上で
、半導体基板１を回転しながら半導体基板１の垂線に対
し３０°傾けた方向から砒素を例えば７０ＫｅＶの加速
エネルギーで半導体基板１に４×１０１５ｃｍ−２イオ
ン注入して、高濃度ソース・ドレイン領域７Ａ，７Ｂを
形成する。
【００１５】この実施例では、ＬＤＤ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ ）構造の高濃度不純物ソー
ス・ドレイン領域の濃度が１回のイオン注入で第１の領
域Ａと第２の領域Ｂで変えることができる。この構成に
よれば、高濃度ソース・ドレイン領域７Ａ，７Ｂは第１
の領域Ａでは濃度は高くなり、層抵抗は低くなる。又、
第２の領域Ｂでは濃度は低くなり、ＭＩＳＦＥＴのショ
ートチャンネル効果が抑えられる。
ｄｏｐｅｄ ｄｒａｉｎ ）構造の高濃度不純物ソー
ス・ドレイン領域の濃度が１回のイオン注入で第１の領
域Ａと第２の領域Ｂで変えることができる。この構成に
よれば、高濃度ソース・ドレイン領域７Ａ，７Ｂは第１
の領域Ａでは濃度は高くなり、層抵抗は低くなる。又、
第２の領域Ｂでは濃度は低くなり、ＭＩＳＦＥＴのショ
ートチャンネル効果が抑えられる。
【００１６】
【発明の効果】以上説明したように本発明は、半導体基
板上に第１の領域と第２の領域とで異なる間隔で複数の
ゲート電極を形成し、半導体基板の垂線とビームのなす
角度が０°より大きく９０°より小さくなるように半導
体基板を回転しながらソース・ドレイン領域をイオン注
入によって形成しているので、第１の領域と第２の領域
とでイオン注入される不純物の量が相違され、一回のイ
オン注入工程で異なる濃度特性のソース・ドレイン領域
を形成することができる効果がある。
板上に第１の領域と第２の領域とで異なる間隔で複数の
ゲート電極を形成し、半導体基板の垂線とビームのなす
角度が０°より大きく９０°より小さくなるように半導
体基板を回転しながらソース・ドレイン領域をイオン注
入によって形成しているので、第１の領域と第２の領域
とでイオン注入される不純物の量が相違され、一回のイ
オン注入工程で異なる濃度特性のソース・ドレイン領域
を形成することができる効果がある。
【図１】（ａ）及び（ｂ）は本発明の製造方法の第１実
施例を製造工程順に示す断面図である。
施例を製造工程順に示す断面図である。
【図２】（ａ）及び（ｂ）は本発明方法の原理を説明す
るための模式図である。
るための模式図である。
【図３】（ａ）乃至（ｃ）は本発明の製造方法の第２実
施例を製造工程順に示す断面図である。
施例を製造工程順に示す断面図である。
【図４】（ａ）乃至（ｄ）は従来の製造方法を製造工程
順に示す断面図である。
順に示す断面図である。
１ 半導体基板
２ 絶縁膜
３ ゲート電極（導電膜）
４Ａ，４Ｂ ソース・ドレイン領域
５Ａ，５Ｂ 低濃度ソース・ドレイン領域６ 側壁
Claims (1)
- 【請求項１】 一導電性半導体基板の一主面上に絶縁
膜を形成する工程と、第１の領域では所定の間隔をおき
、第２の領域では前記第１の領域より狭い間隔となるよ
う複数のゲート電極を形成する工程と、前記半導体基板
の垂線とビームのなす角度が０°より大きく９０°より
小さくなるように前記半導体基板を回転しながら、前記
半導体基板と逆導電型の不純物を前記半導体基板にイオ
ン注入することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12688191A JPH04329632A (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12688191A JPH04329632A (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04329632A true JPH04329632A (ja) | 1992-11-18 |
Family
ID=14946157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12688191A Pending JPH04329632A (ja) | 1991-04-30 | 1991-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04329632A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891774A (en) * | 1995-11-17 | 1999-04-06 | Sharp Kabushiki Kaisha | Method of fabricating EEPROM using oblique implantation |
| US6287920B1 (en) * | 1999-09-07 | 2001-09-11 | Texas Instruments Incorporated | Method of making multiple threshold voltage integrated of circuit transistors |
| US6312997B1 (en) * | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| US10274505B2 (en) | 2011-11-07 | 2019-04-30 | Beckman Coulter, Inc. | Robotic arm |
-
1991
- 1991-04-30 JP JP12688191A patent/JPH04329632A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5891774A (en) * | 1995-11-17 | 1999-04-06 | Sharp Kabushiki Kaisha | Method of fabricating EEPROM using oblique implantation |
| US6312997B1 (en) * | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| US6492693B2 (en) | 1998-08-12 | 2002-12-10 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| US6747326B2 (en) | 1998-08-12 | 2004-06-08 | Micron Technology, Inc. | Low voltage high performance semiconductor device having punch through prevention implants |
| US6946353B2 (en) | 1998-08-12 | 2005-09-20 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
| US6287920B1 (en) * | 1999-09-07 | 2001-09-11 | Texas Instruments Incorporated | Method of making multiple threshold voltage integrated of circuit transistors |
| US10274505B2 (en) | 2011-11-07 | 2019-04-30 | Beckman Coulter, Inc. | Robotic arm |
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