JPS628567A - 縦形半導体装置の製造方法 - Google Patents
縦形半導体装置の製造方法Info
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- JPS628567A JPS628567A JP60147459A JP14745985A JPS628567A JP S628567 A JPS628567 A JP S628567A JP 60147459 A JP60147459 A JP 60147459A JP 14745985 A JP14745985 A JP 14745985A JP S628567 A JPS628567 A JP S628567A
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-
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦形半導体装置の製造方法に関するものであ
る。
る。
従来の技術
縦形半導体装置のうち、特にＭＯＳ ＦＥＴ（絶縁ｆ
−）型電界効果トランジスタ）は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
力設計が可能となり、現在では・ぐワープバイスとして
も使用されるようになった。
−）型電界効果トランジスタ）は低耐圧、低電力用デバ
イスとして良く知られていたが、最近では高耐圧、大電
力設計が可能となり、現在では・ぐワープバイスとして
も使用されるようになった。
次に、従来の高耐圧パワーＭＯ５ＦＥＴとして知られて
いるＤ Ｓ Ａ （Ｄｌｆｆｕｓｌｔｌｏｎ ５ｅｌｆ
−Ａｌｌ −ｇｎｍｅｎｔ）構造のＦＥＴ（以下Ｄ−Ｍ
Ｏ９ＦＥＴと称する）の製造方法について第２図を参照
して説明する。
いるＤ Ｓ Ａ （Ｄｌｆｆｕｓｌｔｌｏｎ ５ｅｌｆ
−Ａｌｌ −ｇｎｍｅｎｔ）構造のＦＥＴ（以下Ｄ−Ｍ
Ｏ９ＦＥＴと称する）の製造方法について第２図を参照
して説明する。
まず、ｎ 半導体基板１上にｎ型半導体層２を形成し、
選択的にＰ 層Ｂを形成し、その表面にダート酸化膜５
ａを例えば１０θＯＡの厚みに形成する（第一図（Ａ）
）。続いてダート電極となる多結晶シリコンノぐターン
６ａを例えばｂｏｏｏ人の厚さで形成しパターンが形成
されていない部分を開口窓として、ここにｐ型不純物、
例えば？ロンをイオンイングラし拡散処理を行うことに
より開口部の下方にｐ型半導体層４を形成する。このｐ
型半導体層４がチャンネル領域となる部分である。
′（第２図（Ｂ））。次に、前記開口部の中間部にフ
オトグロセスによシレジスト膜７を形成し、これら多結
晶シリコンノ々ターン６ａとレジスト膜７が形成されて
いない部分の酸化膜５ａをエツチングによシ除去する（
第一図（Ｃ））。次に、イオンインプラによシ計型不純
物、例えばリン又は砒素を形成した後拡散を行うと、ρ
型子ヤンネル領域上に計型半導体層８が形成される。そ
の後、前記マ □スフパターンを除去することによ
って第２図（Ｄ）の構造が得られる。その後ＣＶＯ法に
てＰＳＧ膜５ｃを例えばｇｏｏｏｈの厚さで形成する（
第２図（Ｅ））。次に、前記ｐ＋型ンース領域上の部分
を異方性のエツチングを行うことによシ酸化膜５ａ及び
ＰＳＧ膜５ｃを除去して開口部を形成する。
選択的にＰ 層Ｂを形成し、その表面にダート酸化膜５
ａを例えば１０θＯＡの厚みに形成する（第一図（Ａ）
）。続いてダート電極となる多結晶シリコンノぐターン
６ａを例えばｂｏｏｏ人の厚さで形成しパターンが形成
されていない部分を開口窓として、ここにｐ型不純物、
例えば？ロンをイオンイングラし拡散処理を行うことに
より開口部の下方にｐ型半導体層４を形成する。このｐ
型半導体層４がチャンネル領域となる部分である。
′（第２図（Ｂ））。次に、前記開口部の中間部にフ
オトグロセスによシレジスト膜７を形成し、これら多結
晶シリコンノ々ターン６ａとレジスト膜７が形成されて
いない部分の酸化膜５ａをエツチングによシ除去する（
第一図（Ｃ））。次に、イオンインプラによシ計型不純
物、例えばリン又は砒素を形成した後拡散を行うと、ρ
型子ヤンネル領域上に計型半導体層８が形成される。そ
の後、前記マ □スフパターンを除去することによ
って第２図（Ｄ）の構造が得られる。その後ＣＶＯ法に
てＰＳＧ膜５ｃを例えばｇｏｏｏｈの厚さで形成する（
第２図（Ｅ））。次に、前記ｐ＋型ンース領域上の部分
を異方性のエツチングを行うことによシ酸化膜５ａ及び
ＰＳＧ膜５ｃを除去して開口部を形成する。
その後、アルミ電極９を形成して第２図（Ｆｌのごとき
構造を得る。
構造を得る。
発明が解決しようとする問題点
前述したように、従来の縦形半導体装置においては、同
一開口部を用いてチャンネル領域の拡散とソース領域の
拡散を行っているため、次のような問題があった。すな
わち、拡散のスピードは、縦方向拡散゛よ）も横方向拡
散の方が遅く、また、通常拡散は横方向に行くにしたが
って濃度が低くなってくる。チャンネル長が狭くなりす
ぎてソース・ドレイン間の耐圧が充分でなくなったシ、
チャンネル長がなくなってしまってソース・ドレイン間
の耐圧が零になってしまうのを防ぐため、また、チャン
ネル領域の濃度変化による影榮を少なくするため、従来
では、チャンネル層を深く例えば４ｔ−３μｍに作シ、
ソース領域層を７μｍ と狭く形成していた。このよう
にチャンネル幅を狭くできないということは、相互コン
ダクタンス２ｍを大きくとれないということになシ、ｆ
ｒｒＬ を大きくとれないのでオン抵抗を低くできな
いこととスイッチングスピードを向上できないという大
きな問題点につながる。また、従来ではチャネル拡散層
は主にイオン注入後の拡散処理によっているため中心付
近に比べて拡散層の先端部の濃度が低くなってしまって
いる。この種半導体装置のしきい値電圧ｖｔｈはチャネ
ル領域で一番高い濃度の所で決まる。チャンネル拡散層
内に形成されるソース領域、例えば、ソースｎ＋型半導
体層がそのチャネル拡散層の中心から先端部の方へどの
範囲まで拡散形成されるかによって、チャンネル領域で
の一番高い濃度の値が異なってくる。ところが、ソース
ｎ 型半導体層は、前述したように浅い拡散であるため
、その拡散範囲がバラツキやすい。従って、このような
ソース計型半導体層の拡散の不均一性によって、最終的
に形成されるチャンネル領域の最高濃度値が異なってＬ
；まい、しきい値電圧ｖｔｈのバラツキを生じてしまっ
ていた。
一開口部を用いてチャンネル領域の拡散とソース領域の
拡散を行っているため、次のような問題があった。すな
わち、拡散のスピードは、縦方向拡散゛よ）も横方向拡
散の方が遅く、また、通常拡散は横方向に行くにしたが
って濃度が低くなってくる。チャンネル長が狭くなりす
ぎてソース・ドレイン間の耐圧が充分でなくなったシ、
チャンネル長がなくなってしまってソース・ドレイン間
の耐圧が零になってしまうのを防ぐため、また、チャン
ネル領域の濃度変化による影榮を少なくするため、従来
では、チャンネル層を深く例えば４ｔ−３μｍに作シ、
ソース領域層を７μｍ と狭く形成していた。このよう
にチャンネル幅を狭くできないということは、相互コン
ダクタンス２ｍを大きくとれないということになシ、ｆ
ｒｒＬ を大きくとれないのでオン抵抗を低くできな
いこととスイッチングスピードを向上できないという大
きな問題点につながる。また、従来ではチャネル拡散層
は主にイオン注入後の拡散処理によっているため中心付
近に比べて拡散層の先端部の濃度が低くなってしまって
いる。この種半導体装置のしきい値電圧ｖｔｈはチャネ
ル領域で一番高い濃度の所で決まる。チャンネル拡散層
内に形成されるソース領域、例えば、ソースｎ＋型半導
体層がそのチャネル拡散層の中心から先端部の方へどの
範囲まで拡散形成されるかによって、チャンネル領域で
の一番高い濃度の値が異なってくる。ところが、ソース
ｎ 型半導体層は、前述したように浅い拡散であるため
、その拡散範囲がバラツキやすい。従って、このような
ソース計型半導体層の拡散の不均一性によって、最終的
に形成されるチャンネル領域の最高濃度値が異なってＬ
；まい、しきい値電圧ｖｔｈのバラツキを生じてしまっ
ていた。
本発明の目的は、前述したような従来の問題点を解消し
た縦形半導体装置の製造方法を提供することである。
た縦形半導体装置の製造方法を提供することである。
問題点を解決するための手段
本発明による縦形半導体装置の製造方法は、第１導電型
の半導体基体の主面上に第１絶縁膜を形成する工程と、
該第１絶縁膜の上に第１多結晶シリコン膜を形成する工
程と、該第１多結晶シリコン膜の上に第２絶縁膜を形成
する工程と、該第２絶縁膜を選択的に開口する工程と、
前記第２絶縁膜及び前記第１多結晶シリコン膜の上に第
一多結晶シリコン膜を形成する工程と、該第１多結晶シ
リコン膜上にマスク材を形成する工程と、該マスク材を
パターニングする工程と、核バターニングされたマスク
材をエツチングマスクとして且つ前記第２絶縁膜をエツ
チングストッパとして前記第２多結晶シリコン膜を等方
エツチングする工程と、前記マスク材をインプランテー
ションマスクとして前記半導体基体へ第２導電型の不純
物をイオン注入する工程と、前記第１多結晶シリコン膜
のエツチングによって豚出された前記第２絶縁膜を除去
し前記マスク材をエツチングマスクとして前記第１多結
晶シリコン膜を異方性エツチングする工程と、前記マス
ク材を除去する工程と、前記第１多結晶シリコン膜のエ
ツジ部を後退させる工程と、前記第一多結晶シリコン膜
をインプランテーションマスクとして前記第１多結晶シ
リコン膜のエツジ部を徒退させた部分とその第１多結晶
シリコン膜の露出したエツジ部を通過するようにして前
記半導体基体へ第２導電型の不純物をイオン注入して第
２導電型の第１半導体層を形成する工程と、前記第１絶
縁膜を通して前記第１半導体層へ選択的に第１導電型の
不純物をイオン注入して、前記第１多結晶シリコン膜の
エツジ部の一部分の下に重なるように延びる第１導電型
の第２半導体層を形成する工程と、前記第１及び第２多
結晶シリコン膜上に第３絶縁膜を形成する工程と、前記
第１絶縁膜に少なくとも前記第２半導体層に達する開口
部を形成する工程と、前記開口部を通して前記第２半導
体層に接し前記第３絶縁膜を介して前記第１及び第１多
結晶シリコン膜の上に延びる金属電極膜を形成する工程
とを含む。
の半導体基体の主面上に第１絶縁膜を形成する工程と、
該第１絶縁膜の上に第１多結晶シリコン膜を形成する工
程と、該第１多結晶シリコン膜の上に第２絶縁膜を形成
する工程と、該第２絶縁膜を選択的に開口する工程と、
前記第２絶縁膜及び前記第１多結晶シリコン膜の上に第
一多結晶シリコン膜を形成する工程と、該第１多結晶シ
リコン膜上にマスク材を形成する工程と、該マスク材を
パターニングする工程と、核バターニングされたマスク
材をエツチングマスクとして且つ前記第２絶縁膜をエツ
チングストッパとして前記第２多結晶シリコン膜を等方
エツチングする工程と、前記マスク材をインプランテー
ションマスクとして前記半導体基体へ第２導電型の不純
物をイオン注入する工程と、前記第１多結晶シリコン膜
のエツチングによって豚出された前記第２絶縁膜を除去
し前記マスク材をエツチングマスクとして前記第１多結
晶シリコン膜を異方性エツチングする工程と、前記マス
ク材を除去する工程と、前記第１多結晶シリコン膜のエ
ツジ部を後退させる工程と、前記第一多結晶シリコン膜
をインプランテーションマスクとして前記第１多結晶シ
リコン膜のエツジ部を徒退させた部分とその第１多結晶
シリコン膜の露出したエツジ部を通過するようにして前
記半導体基体へ第２導電型の不純物をイオン注入して第
２導電型の第１半導体層を形成する工程と、前記第１絶
縁膜を通して前記第１半導体層へ選択的に第１導電型の
不純物をイオン注入して、前記第１多結晶シリコン膜の
エツジ部の一部分の下に重なるように延びる第１導電型
の第２半導体層を形成する工程と、前記第１及び第２多
結晶シリコン膜上に第３絶縁膜を形成する工程と、前記
第１絶縁膜に少なくとも前記第２半導体層に達する開口
部を形成する工程と、前記開口部を通して前記第２半導
体層に接し前記第３絶縁膜を介して前記第１及び第１多
結晶シリコン膜の上に延びる金属電極膜を形成する工程
とを含む。
実施例
次に、添付図面の第１図に基づいて本発明の実施例につ
いて本発明をよシ詳細に説明する。
いて本発明をよシ詳細に説明する。
第１図（Ａ）から（＋）は、本発明の一実施例としての
ＤＳＡ−ＭＯＳ ＦＥＴの製造工程の各状態を示す概
略断面図である。
ＤＳＡ−ＭＯＳ ＦＥＴの製造工程の各状態を示す概
略断面図である。
まず、本発明の製造方法によれば、第１図（Ａ）に示す
ように、高濃度ｎ 型半導体基板１上に、これよシも低
濃度のｎ型エピタキシャル層２を成長させ、表面に約７
０００Ａ程度の厚さのｆ−ト用絶縁膜である酸化膜５ａ
を形成する。
ように、高濃度ｎ 型半導体基板１上に、これよシも低
濃度のｎ型エピタキシャル層２を成長させ、表面に約７
０００Ａ程度の厚さのｆ−ト用絶縁膜である酸化膜５ａ
を形成する。
次に、第１図（８１に示すように、酸化膜５ａの上に、
ｎ＋型多結晶シリコン膜６日を約ｔｉｏｏｏＡ厚に形成
した後、その表面に約５０ＯＡ厚の酸化膜５ｂを形成し
、その後、フォトエツチング技術を用いて、この酸化膜
５ｂを選択的に開口し、更に、それらの上に約３０θθ
Ａのｎ 型多結晶シリコン膜６ｂを堆積させ、その上に
、ＰＳＧ膜５Ｃを約５ＱＯＯ人厚に形成した後、フォト
エツチング技術にてマスク材としてのフォトレジスト７
ａを選択的にパターニングする。
ｎ＋型多結晶シリコン膜６日を約ｔｉｏｏｏＡ厚に形成
した後、その表面に約５０ＯＡ厚の酸化膜５ｂを形成し
、その後、フォトエツチング技術を用いて、この酸化膜
５ｂを選択的に開口し、更に、それらの上に約３０θθ
Ａのｎ 型多結晶シリコン膜６ｂを堆積させ、その上に
、ＰＳＧ膜５Ｃを約５ＱＯＯ人厚に形成した後、フォト
エツチング技術にてマスク材としてのフォトレジスト７
ａを選択的にパターニングする。
次に、フオトレジス）７ａをエツチングマスクにしてＰ
ＳＧｕ１５ｃを、例えば、フッ酸素のエッチャントにて
等方エツチングし、さらに、フレオン系のドライエツチ
ングにて等方向にｎ＋型多結晶シリコン膜６ｂをエツチ
ングする。こ＼で、翫型多結晶シリコン膜６ｂのエツチ
ングは、エツチングストツノ譬としての酸化膜５ｂによ
って自動的に止まり、従って、よシ正確なエツチングを
行なうことができる。この状態を、第１図（Ｃ１に示し
ている。
ＳＧｕ１５ｃを、例えば、フッ酸素のエッチャントにて
等方エツチングし、さらに、フレオン系のドライエツチ
ングにて等方向にｎ＋型多結晶シリコン膜６ｂをエツチ
ングする。こ＼で、翫型多結晶シリコン膜６ｂのエツチ
ングは、エツチングストツノ譬としての酸化膜５ｂによ
って自動的に止まり、従って、よシ正確なエツチングを
行なうことができる。この状態を、第１図（Ｃ１に示し
ている。
次に、フォトレジストパターン７ａをマスクにｐ＋型不
純物のイオン注入を行ない、ｎ型半導体層２へｐ＋型半
導体層を形成するのであるが、この実施例では、第１図
（０）に示すように、先ず、酸化膜５ｂをエツチングし
た後、プオトレジストノ母ターン７ａをマスクに露出し
た他のｎ 型多結晶シリコン膜６ａをリアクティブイオ
ンエツチングにて異方性エツチングした後、再びフォト
レジストノぐターン７ａをインプランテーションマスク
としてｐ 型不純物８ａ″Ｉｒ：ｎ型半導体基体２ヘイ
オン注入する。
純物のイオン注入を行ない、ｎ型半導体層２へｐ＋型半
導体層を形成するのであるが、この実施例では、第１図
（０）に示すように、先ず、酸化膜５ｂをエツチングし
た後、プオトレジストノ母ターン７ａをマスクに露出し
た他のｎ 型多結晶シリコン膜６ａをリアクティブイオ
ンエツチングにて異方性エツチングした後、再びフォト
レジストノぐターン７ａをインプランテーションマスク
としてｐ 型不純物８ａ″Ｉｒ：ｎ型半導体基体２ヘイ
オン注入する。
次に、第１図（Ｅｌに示すように、フォトレジスト７ａ
を除去した・後、ＰＳＧ膜）母ターン５Ｃをマスクに、
再度、計型多結晶シリコン６８をリアクティブイオンエ
ツチングし、ｎ 型多結晶シリコｙｌＪｉＪ６ａのパタ
ーンエツジを後退させたり、熱処理を行ないｐ 型半導
体層８ｂを形成する。続いて、ＰＳＧ膜パターン５Ｃを
マスクに異方性エツチングを施し、計型多結晶シリコン
膜６ａのパターンエツジを後退させた部分６ ａ’
と、薄い計型多結晶シリコン膜６ａの露出したエツジ部
６ａ’とを通過するようにしてｐ型不純物４ａをイオン
注入する。こ＼で、ｐ型不純物イオンは、ドーズ量３Ｘ
１０１３ａｎ″″２、加速エネルギー３００〜２００に
ｅＶでインプランテーションされるため、あらかじめ多
結晶シリコン膜６ｂを等方エツチングした際形成された
多結晶シリコン膜６ｂのチー／４’工ツジ部分がインプ
ランテーションマスクとなる。従って、中心部の厚い多
結晶シリコン膜６ｂの直下のｎ型半導体基体ｚ中へはｐ
型不純物４ａは注入されない。ρ型不純物４ａは、薄い
ｎ 型多結晶シリコン膜６ａの露出したエツジ部６ ａ
’ と酸化膜５ａを通してｎ型半導体基体２へ注入さ
れ、そこに、ｐ型のチャネル領域となるｎ型半導体層４
が基体２の主面に沿う方向にて濃度勾配なく形成される
。
を除去した・後、ＰＳＧ膜）母ターン５Ｃをマスクに、
再度、計型多結晶シリコン６８をリアクティブイオンエ
ツチングし、ｎ 型多結晶シリコｙｌＪｉＪ６ａのパタ
ーンエツジを後退させたり、熱処理を行ないｐ 型半導
体層８ｂを形成する。続いて、ＰＳＧ膜パターン５Ｃを
マスクに異方性エツチングを施し、計型多結晶シリコン
膜６ａのパターンエツジを後退させた部分６ ａ’
と、薄い計型多結晶シリコン膜６ａの露出したエツジ部
６ａ’とを通過するようにしてｐ型不純物４ａをイオン
注入する。こ＼で、ｐ型不純物イオンは、ドーズ量３Ｘ
１０１３ａｎ″″２、加速エネルギー３００〜２００に
ｅＶでインプランテーションされるため、あらかじめ多
結晶シリコン膜６ｂを等方エツチングした際形成された
多結晶シリコン膜６ｂのチー／４’工ツジ部分がインプ
ランテーションマスクとなる。従って、中心部の厚い多
結晶シリコン膜６ｂの直下のｎ型半導体基体ｚ中へはｐ
型不純物４ａは注入されない。ρ型不純物４ａは、薄い
ｎ 型多結晶シリコン膜６ａの露出したエツジ部６ ａ
’ と酸化膜５ａを通してｎ型半導体基体２へ注入さ
れ、そこに、ｐ型のチャネル領域となるｎ型半導体層４
が基体２の主面に沿う方向にて濃度勾配なく形成される
。
その後、第１図（Ｆｌに示すように、フォトエツチング
技術によってフォトレジストパターン？ｂを選択的に形
成して、そのフォトレジスト／ぐターン？ｂをマスクと
して、高濃度の、例えば、リン又はヒ素等のｎ 型不純
物８ａをイオン注入する。
技術によってフォトレジストパターン？ｂを選択的に形
成して、そのフォトレジスト／ぐターン？ｂをマスクと
して、高濃度の、例えば、リン又はヒ素等のｎ 型不純
物８ａをイオン注入する。
続いて、第１図（Ｇ）に示すように、表面に約３０ＯＡ
−ｇｏｏにの厚さの酸化膜５ｄを形成した後、ｃｖｏ法
にてＰＳＧ膜５ｅを約ＳＯθＯＡ ＠度の厚さに形成し
た後、熱処理を施してソースｎ 型半導体層８ｂを形成
する。
−ｇｏｏにの厚さの酸化膜５ｄを形成した後、ｃｖｏ法
にてＰＳＧ膜５ｅを約ＳＯθＯＡ ＠度の厚さに形成し
た後、熱処理を施してソースｎ 型半導体層８ｂを形成
する。
最後に、第１図（Ｈｌに示すように、コンタクトホール
を開口し、金Ｍ電極膜として、例えば、Ａｌｌ膜９を３
μｍ程関０厚さに形成して、ＤＳＡ−ＭＯＳ ＦＥＴ
を完成する。
を開口し、金Ｍ電極膜として、例えば、Ａｌｌ膜９を３
μｍ程関０厚さに形成して、ＤＳＡ−ＭＯＳ ＦＥＴ
を完成する。
尚、前述の実施例では、ｐ＋型不純物８ａを注入する際
に、酸化膜５ｂ及び多結晶シリコン膜６ａをエツチング
除去してからこれを行なっているが、本発明は、これに
限らず、酸化膜５ｂ、多結晶シリコン膜６ａ及び酸化膜
５ａを通過するように直接イオン注入してもよい。また
、前述した実施例では、フオトレジス）？ａを除去後、
ＰＳＧＰ ５ ｃをマスクにｎ 型多結晶シリコン膜６
ａをリアクティブイオンエツチングした後、熱処理して
ｐ＋型半導体／１＃８ｂを形成しているが、本発明はこ
の順序に限らず、例えば、熱処理した後、ＰＳＧ膜５ｃ
をマスクに計型多結晶シリコン膜６ａをリアクティブイ
オンエツチングしても良い。
に、酸化膜５ｂ及び多結晶シリコン膜６ａをエツチング
除去してからこれを行なっているが、本発明は、これに
限らず、酸化膜５ｂ、多結晶シリコン膜６ａ及び酸化膜
５ａを通過するように直接イオン注入してもよい。また
、前述した実施例では、フオトレジス）？ａを除去後、
ＰＳＧＰ ５ ｃをマスクにｎ 型多結晶シリコン膜６
ａをリアクティブイオンエツチングした後、熱処理して
ｐ＋型半導体／１＃８ｂを形成しているが、本発明はこ
の順序に限らず、例えば、熱処理した後、ＰＳＧ膜５ｃ
をマスクに計型多結晶シリコン膜６ａをリアクティブイ
オンエツチングしても良い。
更にまた、前述した実施例では、多結晶シリコン膜６ａ
及び６ｂは、あらかじめ堆積する際にｎ＋型不純物をド
ープしたものであったが、本発明は、これに限らず、ノ
ンドーグト多結晶シリコンを堆積した後、例えば、ＰＳ
Ｇ膜あるいはｎ＋型イオン注入、ｐｏｃｅ５からの拡散
等によってそれらをｎ＋型多結晶シリコンとしたもので
もよい。
及び６ｂは、あらかじめ堆積する際にｎ＋型不純物をド
ープしたものであったが、本発明は、これに限らず、ノ
ンドーグト多結晶シリコンを堆積した後、例えば、ＰＳ
Ｇ膜あるいはｎ＋型イオン注入、ｐｏｃｅ５からの拡散
等によってそれらをｎ＋型多結晶シリコンとしたもので
もよい。
発明の効果
本発明による縦形半導体装置の製造方法によれば、チャ
ンネル領域４が主として多結晶シリコン９６ａの薄いエ
ツジ部６ ａ’ 及び酸化膜５ａを通してのイオンイ
ンプランテーションによって主として形成されるので、
半導体基体２の主面に沿う方向の濃度を一定なものとす
ることができる。従って、ソース領域８ｂの形成とは無
関係に、チャンネル領域番の長さを可能な限り小さく作
ることができ、相互コンダクタンスｔｍ を大きくで
き、オン抵抗を低くでき、スイッチングスピードヲ上げ
ることができる。また、チャンネル領域４の濃度が一定
であるので、ソース領域８ｂの拡散の不均一性によって
も、チャンネル領域４での最高濃度値が変わることはな
いので、しきい値電圧ｖｔｈのバラツキが生じることも
ない。
ンネル領域４が主として多結晶シリコン９６ａの薄いエ
ツジ部６ ａ’ 及び酸化膜５ａを通してのイオンイ
ンプランテーションによって主として形成されるので、
半導体基体２の主面に沿う方向の濃度を一定なものとす
ることができる。従って、ソース領域８ｂの形成とは無
関係に、チャンネル領域番の長さを可能な限り小さく作
ることができ、相互コンダクタンスｔｍ を大きくで
き、オン抵抗を低くでき、スイッチングスピードヲ上げ
ることができる。また、チャンネル領域４の濃度が一定
であるので、ソース領域８ｂの拡散の不均一性によって
も、チャンネル領域４での最高濃度値が変わることはな
いので、しきい値電圧ｖｔｈのバラツキが生じることも
ない。
また、本発明による製造方法では、多結晶シリ＝ｒｙ膜
６ｂＯエッチングハ、エツチングストツノぐとしての酸
化膜５ｂを用いて行なうととＫよシ、よシ正確なエツチ
ングを行なうことができる。
６ｂＯエッチングハ、エツチングストツノぐとしての酸
化膜５ｂを用いて行なうととＫよシ、よシ正確なエツチ
ングを行なうことができる。
第１図は、本発明の一実施例としてのＤＳＡ−ＭＯＳ
ＦＥＴの製造工程の各状態を示す概略断面図、第２図
は従来（７）ＤＳＡ−ＭＯＳ ＦＥＴの製造工程の各
状態を示す概略断面図である。 １・・・・・・計型半導体基板、 ２・・・・・・ｎ
型エピタキシャル層、 ４ａ・・・・・・ｐ型不純物、
４・・・・・・ｐ型半導体層、 ５ ａ 、 ５ ｂ
、 ５ ｄ ＝酸化膜、５ｃ、５ｅ・・・・・・ＰＳ
ＧＩＩｕ、 ６ａ、６ｂ・・・・・・多結晶シリコン
膜、６８′・・・・・・薄いエツジ部、７ａ、７ｂ・・
・・・・フォトレジスト膜、 ８ｂ・・・・・・ソー
スｎ 型半導体層、 ９・・・・・・金属電極膜。 第１図 第１図 第２図
ＦＥＴの製造工程の各状態を示す概略断面図、第２図
は従来（７）ＤＳＡ−ＭＯＳ ＦＥＴの製造工程の各
状態を示す概略断面図である。 １・・・・・・計型半導体基板、 ２・・・・・・ｎ
型エピタキシャル層、 ４ａ・・・・・・ｐ型不純物、
４・・・・・・ｐ型半導体層、 ５ ａ 、 ５ ｂ
、 ５ ｄ ＝酸化膜、５ｃ、５ｅ・・・・・・ＰＳ
ＧＩＩｕ、 ６ａ、６ｂ・・・・・・多結晶シリコン
膜、６８′・・・・・・薄いエツジ部、７ａ、７ｂ・・
・・・・フォトレジスト膜、 ８ｂ・・・・・・ソー
スｎ 型半導体層、 ９・・・・・・金属電極膜。 第１図 第１図 第２図
Claims (3)
- （１）第１導電型の半導体基体の主面上に第１絶縁膜を
形成する工程と、該第１絶縁膜の上に第１多結晶シリコ
ン膜を形成する工程と、該第１多結晶シリコン膜の上に
第２絶縁膜を形成する工程と、該第２絶縁膜を選択的に
開口する工程と、前記第２絶縁膜及び前記第１多結晶シ
リコン膜の上に第２多結晶シリコン膜を形成する工程と
、該第２多結晶シリコン膜上にマスク材を形成する工程
と、該マスク材をパターニングする工程と、該パターニ
ングされたマスク材をエッチングマスクとして且つ前記
第２絶縁膜をエッチングストッパとして前記第２多結晶
シリコン膜を等方エッチングする工程と、前記マスク材
をインプランテーシヨンマスクとして前記半導体基体へ
第２導電型の不純物をイオン注入する工程と、前記第２
多結晶シリコン膜のエッチングによつて露出された前記
第２絶縁膜を除去し前記マスク材をエッチングマスクと
して前記第１多結晶シリコン膜を異方性エッチングする
工程と、前記マスク材を除去する工程と、前記第１多結
晶シリコン膜のエッジ部を後退させる工程と、前記第２
多結晶シリコン膜をインプランテーシヨンマスクとして
前記第１多結晶シリコン膜のエッジ部を後退させた部分
とその第１多結晶シリコン膜の露出したエッジ部を通過
するようにして前記半導体基体へ第２導電型の不純物を
イオン注入して第２導電型の第１半導体層を形成する工
程と、前記第１絶縁膜を通して前記第１半導体層へ選択
的に第１導電型の不純物をイオン注入して、前記第１多
結晶シリコン膜のエッジ部の一部分の下に重なるように
延びる第１導電型の第２半導体層を形成する工程と、前
記第１及び第２多結晶シリコン膜上に第３絶縁膜を形成
する工程と、前記第１絶縁膜に少なくとも前記第２半導
体層に達する開口部を形成する工程と、前記開口部を通
して前記第２半導体層に接し前記第３絶縁膜を介して前
記第１及び第２多結晶シリコン膜の上に延びる金属電極
膜を形成する工程とを含むことを特徴とする縦形半導体
装置の製造方法。 - （２）前記マスク材をインプランテーシヨンマスクとし
て前記半導体基体へ第２導電型の不純物をイオン注入す
る前記工程は、前記第２多結晶シリコン膜のエッチング
によつて露出された前記第一絶縁膜を除去し前記マスク
材をエッチングマスクとして前記第１多結晶シリコン膜
を異方性エッチングする前記工程の後に行なわれ、従つ
て、前記第２導電型の不純物のイオン注入は、前記第１
絶縁膜のみを通して行なわれる特許請求の範囲第（１）
項記載の縦形半導体装置の製造方法。 - （３）前記マスク材をインプランテーシヨンマスクとし
て前記半導体基体へ第２導電型の不純物をイオン注入す
る前記工程は、前記第２多結晶シリコン膜のエッチング
によつて露出された前記第２絶縁膜を除去し前記マスク
材をエッチングマスクとして前記第１多結晶シリコン膜
を異方性エッチングする前記工程の前に行なわれ、従つ
て、前記第２導電型の不純物のイオン注入は、前記第２
絶縁膜、前記第１多結晶シリコン膜及び前記第１絶縁膜
を通して行なわれる特許請求の範囲第（１）項記載の縦
形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147459A JPS628567A (ja) | 1985-07-04 | 1985-07-04 | 縦形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147459A JPS628567A (ja) | 1985-07-04 | 1985-07-04 | 縦形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628567A true JPS628567A (ja) | 1987-01-16 |
Family
ID=15430840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147459A Pending JPS628567A (ja) | 1985-07-04 | 1985-07-04 | 縦形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
| WO1999005714A1 (de) * | 1997-07-22 | 1999-02-04 | Infineon Technologies Ag | Herstellungsverfahren für ein durch feldeffekt gesteuertes halbleiterbauelement |
-
1985
- 1985-07-04 JP JP60147459A patent/JPS628567A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
| WO1999005714A1 (de) * | 1997-07-22 | 1999-02-04 | Infineon Technologies Ag | Herstellungsverfahren für ein durch feldeffekt gesteuertes halbleiterbauelement |
| US6248620B1 (en) | 1997-07-22 | 2001-06-19 | Infineon Technologies Ag | Method for fabricating a field effect-controlled semiconductor component |
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