JPH033274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH033274A JPH033274A JP13655689A JP13655689A JPH033274A JP H033274 A JPH033274 A JP H033274A JP 13655689 A JP13655689 A JP 13655689A JP 13655689 A JP13655689 A JP 13655689A JP H033274 A JPH033274 A JP H033274A
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Landscapes
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、コンピュータなどに用いられている半導体
装置の製造方法に関する。
装置の製造方法に関する。
この発明は、少なくとも２つのゲート電極を電気的に直
列に接続したドユアルゲート構造の半導体装置の製造方
法において、段差のある一方のゲート電極用のｆ薄膜に
斜めのイオン注入することにより部分的に濃度の異なる
領域を形成し、その薄膜をエッチバックすることにより
濃度の異なる領域を部分的に残してドユアルゲート電極
の各々のゲート長を精度良く加工するようにしたもので
ある。
列に接続したドユアルゲート構造の半導体装置の製造方
法において、段差のある一方のゲート電極用のｆ薄膜に
斜めのイオン注入することにより部分的に濃度の異なる
領域を形成し、その薄膜をエッチバックすることにより
濃度の異なる領域を部分的に残してドユアルゲート電極
の各々のゲート長を精度良く加工するようにしたもので
ある。
（従来の技術〕
従来、第２図に示すように、２つ以上のゲート電極を電
気的に接続した電界効果型Ｍ ＯＳ （ＭｅｔａｌＯｘ
ｉｄｅ −Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ）ランジス
タの製造方法は、Ｐ型半導体基板１の上にゲート絶縁Ｐ
１４１２を介して浮遊ゲート電極１３及び制御ゲート電
極１４を同一マスクを用いて加工した後に、選択ゲート
絶縁膜１７を介して選択ゲート電極を他のマスクを用い
て加工し、選択ゲート電極１８と、浮遊ゲート電極１３
に対してそれぞれ自己整合的にＮ９形のソース領域１９
とドレイン領域１１を形成する製造方法が知られている
。
気的に接続した電界効果型Ｍ ＯＳ （ＭｅｔａｌＯｘ
ｉｄｅ −Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ）ランジス
タの製造方法は、Ｐ型半導体基板１の上にゲート絶縁Ｐ
１４１２を介して浮遊ゲート電極１３及び制御ゲート電
極１４を同一マスクを用いて加工した後に、選択ゲート
絶縁膜１７を介して選択ゲート電極を他のマスクを用い
て加工し、選択ゲート電極１８と、浮遊ゲート電極１３
に対してそれぞれ自己整合的にＮ９形のソース領域１９
とドレイン領域１１を形成する製造方法が知られている
。
しかし、従来の半導体装置の製造方法においては、浮遊
ゲート電極１３と選択ゲート電極１８とが自己整合的に
加工されていないために、トランジスタを縮小するとバ
ラツキが大きくなるという欠点があった。
ゲート電極１３と選択ゲート電極１８とが自己整合的に
加工されていないために、トランジスタを縮小するとバ
ラツキが大きくなるという欠点があった。
そこで、この発明は従来のこのような欠点を解決するた
めに、選択ゲート電極１８及び浮遊ゲート電極１３を縮
小してもトランジスタのバラツキが大きくならない微細
化及び高集積化に通した半導体装置の製造方法を目的と
している。
めに、選択ゲート電極１８及び浮遊ゲート電極１３を縮
小してもトランジスタのバラツキが大きくならない微細
化及び高集積化に通した半導体装置の製造方法を目的と
している。
（１！！！を解決するための手段〕
上記課題を解決するために、この発明は浮遊ゲート電極
を加工した後に、選択ゲート電極用薄膜を形成し、不純
物を斜めイオン注入によりドーピングしてシャドー効果
により部分的に濃度の異なる領域を形成し、さらに等方
性エツチングによりエッチバックすることにより、部分
的に？１度の異なる領域を残して選択ゲート電極とする
ことにより、浮遊ゲート電極と選択ゲート電極とを自己
整合的に加工できるようにした。
を加工した後に、選択ゲート電極用薄膜を形成し、不純
物を斜めイオン注入によりドーピングしてシャドー効果
により部分的に濃度の異なる領域を形成し、さらに等方
性エツチングによりエッチバックすることにより、部分
的に？１度の異なる領域を残して選択ゲート電極とする
ことにより、浮遊ゲート電極と選択ゲート電極とを自己
整合的に加工できるようにした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図（ａ）〜ｆ８）は、本発明の半導体装置の製造方
法を示した各工程での半導体の断面図である。Ｎ型ＭＯ
Ｓトランジスタの場合について説明する。
法を示した各工程での半導体の断面図である。Ｎ型ＭＯ
Ｓトランジスタの場合について説明する。
第１図＋８＋のように、Ｐ型シリコン基１１の表面にゲ
ート絶縁膜用薄膜２．浮遊ゲート電極用薄膜３、制御ゲ
ート絶縁膜用薄膜４及び制御ゲート電極用薄膜５を順次
形成し、さらに、浮遊ゲート電極及び制御ゲート電極を
加工するためのマスクとしてレジスト（悪光膜）パター
ン６をフォトリソグラフィー技術によりパターニングす
る０例えば、ゲート絶縁膜用薄膜２としては、約１００
〜２００人のシリコン酸化膜、浮遊ゲート電極用薄膜３
としては、約２０００〜３０００人のＮ０型多結晶シリ
コン膜、制御ゲート絶縁膜用薄膜４としては、約１００
人のシリコン酸化膜と約１５０人のチン化シリコン膜と
約３０人のシリコン酸化膜との複合絶縁膜、制御ゲート
電極用薄膜５としては、約３０００人のＮ゛型多結晶シ
リコン膜を形成する。ここで、制御ゲート絶縁膜用薄膜
４としては、シリコン酸化膜を用いてもよいし、制御ゲ
ート電極用薄膜５としては、タングステンのような金属
、あるいはタングステンシリサイドのようなシリサイド
膜でもよい。次に、第１図（ｂｌのように、レジストパ
ターン６をマスクとして、異方性エツチングすることに
より、浮遊ゲート電極３Ａ及び制御ゲート電極５Ａを残
す。次に、第１図［０１に示すように、選択ゲート電極
用薄ｌ１１８を形成し、ヒ素の斜めイオン注入を行う。
ート絶縁膜用薄膜２．浮遊ゲート電極用薄膜３、制御ゲ
ート絶縁膜用薄膜４及び制御ゲート電極用薄膜５を順次
形成し、さらに、浮遊ゲート電極及び制御ゲート電極を
加工するためのマスクとしてレジスト（悪光膜）パター
ン６をフォトリソグラフィー技術によりパターニングす
る０例えば、ゲート絶縁膜用薄膜２としては、約１００
〜２００人のシリコン酸化膜、浮遊ゲート電極用薄膜３
としては、約２０００〜３０００人のＮ０型多結晶シリ
コン膜、制御ゲート絶縁膜用薄膜４としては、約１００
人のシリコン酸化膜と約１５０人のチン化シリコン膜と
約３０人のシリコン酸化膜との複合絶縁膜、制御ゲート
電極用薄膜５としては、約３０００人のＮ゛型多結晶シ
リコン膜を形成する。ここで、制御ゲート絶縁膜用薄膜
４としては、シリコン酸化膜を用いてもよいし、制御ゲ
ート電極用薄膜５としては、タングステンのような金属
、あるいはタングステンシリサイドのようなシリサイド
膜でもよい。次に、第１図（ｂｌのように、レジストパ
ターン６をマスクとして、異方性エツチングすることに
より、浮遊ゲート電極３Ａ及び制御ゲート電極５Ａを残
す。次に、第１図［０１に示すように、選択ゲート電極
用薄ｌ１１８を形成し、ヒ素の斜めイオン注入を行う。
リンは拡散係数が大きいために濃度分布を形成しにくい
。ヒ素は拡散係数が小さいので濃度分布を形成しやすい
、第１図（Ｃ１のように、浮遊ゲート電極３Ａ及び制御
ゲート電極５Ａの加工により両方の膜厚に対応した段差
（浮遊ゲート電極３Ａの約２０００〜３０００人と制御
ゲート電極５Ａの約３０００人による約６０００人の段
差）が存在する。イオン注入したヒ素が選択ゲート電極
用薄膜８の底部までドーピングされるようにイオン注入
あるいは熱拡散する。基板１に対して、注入角度θでイ
オン注入すると、イオン注入は方向性があるために、シ
ャドー効果により、ｆ＄遊ゲート電極３Ａ及び制御ゲー
ト電極５Ａの片側の側壁に次式で近催される長さＬｌの
ヒ素の低濃度領域が形成される。
。ヒ素は拡散係数が小さいので濃度分布を形成しやすい
、第１図（Ｃ１のように、浮遊ゲート電極３Ａ及び制御
ゲート電極５Ａの加工により両方の膜厚に対応した段差
（浮遊ゲート電極３Ａの約２０００〜３０００人と制御
ゲート電極５Ａの約３０００人による約６０００人の段
差）が存在する。イオン注入したヒ素が選択ゲート電極
用薄膜８の底部までドーピングされるようにイオン注入
あるいは熱拡散する。基板１に対して、注入角度θでイ
オン注入すると、イオン注入は方向性があるために、シ
ャドー効果により、ｆ＄遊ゲート電極３Ａ及び制御ゲー
ト電極５Ａの片側の側壁に次式で近催される長さＬｌの
ヒ素の低濃度領域が形成される。
Ｌに段差Ｘｔａｎθ十ｔ Ｓ ・ｆｉ＋ここで
、ｔ６は選択ゲート電極用薄膜８の膜厚である。選択ゲ
ート電極用薄膜８としては、多結晶シリコン膜でもよい
し、金属くもよい。
、ｔ６は選択ゲート電極用薄膜８の膜厚である。選択ゲ
ート電極用薄膜８としては、多結晶シリコン膜でもよい
し、金属くもよい。
例えば、ｔ、−３０００人１段差−６００ＯＡ 、
θ＝７゜とすると、Ｌに３５００人のヒ素の低不純物領
域８Ｂが形成される。従って、選択ゲート電極用薄膜８
が、多結晶シリコン膜の場合は、ヒ素がドーピングされ
た領域に対してヒ素の低濃度領域８Ｂは、エツチング速
度が非常に遅いために、第１図＋ｄ＋のように、エツチ
ング処理により選択的に低濃度領域８Ｂを残すことがで
きる。エツチングは異方性の小さい加工が良い、他の段
差に不必要な領域を残さないためである。従って、選択
ゲート電極８Ａを、浮遊ゲート電極３Ａに対して自己整
合的に加工できる。ヒ素のドーピング前の選択ゲート電
極用薄膜８として、Ｐ°型の多結晶シリコン膜を用いて
も同様に加工できる。また、その選択ゲート電極７Ａの
長さは、＋１１式に従って制御することができる。
θ＝７゜とすると、Ｌに３５００人のヒ素の低不純物領
域８Ｂが形成される。従って、選択ゲート電極用薄膜８
が、多結晶シリコン膜の場合は、ヒ素がドーピングされ
た領域に対してヒ素の低濃度領域８Ｂは、エツチング速
度が非常に遅いために、第１図＋ｄ＋のように、エツチ
ング処理により選択的に低濃度領域８Ｂを残すことがで
きる。エツチングは異方性の小さい加工が良い、他の段
差に不必要な領域を残さないためである。従って、選択
ゲート電極８Ａを、浮遊ゲート電極３Ａに対して自己整
合的に加工できる。ヒ素のドーピング前の選択ゲート電
極用薄膜８として、Ｐ°型の多結晶シリコン膜を用いて
も同様に加工できる。また、その選択ゲート電極７Ａの
長さは、＋１１式に従って制御することができる。
次に、第１図ｔｅｌに示すように、選択ゲート電極８Ａ
及び浮遊ゲート電極３Ａに対してＮ型の不純物を基板表
面にドーピングすることにより、Ｎ型ソース領域９及び
ドレイン領域１０を形成できる。
及び浮遊ゲート電極３Ａに対してＮ型の不純物を基板表
面にドーピングすることにより、Ｎ型ソース領域９及び
ドレイン領域１０を形成できる。
第１図ｔｅｌのように、選択ゲート電ｉ８Ａによって制
御されるチャネル長Ｌ１と浮遊ゲート電極３Ａによって
制御されるチャネル長Ｌ２とを電気的に接続した浮遊ゲ
ート電極型半導体不揮発性メモリである半導体装置が形
成できる。本発明の半導体装置の製造方法によれば、半
導体装置の特性に影響するチャネル長Ｌ１とチャネル長
Ｌ２を精度高く加工できる。従って、チャネル長Ｌ１及
びＬ２を縮小した高集積化に通した半導体装置を達成で
きる。第１図ｆａ）〜（ｅ）に示した本発明の半導体装
置の製造方法は、チャネル長Ｌ１を長くするために、チ
ャネル長Ｌ１の長くしやすい段差を大きくした浮遊ゲー
ト電極３Ａと制御ゲート電極５Ａとの二重構造の半導体
不揮発性メモリを例にして説明したが、−船釣なドユア
ルゲート構造の半導体装置についても通用できる。第３
図は、本発明の他の半導体装置の製造方法を用いた一船
釣ドユアルゲート構造のＭＯ３Ｉ−ランジスタの断面図
を示す。
御されるチャネル長Ｌ１と浮遊ゲート電極３Ａによって
制御されるチャネル長Ｌ２とを電気的に接続した浮遊ゲ
ート電極型半導体不揮発性メモリである半導体装置が形
成できる。本発明の半導体装置の製造方法によれば、半
導体装置の特性に影響するチャネル長Ｌ１とチャネル長
Ｌ２を精度高く加工できる。従って、チャネル長Ｌ１及
びＬ２を縮小した高集積化に通した半導体装置を達成で
きる。第１図ｆａ）〜（ｅ）に示した本発明の半導体装
置の製造方法は、チャネル長Ｌ１を長くするために、チ
ャネル長Ｌ１の長くしやすい段差を大きくした浮遊ゲー
ト電極３Ａと制御ゲート電極５Ａとの二重構造の半導体
不揮発性メモリを例にして説明したが、−船釣なドユア
ルゲート構造の半導体装置についても通用できる。第３
図は、本発明の他の半導体装置の製造方法を用いた一船
釣ドユアルゲート構造のＭＯ３Ｉ−ランジスタの断面図
を示す。
第１図ｔｅｌの半導体不運発性メモリと異なり、段差が
一層ゲート電極２３であるだけ小さくなるために、選択
ゲート電極１８の残りは小さくなる。各領域は、第１図
ｔｅｌと同じである。制御ゲート電極５Ａがない構造で
ある。しかし、段差が小さい場合には、＋１１式より、
θを大きくすることにより、選択ゲート電極１８の長さ
を大きく加工できる。次に、本発明は片側にのみサイド
ウオールを形成できる利点を用いて、非対象の不純物領
域を形成したトランジスタも形成できる。第４図＋ａｌ
〜（ｄｌを用いて説明する。第４図（５）に示すように
、ゲート絶縁膜１１２Ａを介してゲート電極１２３をパ
ターニング後、Ｎ型不純物をドーピングしてＮ−ｅＪｌ
域１２１を形成する。
一層ゲート電極２３であるだけ小さくなるために、選択
ゲート電極１８の残りは小さくなる。各領域は、第１図
ｔｅｌと同じである。制御ゲート電極５Ａがない構造で
ある。しかし、段差が小さい場合には、＋１１式より、
θを大きくすることにより、選択ゲート電極１８の長さ
を大きく加工できる。次に、本発明は片側にのみサイド
ウオールを形成できる利点を用いて、非対象の不純物領
域を形成したトランジスタも形成できる。第４図＋ａｌ
〜（ｄｌを用いて説明する。第４図（５）に示すように
、ゲート絶縁膜１１２Ａを介してゲート電極１２３をパ
ターニング後、Ｎ型不純物をドーピングしてＮ−ｅＪｌ
域１２１を形成する。
次に、第４図（ｂ）のように、絶縁膜１１７を介して多
結晶薄膜１１８を形成し、ヒ素の斜めイオン注入により
ヒ素の低７ａ度領域１１８Ｂを形成する。次に、多結晶
シリコンｌ＋！１１Ｂを等方性エツチングすることによ
り、ヒ素の低濃度５責域１１８Ａを残して、第４図ｆｅ
）のように形成する。次に、低１度多結晶シリコン領域
１１８Ａ及びゲート電極１２３に対して自己整合的にＰ
型シリコン基板１１１の表面にＮ゛型ソース領域１１０
及びドレイン領域１１９を形成する。ヒ素の低濃度結晶
シリコン領域１１８Ａに下にＮ−ｊＭ域１２１が自己整
合的に形成できることにより、第４図（ｄｉのように、
電気的にはＮ゛型のソース領域１１０とＮ”形のドレイ
ン領域１２１ とゲートを極１２３とから成る非対象の
ＭＯＳ）ランジスタを形成している。ドレイン領域のみ
Ｎ−型に形成することにより、ホットエレクトロンの発
生を防止した偉績性の高いＭＯＳトランジスタを形成で
きる。
結晶薄膜１１８を形成し、ヒ素の斜めイオン注入により
ヒ素の低７ａ度領域１１８Ｂを形成する。次に、多結晶
シリコンｌ＋！１１Ｂを等方性エツチングすることによ
り、ヒ素の低濃度５責域１１８Ａを残して、第４図ｆｅ
）のように形成する。次に、低１度多結晶シリコン領域
１１８Ａ及びゲート電極１２３に対して自己整合的にＰ
型シリコン基板１１１の表面にＮ゛型ソース領域１１０
及びドレイン領域１１９を形成する。ヒ素の低濃度結晶
シリコン領域１１８Ａに下にＮ−ｊＭ域１２１が自己整
合的に形成できることにより、第４図（ｄｉのように、
電気的にはＮ゛型のソース領域１１０とＮ”形のドレイ
ン領域１２１ とゲートを極１２３とから成る非対象の
ＭＯＳ）ランジスタを形成している。ドレイン領域のみ
Ｎ−型に形成することにより、ホットエレクトロンの発
生を防止した偉績性の高いＭＯＳトランジスタを形成で
きる。
第５図は、他の半導体装置の構造で浮遊ゲート電１３Ａ
と制御ゲート電極５Ａを重ねて段差を大きくした構造で
、さらに、選択ゲート電極８Ａの下に自己整合的に基板
１より７１い７１′Ｎ度のＰ型不純物領域２２１をホッ
トエレクトロンを発生しやすくするために形成した例で
ある。第１図ｔｅｌの半導体装置に、不純物領域２２１
をｉｆｆ加した構造である。
と制御ゲート電極５Ａを重ねて段差を大きくした構造で
、さらに、選択ゲート電極８Ａの下に自己整合的に基板
１より７１い７１′Ｎ度のＰ型不純物領域２２１をホッ
トエレクトロンを発生しやすくするために形成した例で
ある。第１図ｔｅｌの半導体装置に、不純物領域２２１
をｉｆｆ加した構造である。
本発明の製造方法を用いることにより、特性のバラツキ
の少ない半導体装置を容易に製造できる。
の少ない半導体装置を容易に製造できる。
本発明の説明に、イオン注入粒子として拡散係数の小さ
なヒ素を用いたが、他の粒子を用いて選択ゲート電極用
薄膜にイオン注入による結晶状態の分布を形成し、その
エツチング速度の違いを利用しても実施できる。
なヒ素を用いたが、他の粒子を用いて選択ゲート電極用
薄膜にイオン注入による結晶状態の分布を形成し、その
エツチング速度の違いを利用しても実施できる。
この発明は以上説明したように、ドユアルゲート構造の
半導体装置の製造方法に関して、段差のある一方のゲー
ト電極にヒ素を斜めイオン注入することにより部分的に
ヒ素の低不純物領域を形成し、そのヒ素の低不純物領域
を異方性の小さいエツチング処理のエッチバンクにより
選択的に残すことにより、バラツキの小さい、高集積化
に適したドエアルゲート型ＭＯＳトランジスタを可能に
する効果がある。
半導体装置の製造方法に関して、段差のある一方のゲー
ト電極にヒ素を斜めイオン注入することにより部分的に
ヒ素の低不純物領域を形成し、そのヒ素の低不純物領域
を異方性の小さいエツチング処理のエッチバンクにより
選択的に残すことにより、バラツキの小さい、高集積化
に適したドエアルゲート型ＭＯＳトランジスタを可能に
する効果がある。
第１図ｉａｌ〜（ｅ）はこの発明にかかる半導体装置の
製造方法の工程順断面図、第２図は従来の半導体装置の
製造方法で形成された半導体装置の断面図、第３図は本
発明の他の半導体装置の製造方法を用いた半導体装置の
断面図であり、第４図ｆａｔ〜（ｄｌは本発明のさらに
他の半導体装置の製造方法の工程順断面図、第５図は本
発明のさらに他の半導体装置の製造方法による半導体装
置の最終工程断面図である。 １ ・ ・ ２Ａ ・ ３Ａ・ ５Ａ・ ８Ａ ・ ９ ・ ・ １０・ ・ Ｐ型シリコン基板 ゲート絶縁膜 浮遊ゲート電極 制御■ゲート電極 選択ゲート電極 Ｎゝ型ソース領域 Ｎ゛型ドレイン領域 以上
製造方法の工程順断面図、第２図は従来の半導体装置の
製造方法で形成された半導体装置の断面図、第３図は本
発明の他の半導体装置の製造方法を用いた半導体装置の
断面図であり、第４図ｆａｔ〜（ｄｌは本発明のさらに
他の半導体装置の製造方法の工程順断面図、第５図は本
発明のさらに他の半導体装置の製造方法による半導体装
置の最終工程断面図である。 １ ・ ・ ２Ａ ・ ３Ａ・ ５Ａ・ ８Ａ ・ ９ ・ ・ １０・ ・ Ｐ型シリコン基板 ゲート絶縁膜 浮遊ゲート電極 制御■ゲート電極 選択ゲート電極 Ｎゝ型ソース領域 Ｎ゛型ドレイン領域 以上
Claims (1)
- 第１導電型の第１の半導体領域の表面に第１のゲート絶
縁膜用薄膜、浮遊ゲート電極用薄膜、第２のゲート絶縁
膜用薄膜及び制御ゲート電極用薄膜を順次形成する工程
と、前記制御ゲート電極用薄膜上に感光薄膜をパターニ
ングする工程と、前記感光膜をマスクとして前記制御ゲ
ート電極用薄膜、前記第２のゲート絶縁膜用薄膜、前記
浮遊ゲート電極用薄膜を順次エッチングすることにより
、前記制御ゲート電極用薄膜、前記第２のゲート絶縁膜
用薄膜及び前記浮遊ゲート電極用薄膜からそれぞれ制御
ゲート電極、第２のゲート絶縁膜及び浮遊ゲート電極を
形成する工程と、選択ゲート絶縁膜用薄膜を形成する工
程と、前記選択ゲート絶縁膜用薄膜を介して選択ゲート
電極用薄膜を形成する工程と、前記選択ゲート電極用薄
膜に斜めイオン注入により不純物をドーピングする工程
と、前記選択ゲート電極用薄膜をエッチングすることに
より前記選択ゲート電極用薄膜の濃度の異なる領域を部
分的に残し、前記濃度の異なる領域を選択ゲート電極と
する工程と、前記選択ゲート電極及び前記浮遊ゲート電
極に対して自己整合的に前記第１の半導体領域表面に互
いに間隔を置いて第２導電型のソース領域及びドレイン
領域を形成する工程とから成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13655689A JP2864023B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13655689A JP2864023B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033274A true JPH033274A (ja) | 1991-01-09 |
| JP2864023B2 JP2864023B2 (ja) | 1999-03-03 |
Family
ID=15177988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13655689A Expired - Lifetime JP2864023B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864023B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016020A1 (en) * | 1991-03-06 | 1992-09-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JPH05343696A (ja) * | 1992-06-09 | 1993-12-24 | Nippondenso Co Ltd | 電気的に書込み可能な不揮発性半導体記憶装置 |
| JPH06204495A (ja) * | 1992-10-30 | 1994-07-22 | Internatl Business Mach Corp <Ibm> | 電気的に消去可能なプログラム可能読取り専用フラッシュ・メモリ |
| JPH08140810A (ja) * | 1994-09-21 | 1996-06-04 | Gifu Plast Ind Co Ltd | フード付容器のフード取付構造 |
| JP2018511179A (ja) * | 2015-03-26 | 2018-04-19 | 日本テキサス・インスツルメンツ株式会社 | フィードフォワード双方向注入されたスプリットゲートフラッシュメモリセル |
-
1989
- 1989-05-30 JP JP13655689A patent/JP2864023B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016020A1 (en) * | 1991-03-06 | 1992-09-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory cell having gate electrode on sidewall of gate electrode part |
| JPH05343696A (ja) * | 1992-06-09 | 1993-12-24 | Nippondenso Co Ltd | 電気的に書込み可能な不揮発性半導体記憶装置 |
| JPH06204495A (ja) * | 1992-10-30 | 1994-07-22 | Internatl Business Mach Corp <Ibm> | 電気的に消去可能なプログラム可能読取り専用フラッシュ・メモリ |
| JPH08140810A (ja) * | 1994-09-21 | 1996-06-04 | Gifu Plast Ind Co Ltd | フード付容器のフード取付構造 |
| JP2018511179A (ja) * | 2015-03-26 | 2018-04-19 | 日本テキサス・インスツルメンツ株式会社 | フィードフォワード双方向注入されたスプリットゲートフラッシュメモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864023B2 (ja) | 1999-03-03 |
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