JPH0267734A - Ｍｏｓトランジスタの作成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、半導体回路の主要部を構成するＭＯＳトラ
ンジスタの作成方法に関する。

〈従来の技術〉 ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ
）およびＳＲＡＭ（スタティク・ランダム・アクセス・
メモリ）等に代表される超ＬＳＩ（ラージスケール・イ
ンテグレーテッド・サーキット）は、３年間に４倍の割
合で容量が増大しており、ＤＲＡＭでは２５６Ｋｂ、Ｉ
Ｍｂのものが現在主に生産されている。また、今後主流
となる４Ｍｂ、１６Ｍｂに関して鋭意検討が進められて
おり、更には６４Ｍｂ、２５６Ｍｂと発展して行くもの
と予想される。

限られたチップ面積内におけるこのような集積度の向上
は、集積回路を構成する各素子の微細化によりもたれさ
れたものである。例えば、現在１ＭｂＤＲＡＭに使用さ
れているＭＯＳ）ランジスタの寸法はおよそ１μｍ弱で
あり、今後０．５μｍ。

０．２５μｍとさらに微細化されて行くことは確実であ
る。

ところが、微細化の進行に伴って新たな問題が生じてき
た。例えば、トランジスタサイズの縮小に伴い、トラン
ジスタ内部電界の増大に起因する耐圧の低下、ホットキ
ャリアによる素子特性劣化および短チャンネル効果等で
ある。特にドレイン近傍では非常に高電界となるため、
この位置での電界制御を目的としたトランジスタ構造の
提案および実用化が進められている。ＬＤＤ（ライトリ
−・ドープド・ドレイン）構造はその代表的な一例であ
り、ドレイン近傍のチャンネル端に低濃度のｎ−領域を
設けたものである。上記ＬＤＤ型トランノスタのｎ−領
域は抵抗として働き、ドレイン近傍のチャンネル水平方
向の高電界を緩和して、ドレイン耐圧の向上およびホッ
トキャリアの発生を抑制するものである。

第３図にＬＤＤ型トランジスタの断面図を示す。

上記ＬＤＤ型トランジスタは、シリコン基板２０上にゲ
ート絶縁膜２５を形成し、そのゲート絶縁膜２５の上に
ゲート電極２１を形成する。そして、ゲート電極２■を
マスクとして低濃度のリンイオンを注入してｎ−領域２
２を形成した後、ゲート電極２１の側面にゲート側壁酸
化膜２３を形成し、このゲート側壁酸化膜２３をマスク
として高濃度のヒ素イオンを注入してソースおよびドレ
インのｎ十領域２４を形成するものである。

この場合、ＬＤＤ型トランジスタにおけるｎ−領域２２
は上述のように抵抗として働くが、より高い耐圧を得る
にはその抵抗値をより高くする必要がある。だが、逆に
トランジスタオン時には、このｎ−領域の抵抗がオン時
の抵抗となり、オン電流の低下および伝達コンダクタン
スの低下を招くため、抵抗値の増加には限度があり最適
値を選択する必要がある。

〈発明が解決しようとする課題〉 このように、上記従来のＬＤＤ型トランジスタは、ドレ
イン近傍のチャンネル端に低濃度のｎ−領域を設け、こ
のｎ−領域の抵抗値を最適に選択することによって伝達
特性を維持したまま高い耐圧を得るようにしている。し
かしながら、トランジスタの微細化が進みチャンネル長
が０．５μｍ前後となると、ｎ−領域の抵抗値の最適化
のみでは伝達特性を維持したまま高い耐圧を得ることは
困難であるという問題がある。また、ｎ−領域には比較
的高い電界がかかっているためホットエレクトロンが発
生し、ゲート電極２１で覆われていないゲート側壁酸化
膜２３へのホットエレクトロンの注入捕獲現象が起こる
。そして、この負電荷がロー領域２２を空乏化してその
抵抗値を増大するため、伝達特性が劣化するというＬＤ
Ｄ型トランジスタの構造特有の問題も発生する。

そこで、この発明の目的は、伝達特性を維持すると共に
高い耐圧を有する微細な構造のＬＤＤ型ＭＯＳトランジ
スタの作成方法を提供することにある。

〈課題を解決するための手段〉 上記目的を達成するため、この発明のＭＯＳトランジス
タの作成方法は、第！導電型の半導体基板上に絶縁膜、
ゲート電極の一部を構成する第１ゲート導電層、および
薄膜層を形成し、上記薄膜層を加工して得られた上記第
１ゲート導電層に達する開口部内に、上記ゲート電極の
一部を構成する第２ゲート導電層を形成した後に残った
上記薄膜層を除去し、上記第２ゲート導電層に覆われて
いない部分の上記半導体基板表面に低濃度の第２導電型
不純物を注入して不純物層を形成し、上記ゲート電極の
側面にゲート側壁酸化膜を形成し、上記ゲート側壁酸化
膜をマスクとして、上記第１ゲート導電層を除去して、
上記第１ゲート導電層を除去した部分の上記半導体表面
に高濃度の第２導電型不純物を注入してソースおよびド
レインを形成すると共に、上記不純物層の領域の外縁を
決定することを特徴としている。

〈実施例〉 以下、この発明を図示の実施例により詳細に説明する。

第１図（ａ）〜第１図（ｇ）は、この発明の第１の実施
例におけるＭＯＳトランジスタ作成方法の工程の概略を
示す図である。以下、第１図（ａ）〜第１図（ｇ）に従
って、第１の実施例におけるＭＯＳトランジスタの作成
方法について説明する。

（１）まず、Ｐ型巣結晶シリコン基板１の表面を熱酸化
法によりゲート絶縁膜２を１２ｎｍの厚さで形成した後
、減圧ＣＶＤ（ケミカル・ペーパー・デボシリコン）法
によって第１ゲート導電層である多結晶ノリコン膜３を
３０ｎｍの厚さで堆積させる。

そしてさらに、ＣＶＤ法によりシリコン酸化膜４を３０
０ｎｍの厚さで堆積させる。（第１図（ａ））（２）次
に、電子ビーム描画により形成したレジストパターン５
をマスクとしてシリコン酸化膜４をＲＩＥ（リアクティ
ブ・イオン・エツチング）法により加工して開口する。

この開口直下のシリコン基板表面がチャンネル領域とな
り、チャンネル長はこの開口線幅によって決定される。

本実施例における線幅は０．３５μｌとした。（第１図
（ｂ））（３）次に、レジスト５を除去した後、減圧Ｃ
ＶＤ法により第２ゲート導電層である多結晶シリコン膜
６を４００ｎｍの厚さで堆積する。シリコン酸化膜の開
口部７では側壁からも多結晶シリコンが成長するため、
堆積開始から比較的早い時間に開口部内には多結晶シリ
コン膜６が満たされ、更にその上に多結晶シリコン膜６
が堆積されて多結晶シリコン膜６の表面は比較的平坦な
ものとなる。

（第１図（Ｃ）） （４）次に、ＲＩＥ法により多結晶シリコン膜６全面の
エツチングを行い、下層のシリコン酸化膜４が露出した
時点でエツチングを停止させる。そして、シリコン酸化
膜４はフッ酸溶液にて完全に除去する。続いて低濃度の
リンイオンを注入して活性化を行い、ｎ−領域８を形成
する。（第１図（ｄ））その際に、リンイオンは第２ゲ
ート導電層である多結晶シリコン膜６をマスクとして、
第１ゲート導電層である多結晶シリコン膜３とゲート絶
縁膜２を貫通してシリコン基板１の表面に注入される。

本実施例における注入時の加速エネルギーは７５〜８５
ｋｅＶであり、最大濃度は０．５−５ＸＩＱ　ＩＴｃ「
３で行った。

（５）次に、ｎ−層８の領域の外線を決定するゲート側
壁酸化膜９の形成を行う。ＣＶＤ法によってソリコン酸
化膜を全面に堆積した後、ＲＩＥ法によりシリコン酸化
膜を垂直に異方性エツチングを行う。その結果、第１図
（ｅ）に示すように、第２ゲート導電層である多結晶シ
リコン膜６の段差部にゲート側壁酸化膜９が残される。

（６）次に、このゲート側壁酸化膜９をマスクとしてＲ
ＩＥ法により第１ゲート導電層である多結晶シリコン膜
３を加工除去する。さらに、高濃度のヒ素の注入を行い
活性化処理を行うことによって、第１ゲート導電層であ
る多結晶シリコン膜３の開口部下のＰ型巣結晶シリコン
酸化膜の表面にソースおよびドレインのｎ十領域１０が
形成される。

（第１図（ｆ）） （７）次に、保護絶縁膜ＩＩの堆積およびＡＩ。

Ａ１Ｓｉ、ＷＳｉ等の金属配線１２を通常のプロセスに
従って行い、ＭＯＳトランジスタが完成する。

（第１図（ｇ）） ここで、本実施例においては、第２ゲート導電層に多結
晶シリコン膜を用いているが、タングステンシリサイド
膜を用いることも可能である。また、本実施例において
は電子ビーム描画によりリソグラフィを行ったが、他の
露光技術を用いても構わない。

第２図（ａ）〜第２図（ｇ）は、この発明の第２実施例
におけるＭＯＳトランジスタ作成方法の工程の概略を示
す図である。以下、第２図（ａ）〜第２図（ｇ）に従っ
て、第２実施例におけるＭＯＳトランジスタの作成方法
について説明する。

（１）上述の第１実施例と同様にして、Ｐ型車結晶シリ
コン基板表面にゲート絶縁膜２を形成し、さらに第１ゲ
ート導電層である多結晶シリコン膜３を堆積し、シリコ
ン酸化膜４を堆積する。（第２図（ａ）） （２）第１実施例と同様にして、ＲＩＥ法によってシリ
コン酸化膜４を加工して開口する。（第２図（ｂ）） （３）次に、シラン還元ＣＶＤ法により、第２ゲート導
電層であるタングステン１６の選択成長を行う。（第２
図（Ｃ）） この成膜方法によればシリコン酸化膜４上への膜の堆積
は起こらず、シリコン酸化膜４の開口部に露出した第１
ゲート導電層である多結晶シリコン膜３上にのみ選択的
にタングステン１６は成長する。したがって、本実施例
においては、上述の第１実施例の場合にように第２ゲー
ト導電層の埋め込みにエツチング加工をする必要がなく
、比較的容易に第２図（ｃ）に示す構造を実現できる。

（４）第１実施例と同様にして、シリコン酸化膜４をフ
ッ酸溶液で除去し、低濃度のリンイオンを注入してれ一
層８を形成する。（第２図（ｄ））（５）第１実施例と
同様にして、ゲート側壁酸化膜９を形成する。（第２図
（ｅ）） （６）第１実施例と同様にして、第１ゲート導電層であ
る多結晶シリコン＠３を加工除去し、ソースおよびドレ
インのｎ中領域ｌＯを形成する。（第２図（「）） （７）第１実施例と同様にして、金属配線１２等を行っ
てＭＯＳトランジスタを完成する。（第２図（ｇ）） このように、この発明によって作成されたＭＯＳトラン
ジスタは通常のＬＤＤ型トランジスタと比較して、ドレ
インｎ−領域８を第１ゲート導電層である多結晶シリコ
ン膜３が被覆していることに構造的な特徴がある。した
がって、トランジスタ特性としては通常のＬＤＤ型トラ
ンジスタと同様に、ｎ−領域８によりドレイン端の高電
界が緩和されて高いドレイン耐圧が得られるほかに、次
のようなこの発明によって形成されたＭＯＳトランジス
タに特有な特徴を有する。

すなわち、トランジスタオン時には、ｎ−領域８を覆う
ゲート電極（第１ゲート導電層３）から電界が働いてｎ
−領域８の抵抗を低減させるため、高い伝達コンダクタ
ンスおよびオン電流が確保できる。

また、上述のようにｎ−領域８をゲート電極（第１ゲー
ト導電層３）が覆っているため、ゲート側壁酸化１１ｉ
９へのホットエレクトロンの注入や捕獲現象が抑制され
て伝達特性の劣化が少なく、高い信頼性を得ることがで
きる。

したがって、この発明を用いれば、微細化の進む半導体
集積回路の主要部を構成することができるような、高性
能かつ信頼性の高いＭＯＳトランジスタを容易に提供す
ることが可能である。

この発明においては、ゲート電極として多層の導電層を
用いるため、その導電層の堆積および加工のための工程
が追加されるが、１回のりソゲラフイエ程で総て自己整
合的に形成可能なため従来のプロセス技術を用いて十分
に対応することが可能である。

また、上記ゲート電極を構成する多層のゲート導電層を
異なった材質によって形成してもよい。

例えば第２実施例の場合のように、第１ゲート導電層に
多結晶シリコンを用い第２ゲート導電層に抵抗率の低い
タングステンを用いれば、配線抵抗が低減されて回路動
作の高速化がはかれる。また、上記各実施例においては
、ｎチャンネルＭＯＳトランジスタを例に説明している
が、ＰチャンネルＭＯＳトランジスタにおいても適用で
きることは言うまでもない。

この発明は、高精度かつ高信頼性のＭＯＳトランジスタ
の作成方法に関するものであり、上記実施例の材質９寸
法および手段に制限されるものではないことは言うまで
もない。

〈発明の効果〉 以上より明らかなように、この発明のＭＯＳトランジス
タの作成方法は、第１導電型の半導体基板上に絶縁膜、
第１ゲート導電層および薄膜を形成し、上記薄膜を加工
して上記第１ゲート導電層上に第２ゲート導電層を形成
して上記第１ゲート導電層と第２ゲート導電層とによっ
てゲート電極を構成し、上記第２ゲート導電層によって
覆われていない上記半導体基板表面に低濃度の第２導電
型不純物層を形成し、上記第１ゲート導電層を除去して
この第１ゲート導電層を除去した部分の上記半導体基板
表面に高濃度の第２導電型不純物を注入してソースおよ
びドレインを形成するようにしたので、上記低濃度領域
は上記ゲート電極（第１ゲート導電層）によって覆われ
、ゲート電極からの電界が低濃度領域に働いてトランジ
スタオン時の低濃度領域の抵抗を低減する。したがって
、ドレイン耐圧を低下させることなく、高い伝達コンダ
クタンスおよびオン電流を確保できる。

さらに、上記低濃度領域は上述のように上記ゲト電極（
上記第１ゲート導電層）によって覆われているため、ゲ
ート側壁酸化膜へのホットエレクトロン注入現象が抑制
され、特性劣化の少ない高信頼性のＭＯＳトランジスタ
を得ることができる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｇ）はこの発明の第１実施例
における各工程の説明図、第２図（ａ）乃至第２図（ｇ
）は第２実施例における各工程の説明図、第３図は従来
の作成方法によって作成されたＬＤＤ型ＭＯＳ）ランジ
スタの要部断面図である。 ｔ−ｐ型車結晶シリコン基板、 ２・・・ゲート絶縁膜、 ３・・・多結晶シリコン膜（第１ゲート導電層）、４・
・・シリコン酸化膜、　　　　５・・・レジスト、６・
・・多結晶シリコン膜（第２ゲート導電層）、７・・・
シリコン酸化膜の開口部、　　８・・・ｎ−領域、９・
・・ゲート側壁酸化膜、　　１０・・・ｎ十領域、！■
・・・保護絶縁膜、　　　　１２・・・金属配線、１６
・・・タングステン（第２ゲート導電層）。

Claims (1)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に絶縁膜、ゲート電極
   の一部を構成する第１ゲート導電層、および薄膜層を形
   成し、 上記薄膜層を加工して得られた上記第１ゲート導電層に
   達する開口部内に、上記ゲート電極の一部を構成する第
   ２ゲート導電層を形成した後に残った上記薄膜層を除去
   し、 上記第２ゲート導電層に覆われていない部分の上記半導
   体基板表面に低濃度の第２導電型不純物を注入して不純
   物層を形成し、 上記ゲート電極の側面にゲート側壁酸化膜を形成し、 上記ゲート側壁酸化膜をマスクとして、上記第１ゲート
   導電層を除去して、上記第１ゲート導電層を除去した部
   分の上記半導体表面に高濃度の第２導電型不純物を注入
   してソースおよびドレインを形成すると共に、上記不純
   物層の領域の外縁を決定することを特徴とするＭＯＳト
   ランジスタの作成方法。