JP3412884B2

JP3412884B2 - 半導体装置の製造方法

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Publication number: JP3412884B2
Application number: JP30780193A
Authority: JP
Inventors: 紳一郎木村; 浩正野田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-08
Filing date: 1993-12-08
Publication date: 2003-06-03
Anticipated expiration: 2018-06-03
Also published as: JPH07161979A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、寄生抵抗や寄生容量が
小さく、かつ微細化が可能で、性能の向上が図れるＭＯ
Ｓ(Metal Oxide Semiconductor)型の電界効果半導体装
置（ＦＥＴ；Field Effect Transister)、およびその製
造方法に関する。

【０００２】

【従来の技術】シリコンＬＳＩ（Large Scale Integrat
ed circuits)における基本素子であるＭＯＳＦＥＴは、
現在まで、比例縮小則という基本概念に沿って、寸法の
微細化が達成されてきた。例えば、現在、ＬＳＩの代表
である、４メガビットＤＲＡＭ(Dynamic Random Access
Memory)では、ゲート長で０．８μｍのＦＥＴが使われ
ており、さらに、量産体制の整いつつある１６メガビッ
トＤＲＡＭでは、ゲート長は０．５μｍになっている。
今後も微細化技術の進歩と相俟って、半導体素子の寸法
が縮小して行くのは間違いない。

【０００３】図４は、第１の従来素子例となるＬＳＩの
要部断面図を表示したものであり、図中に示したＭＯＳ
ＦＥＴの微細化は、単にゲート電極１０の寸法を縮小す
るだけで達成されてきたのではなく、寸法の縮小に伴っ
て顕著になる短チャネル効果や、パンチスルー現象を効
果的に抑制してきた結果でもある。この際の指針となっ
たのが上記の比例縮小則であり、これに従って、寸法の
縮小と共に、基板濃度を増加させ、ゲート酸化膜９を薄
くし、かつ、ソースドレイン領域の拡散層４’を浅くし
てきた。今後もさらにＦＥＴの微細化を進めて行くため
にはこの指針に従わざるを得ないが、しかしながら、様
々な微細化限界要因が明らかになってきているのも事実
である。例えば、ゲート酸化膜９は、直接トンネル現象
が起こるために、薄膜化の限界は４ｎｍ程度であると言
われている。また、拡散層４’の接合深さも、不純物の
拡散で決まるために、０．０５μｍ以下にするのは難し
い。このため、短チャネル化を進めるためには、基板濃
度を上昇させなければならないが、基板濃度の上昇はし
きい電圧の上昇を招き、かつ、拡散層容量の増加、拡散
層耐圧の低下という特性劣化の原因となる。

【０００４】このため、特開昭６２−２７１４５０号公
報に示されているように、基板１の内部に濃度ピークを
持つ不純物層（パンチスルーストッパ）８を形成し、基
板表面の濃度は下げる工夫がされている。また、最近の
ＭＯＳＦＥＴでは、ソースドレイン領域を形成する拡散
層４’やゲート電極１０の抵抗を下げるために、それら
の表面にシリサイド膜１２などを形成することも行われ
ている。このように、デバイスパラメータの調整により
微細を達成してきたが、上述したように、拡散層４’の
浅接合化には限界があるために、ＭＯＳＦＥＴの微細化
にも限界がある。

【０００５】この問題を、拡散層を浅くすることで解決
するＦＥＴ構造として提案されているのが、図５に示し
たものである。図５は、第２の従来素子例となるＬＳＩ
の要部断面図を表示したものであり、図示のようなＭＯ
ＳＦＥＴの構造は、特開昭６０−１２４８７４号公報に
述べられている。この構造の特徴は、拡散層４’の形成
に、酸化膜５’からの不純物拡散を用いる点にある。こ
の酸化膜５’は、積み上げ不純物層４となる多結晶シリ
コン膜とゲート電極１０とを絶縁する酸化膜であるが、
これに高濃度で不純物を含ませることで、基板１の内部
に浅い接合を作ることができる。この不純物からの拡散
でできた拡散層４’は、積み上げ不純物層４からの不純
物拡散によって形成された拡散層４”を介して配線１４
と電気的に導通している。なお、ここで用いる「積み上
げ不純物層４」と云う用語は、図５に示すように、一組
の電極（ソース・ドレイン電極）が半導体基板１に接触
する部分と素子分離領域（ここでは酸化膜５）に延在す
る部分とからなる導電膜のことを意味する。

【０００６】このように、酸化膜５’からの不純物拡散
を用いることで、イオン打ち込みでは実現できない浅い
拡散層４’を作ることが可能となる。また、積み上げ不
純物層領域の形成過程において、この積み上げ不純物層
４をマスクとして、チャネル領域に不純物を導入するこ
とができるので、拡散層直下の不純物濃度を必要以上に
増加させることがなく、拡散層容量の増加を抑制でき
る。なお、上記図４および図５において、２は高濃度不
純物領域、３は素子分離酸化膜、５は酸化膜、７および
１１は側壁酸化膜、１３は層間絶縁膜をそれぞれ示す。

【０００７】以上述べてきたように、図５に示した積み
上げ不純物層型のＭＯＳＦＥＴは、図４に示した第１の
従来素子構造のものに比べて、幾つかの優れた特徴を有
している。それらは、（１）ゲート長が、積み上げ不純
物層の間隙と、その積み上げ不純物層の側壁に形成した
側壁酸化膜の膜厚で自己整合的に決まるので、リソグラ
フィによる寸法以下のゲート長が実現できる、（２）拡
散層領域の面積を自己整合で決めることができる、
（３）拡散層の抵抗を下げることができる、などであ
る。特に、現状の量産技術で実現できる最小寸法が０．
５μｍ程度であり、かつ、これ以下の寸法を実現するた
めの技術課題が累積していることを考慮すると、現状の
技術で、さらに小さな寸法が実現できる（１）の特徴
は、素子の微細化を促進できる重要な要素である。ま
た、上述したように、今後も基板の濃度を上げて行かな
ければならないことを考えると、上記第１の従来素子構
造では、拡散層抵抗および拡散層容量の増加は必至であ
り、この点で、（２）、（３）の特徴は優れた利点とな
る。

【０００８】

【発明が解決しようとする課題】しかしながら、第２の
従来素子例として示した図５の構造から明らかなよう
に、積み上げ不純物層型のＭＯＳＦＥＴは、拡散層の形
成が非常に難しいという課題がある。積み上げ不純物層
４とゲート電極１０は、絶縁膜（７、５’）で電気的に
絶縁されていなければならないが、この絶縁膜が存在す
ると、その直下の基板には拡散層を形成することができ
なくなる。なぜならば、積み上げ不純物層型では、拡散
層４を予め形成しておく必要があるからで、図４に示し
た第１の従来型ＭＯＳＦＥＴのように、ゲート電極１０
に対して、自己整合的に作ることができないからであ
る。

【０００９】この問題に対して、図５に示した第２の従
来型ＭＯＳＦＥＴでは、酸化膜５’からの不純物拡散を
用いて、拡散源と絶縁を両立させていた訳である。しか
し、酸化膜５’からの不純物拡散は、その酸化膜の中に
かなり多量の不純物が含まれている場合以外は、ほとん
ど不可能と言ってよい。ましてや、イオン打ち込み等の
方法で酸化膜に不純物を導入した場合には、不純物はほ
とんど拡散しないので、現実的な構造ではない。

【００１０】上述したように、図５に示した積み上げ不
純物層型ＭＯＳＦＥＴの最大の欠点は、ゲート電極端の
不純物制御が困難な点にある。酸化膜５’からの不純物
拡散は、絶縁を兼ねることができるので理想的な方法で
あるが、現実には、不純物拡散は、特殊な場合を除いて
は期待できない。

【００１１】したがって、本発明の目的は、上記第２の
従来素子例で説明した積み上げ不純物層型ＭＯＳＦＥＴ
の問題点を解消することにあり、第１の目的は上記第１
の従来素子例と同じように、イオン打ち込みによる不純
物の導入が行える半導体装置の構造を、第２の目的はそ
の製造方法をそれぞれ提供することにある。

【００１２】

【課題を解決するための手段】そこで、上記目的を達成
するために、本発明では、積み上げ不純物層型ＭＯＳＦ
ＥＴであっても、イオン打ち込みによる不純物の導入が
行える構造およびその製造方法を実現したものであり、
以下、その原理を図面にしたがって概略説明する。図１
〜図３は、いずれも本発明の積み上げ不純物層型ＭＯＳ
ＦＥＴ素子の要部断面を示したものである。図１の構成
を代表して説明すると、本発明の特徴は、図５に示した
積み上げ不純物層型と異なり、ゲート電極１０と積み上
げ不純物層４には、重なり部分がないことである。この
ため、ゲート電極１０の形成後にゲート電極と積み上げ
不純物層４の隙間を通して、ゲート電極端の拡散層４’
を形成するためのイオン打ち込みが行える。これによっ
て、自己整合的にゲート電極１０とゲート電極端の拡散
層４’の重なり部分が決まり、図４に示した第１の従来
素子構造と同じように、拡散層がゲート電極に対して対
称であるＭＯＳＦＥＴが実現される。

【００１３】このように、ゲート電極１０を積み上げ不
純物層４の中央に自己整合的に配置をしながら、かつ、
その間隙を通してイオンが打ち込めるようにするために
は、後述するように、積み上げ不純物層４を被う絶縁膜
だけを、選択的に除去する方法を用いた〔この絶縁膜に
ついては、実施例１の図６（ｃ）で具体的に説明す
る〕。この際、同じ酸化膜である素子分離酸化膜３は除
去されないようにするために、積み上げ不純物層４を被
う酸化膜には、不純物を高濃度含む絶縁膜を使用し、か
つ、フッ酸を含む水蒸気を用いて、素子分離酸化膜との
間には選択比を確保する方法を用いた。なお、図２は、
基板１に溝を掘ってその内部にゲート電極１０を形成し
た本発明の第２の実施例で述べられている半導体装置、
および図３は、図１の半導体装置を用いて相補型の半導
体装置を実現した断面図である。

【００１４】ここで、これら図１〜図３の構造を有する
半導体装置およびその製造方法について、さらに詳細に
説明すると以下の通りである。先ず、半導体装置の構成
について説明すると、図１の半導体装置は、半導体基板
上に素子分離領域を具備し、この素子分離領域で囲まれ
た半導体基板領域上に、ゲート絶縁膜を介して接するゲ
ート電極と、ゲート電極とは絶縁されている一組の電極
とを有し、一組の電極は半導体基板に接触する部分と素
子分離領域に延在する部分とからなる導電膜（これを積
み上げ不純物層と称する）であり、かつ、ゲート電極と
一組の電極との間にはその投影面が互いに重なり合わな
い所定の隙間が存在し、さらには、ゲート電極および一
組の電極の表面には、金属を主成分とする導電膜を形成
した半導体装置により構成される。また、図２の半導体
装置は、上記図１のゲート絶縁膜を、半導体基板表面に
配設した溝の周辺部に形成した半導体装置により構成さ
れる。また、図３の半導体装置は、同一半導体基板表面
近傍に素子分離領域を介して導電型の異なる複数の半導
体領域が存在し、それぞれの半導体領域に上記図１もし
くは図２に示した構造の半導体装置が形成されて構成さ
れる。

【００１５】次に、図１〜図３に示した半導体装置の製
造方法について説明すると、図１の半導体装置は、
（１）素子間分離酸化膜を備えた一導電形の半導体基板
を用意し、この表面に基板と反対導電形の不純物を含ん
だ半導体膜を形成する工程、（２）前記半導体膜の表面
に絶縁膜を堆積する工程、（３）絶縁膜が堆積された半
導体膜を、一組の電極に分離して半導体基板表面の一部
を露出させる工程、（４）前記半導体膜および露出した
半導体基板表面に酸化膜を成長させる工程、（５）前記
半導体膜および前記半導体膜上の絶縁膜の側壁にのみ、
第１の側壁絶縁膜を形成する工程、（６）一組の電極を
マスクにして、基板の内部に一導電形の不純物を導入し
パンチスルーストッパ領域を形成する工程、（７）ゲー
ト絶縁膜を形成する工程、（８）ゲート電極を形成する
工程、（９）一組の電極上に堆積された絶縁膜と第１の
側壁絶縁膜とを除去する工程、（１０）半導体基板に反
対導電形の不純物を導入してソース・ドレイン拡散領域
を形成する工程、（１１）ゲート電極および一組の電極
の側壁にのみ、第２の側壁絶縁膜を形成する工程、（１
２）ゲート電極および一組の電極の表面に、金属を主成
分とする導電膜を形成する工程、および（１３）ゲート
電極、並びに一組の電極に接する配線を形成する工程を
有して成ることを特徴とする半導体装置の製造方法によ
り得られる。

【００１６】また、図２の半導体装置は、上記工程
（５）の半導体膜および半導体膜上の絶縁膜の側壁にの
み、第１の側壁絶縁膜を形成する工程と、上記工程
（６）の一組の電極をマスクにして、基板の内部に一導
電形の不純物を導入しパンチスルーストッパ領域を形成
する工程との間に、一組の電極をマスクにして半導体基
板上に所定深さの溝を形成する工程を付加して成ること
を特徴とする半導体装置の製造方法により得られる。

【００１７】また、図３の半導体装置は（１）導電型の
異なる複数の半導体領域を具備し、かつ、素子間分離領
域が形成されている半導体基板を用意し、この表面に半
導体膜を形成する工程、（２）前記半導体膜の一部を被
う有機膜を形成して、この有機膜で被われていない領域
に一導電形の不純物を導入する工程、（３）前記工程
（２）において有機膜で被われていた領域にのみ工程
（２）と同じ方法で反対導電形の不純物を導入する工
程、（４）前記半導体膜の表面に絶縁膜を堆積する工
程、（５）絶縁膜が堆積された前記半導体膜を、一組の
電極に分離し、半導体基板表面の一部を露出させる工
程、前記半導体膜および露出した半導体基板表面に酸化
膜を成長させる工程、前記半導体膜および半導体膜上の
絶縁膜の側壁にのみ、第１の側壁絶縁膜を形成する工
程、（８）所望の領域を被う有機膜を形成して、一組の
電極をマスクにして、基板の内部に一導電形の不純物を
導入しパンチスルーストッパ領域を形成する工程、
（９）工程８において有機膜で被われていた領域に、工
程（８）と同じ方法を用いて反対導電形の不純物を導入
しパンチスルーストッパ領域を形成する工程、（１０）
ゲート絶縁膜を形成する工程、（１１）ゲート電極を形
成する工程、（１２）一組の電極上の絶縁膜と前記第１
の側壁絶縁膜のみを除去する工程、（１３）所望の領域
を被う有機膜を形成して、反対導電形の不純物を導入し
て第１のソース・ドレイン拡散領域を形成する工程、
（１４）工程（１３）において有機膜で被われていた領
域に、工程（１３）と同じ方法を用いて一導電形の不純
物を導入して第２のソース・ドレイン拡散領域を形成す
る工程、（１５）ゲート電極および一組の電極の側壁に
のみ、第２の側壁絶縁膜を形成する工程、（１６）ゲー
ト電極および一組の電極の表面に、金属を主成分とする
導電膜を形成する工程、および（１７）ゲート電極、並
びに一組の電極に接する配線を形成する工程を有して成
ることを特徴とする半導体装置の製造方法により得られ
る。

【００１８】

【作用】図１に示したように、ゲート電極１０と積み上
げ不純物層４との間に間隙を設けることで、ここを通し
て、基板１内部に不純物を導入することができる。すな
わち、基板内部の拡散層４’を、イオン打ち込み法とい
う制御性の高い方法で形成できるようになる。このた
め、拡散層の深さやその濃度を高精度で制御でき、バラ
ツキの少ない信頼性の高いＭＯＳＦＥＴが実現できる。
また、この構造においても、寄生容量や寄生抵抗が小さ
いという、積み上げ不純物層型ＭＯＳＦＥＴの特徴は維
持されるのは言うまでもない。

【００１９】また、図２に示したように、ゲート電極１
０が形成される領域を溝構造にすることで、拡散層４’
とゲート酸化膜９との界面の位置関係で決まる接合深さ
を、自由に設定することが可能となる。この溝は、実施
例において詳細に述べるように、積み上げ不純物層４の
側壁に形成する側壁酸化膜１１をマスクとして基板１を
掘るだけであり、特別な工程を必要としない。接合深さ
は、ＭＯＳＦＥＴの微細化に重要な影響を及ぼしてお
り、それが浅いほど小さな寸法のＭＯＳＦＥＴが安定に
動作する。このため、図２に示したような溝を有するＭ
ＯＳＦＥＴ構造は、微細化を促進する上で有効な構造で
ある。

【００２０】図３は、図１に示したＭＯＳＦＥＴでｎ型
およびｐ型のＭＯＳＦＥＴを作り、それを、同一基板上
に集積した相補型のＭＯＳＦＥＴである。本発明のＭＯ
ＳＦＥＴは、各導電層に導入する不純物の導電形を変え
るだけで、ｎ型およびｐ型のＭＯＳＦＥＴを、まったく
同じ方法で作ることができる。このため、相補型のＭＯ
ＳＦＥＴも、従来と同様に製造することができる。相補
型のＭＯＳＦＥＴは、消費電力が小さく、また、動作が
安定であることは良く知られたことである。

【００２１】

【実施例】以下、本発明の一実施例を図面に従って具体
的に説明する。〈実施例１〉先ず、本発明の第１の実施例を図６〜図１
０に示した工程図にしたがって詳細に説明する。なお、
この例は図１に示した構造のＭＯＳＦＥＴを実現するも
のであり、ここでは、ｎ型のＭＯＳＦＥＴを作製した例
について述べるが、ｐ型のＭＯＳＦＥＴに関しても、不
純物の種類を変えるだけで、まったく同じように作るこ
とができるのは言うまでもない。

【００２２】図６（ａ）に示したように、ｐ型の半導体
基板１の表面領域に素子分離用の酸化膜３を成長させ
る。この酸化膜の成長には、周知の選択酸化法を用いて
おり、酸化膜の厚さは３００ｎｍ程度とした。２は素子
分離特性を向上させるために導入してある基板１と同じ
種類の不純物を含んだ高濃度領域である。周知の選択酸
化法を用いて形成した。

【００２３】次に、図６（ｂ）に示したように、基板全
面にシリコン膜４を、周知の気相成長法で形成する。な
お、シリコン膜４は後述する理由から、非晶質膜とし
た。シリコン膜の厚さは約１００ｎｍとした。形成した
膜は、前述したように、積み上げ不純物層となるので、
これに不純物を導入しなければならない。本実施例では
ｎ型のＭＯＳＦＥＴを作製するので、ｎ型不純物として
リンをイオン打ち込みした。イオン打ち込みしたリンが
シリコン膜４の内部に留まり、基板１にまで達すること
のないように、打ち込みエネルギーは２０ＫｅＶとし
た。打ち込んだイオンの量は５×１０¹⁵／ｃｍ²程度で
ある。リンの分布を分析してみると、イオン打ち込みの
直後には、表面にのみリンが存在しているが、これが、
後の熱処理によって、シリコン膜全体に渡って拡散し、
かつ、その一部は基板の内部にまで拡散することを確認
している。

【００２４】次に、図６（ｃ）に示したように、シリコ
ン膜４の表面に酸化膜５を堆積し、これを、図に示した
ように一対の積み上げ不純物層の形状パターンに加工
し、さらに、これをマスクにして下地のシリコン膜４を
エッチングにより分離する。シリコン膜４をエッチング
により分離する際に、図示のように基板１の表面も多少
エッチングされることは避けられない。この際、シリコ
ン膜４が多結晶であると、結晶粒に起因する表面の凹凸
が基板１に転写されてしまい、ＭＯＳＦＥＴのチャネル
領域が形成される基板表面が荒れてしまう。これでは、
性能の良いＭＯＳＦＥＴを作ることはできない。そこ
で、この例のように非晶質シリコンにすると、表面は単
結晶基板と同じように平坦なので、エッチングに際して
表面が荒れる心配はない。

【００２５】ところで、本発明の特徴のひとつは、前述
したように、積み上げ不純物層となるシリコン膜４を被
う酸化膜５を、後の工程で選択的に除去する点である。
この選択除去には、酸化膜に含まれている不純物の濃度
差を利用する。具体的には、リンやボロンを高濃度で含
む酸化膜は、水分を含んだフッ酸蒸気によって、不純物
を含まない酸化膜に比べて、非常に速くエッチングされ
るという現象を利用している。また、この不純物を含ん
だ酸化膜５は、シリコン膜４を非晶質の状態に保つため
にも、５００℃以下の低温で形成しなければならない。
以上の要件を満たすことのできる酸化膜５として、本実
施例においては、リンとボロンを高濃度で含む酸化膜
を、４２０℃で堆積する低温成長法を用いた。

【００２６】エッチングによる表面の汚染を除去した後
に、図６（ｄ）に示したように、基板表面１とシリコン
膜４の側面に酸化膜６を成長させ、さらに、シリコン膜
４とその上の酸化膜５の側壁にのみ、側壁酸化膜７を形
成する。酸化膜の材質は、５と同じである。この側壁酸
化膜７の形成によって、一対の積み上げ不純物層４の分
離幅より、膜厚分だけ狭い分離幅を得ることができる。
この領域に、後に述べるように、ゲート電極が形成され
る。また、本工程における酸化によって、シリコン膜４
は、非晶質シリコンから多結晶シリコンに変わる。

【００２７】次に、図６（ｅ）に示したように、側壁酸
化膜７で挟まれた基板領域のみが露出しているので、こ
こにパンチスルーストッパとなる不純物領域８を形成す
る。具体的には、イオン打ち込み法を用いて、ボロンを
２０ＫｅＶ程度のエネルギーで、５×１０¹²／ｃｍ²打
ち込んでいる。このパンチスルーストッパ領域８は、拡
散層４からの空乏層が、チャネル領域に広がるのを防ぐ
役割がある。このため、短チャネル効果が抑制され、ゲ
ート電極寸法の小さなＭＯＳＦＥＴが正常に動作するよ
うになる。なお、酸化膜６はイオン打込み時に基板表面
を保護するものであり、この後のゲート形成時には除去
してしまうものである。本発明のＭＯＳＦＥＴは、図４
に示した第１の従来素子構造のＭＯＳＦＥＴにおけるパ
ンチスルーストッパ８と異なり、積み上げたシリコン膜
４がマスクとなるために、ゲート電極の直下にしか形成
されない。このため、拡散層容量が従来型に比べて小さ
いという特徴がある。

【００２８】次に、図７（ａ）に示したように、酸化膜
６を除去した後にゲート酸化膜９を周知の熱酸化法で５
ｎｍ程度成長させ、さらに、ゲート電極１０を堆積し
て、図に示したように、積み上げ不純物層４の作る溝に
埋め込む。ゲート電極１０には、リンを高濃度で含む多
結晶シリコンを使用し、溝への埋込には、後述するよう
に、全面エッチング法を用いた。また、ゲート酸化膜９
の成長に伴う熱処理によって、シリコン膜４から不純物
が拡散し、基板１の内部に拡散層４’が形成される。次
に、図７（ｂ）に示したように、積み上げ不純物層４の
周辺を被う酸化膜５および７だけを選択に除去し、素子
分離酸化膜３はそのまま残す。これには既に述べてきた
方法を用いる。次に、図７（ｃ）に示したように、ゲー
ト電極１０と積み上げ不純物層４をマスクとして、基板
１の内部に不純物イオン、具体的には、ヒ素を導入して
ゲート電極端の拡散層領域を形成する。本実施例では、
ヒ素を２０ＫｅＶのエネルギーで、２×１０¹⁵／ｃｍ²
打ち込んだ。次に、基板全面に酸化膜を堆積して、前述
したように、シリコン膜４の側壁にのみ側壁酸化膜とし
て残るような処理を行うと、図７（ｄ）に示したよう
に、ゲート電極１０と積み上げ不純物層４の間の溝も酸
化膜１１で埋められる。この段階では、積み上げ不純物
層となるシリコン膜４の表面と、多結晶シリコンからな
るゲート電極１０の表面が露出しているので、図８
（ａ）に示したように、周知のサリサイド技術を用い
て、これらシリコン表面４および１０の上にのみ、選択
的にシリサイド膜１２（導電層）を形成することができ
る。例えばタングステン、モリブデン、タンタル等の高
融点金属をシリコン層に反応させることにより、その表
層部にシリサイドを容易に形成することができる。ま
た、この導電層１２としては、シリサイドの他に、これ
ら高融点金属の薄膜を直接形成しても良い。そして最後
に、図８（ｂ）に示したように、全面を層間絶縁膜１３
で被い、これに、下地のシリサイド膜１２（導電層）に
達するコンタクト孔を開口し、配線金属１４を形成し
て、本発明の半導体装置を完成させた。

【００２９】本発明の半導体装置では、上記の実施例の
図７（ａ）に示したように、積み上げ不純物層４の隙間
にゲート電極１０を埋め込む必要がある。これには、隙
間の深さを利用して、堆積したゲート電極１０を全面エ
ッチングする方法を用いるが、この際、積み上げ不純物
層４の隙間だけではなく、基板の全面にゲート電極が残
ってしまう。この様子と、それをゲート電極形状に加工
する工程を、図９、図１０を用いて説明する。図９
（ａ）は、図６（ａ）に示した基板１を上から見た図で
あり、白抜きの部分が基板の活性領域であり、斜線部分
が素子分離酸化膜３を示す。この表面に積み上げ不純物
層４を形成し、さらに、側壁酸化膜７を形成すると、図
９（ｂ）に示したように、露出した活性領域の寸法が、
側壁酸化膜７の分だけ狭くなる。次に、ゲート酸化膜の
成長、シリコン膜の堆積を行って、前述したように全面
エッチングを行うと、図９（ｃ）に示したように、積み
上げ不純物層４の表面を被っている酸化膜５が露出し、
積み上げ不純物層４の隙間や素子分離酸化膜３上に、シ
リコン膜が残る。

【００３０】そこで、図１０（ａ）に示したように、残
ったシリコン膜をゲート電極１０の形状に加工し、積み
上げ不純物層４の隙間とコンタクトが形成される領域の
みを残す。この際、ゲート電極の幅は、積み上げ不純物
層４の隙間で決まっているので、ゲート電極１０のレジ
ストマスクは、大きいもので構わない。次に、表面を層
間絶縁膜１３で被い、図１０（ｂ）に示したように、ゲ
ート電極１０と積み上げ不純物層４に達するコンタクト
孔を開口する。そして、図１０（ｃ）に示したように、
配線１４の金属パターンを形成して、本発明の半導体装
置を完成する。

【００３１】以上の実施例では、ゲート電極端の拡散層
の深さや不純物分布は、イオン打ち込み法を用いて決め
ていた。イオン打ち込み法は言うまでもなく、不純物イ
オンを加速して基板内部に打ち込む技術であり、このた
め、不純物分布の深さは、加速された不純物イオンのエ
ネルギーに依存する。ＭＯＳＦＥＴの微細化に伴って、
拡散層を浅くすることが要求されるが、このイオン打ち
込み法を用いる限り、低エネルギー化には限界があるの
で、浅接合化にも当然ながら限界が存在する。

【００３２】〈実施例２〉そこで、本発明の第２の実施
例では、先に図２で示したように、ゲート電極が形成さ
れる領域に溝を掘り、この溝の深さでゲート電極端の拡
散層の分布や深さを調整するＭＯＳＦＥＴを作製した。
この例を、図１１〜図１３の工程図を用いて説明する。
実施例１との違いは、図１１（ｅ）に示したように、積
み上げ不純物層４をマスクにして、基板１に溝を掘るこ
とであり、これ以外の工程は、実施例１とまったく同じ
である。

【００３３】図１１（ａ）〜（ｄ）によって、表面が酸
化膜５に覆われた積み上げ不純物層４と素子分離酸化膜
３を有する基板ができる。積み上げ不純物層で囲まれた
基板の活性領域は露出しており、この部分のシリコン
を、図１１（ｅ）のように、所望の深さで除去し、溝を
形成する。この際、露出しているのは、積み上げ不純物
層で囲まれた領域だけなので、このシリコン基板の加工
に際しては、特別にマスクを用意する必要はない。ま
た、溝を掘った後に、酸化膜６’を形成し、これを通し
て、パンチスルーストッパ８をイオン打ち込みを用いて
作る。

【００３４】以後の工程は、実施例１の図７〜図８に示
したものとまったく同じであり、図１２（ａ）に示した
ように、ゲート酸化膜９を成長させ、ゲート電極１０を
前述したような方法で埋め込む。次に、図１２（ｂ）の
ように、積み上げ不純物層４を被っている酸化膜５を選
択的に除去して、ゲート電極１０と積み上げ不純物層の
シリコン膜４を露出させる。そして、図１２（ｃ）に示
したように、イオン打ち込みを行って、ゲート電極端の
拡散層の形状を決める。この際、基板１には溝が形成さ
れているので、この深さの分だけ、実効的に浅い拡散層
が形成されることになる。そして、図１２（ｄ）に示し
たように、ゲート電極１０と積み上げ不純物層４の隙間
を酸化膜１１で埋める。その後、図１３（ａ）に示した
ように、露出したゲート電極１０と積み上げ不純物層４
の表面にのみ、選択的にシリサイド膜１２を形成して、
ゲート電極１０や積み上げ不純物層４の低抵抗化を行
う。最後に、図１３（ｂ）に示したように、層間絶縁膜
１３、コンタクト孔、配線金属１４の形成を行って、図
２に示した構造と同様の半導体装置が完成する。

【００３５】以上の実施例においては、一方の導電型の
ＭＯＳＦＥＴを例にして説明してきた。しかし、最近の
ＬＳＩにおいては、ｎ型のＭＯＳＦＥＴとｐ型のＭＯＳ
ＦＥＴが共存する相補型が一般的であり、本発明のよう
に、従来構造とは異なるＭＯＳＦＥＴにおいても、相補
型が構成できるものでなければならない。ところが、第
２の従来素子として図５に示した積み上げ不純物層型の
ＭＯＳＦＥＴでは、酸化膜からの不純物拡散を用いて実
効的な拡散層を形成しているために、相補型が作りにく
いという欠点があった。これは、酸化膜からの不純物拡
散を行うためには、通常は気層成長法を用いて不純物を
高濃度で含んだ酸化膜を堆積しなければならず、このよ
うな堆積法では、領域によって不純物の種類を変えるこ
とが困難なためである。一方、本発明の半導体装置で
は、イオン打ち込み法を用いて拡散層を形成するので、
このような問題はなく、相補型のＭＯＳＦＥＴを容易に
実現することができる。

【００３６】〈実施例３〉そこで、第３の実施例とし
て、先に図３で説明した相補型のＭＯＳＦＥＴを実現す
る例を図１４〜図１５により説明する。なお、ここでは
図１〔実施例１の図８（ｂ）と同一構造〕に示した半導
体装置と同一構造の例を用いて説明するが、図２〔実施
例２の図１３（ｂ）と同一構造〕に示したようにゲート
形成領域に溝を形成した半導体装置と同一構造のもの、
さらにはこれら両者の構造を組み合わせたものをも使え
ることは言うまでもない。

【００３７】先ず、図１４（ａ）に示したように、半導
体基板１に素子分離酸化膜３を形成した後、ｎ型領域
１”とｐ型領域１’を形成する。これらの領域はウェル
と呼ばれ、本実施例では周知の２重ウェル形成方法を用
いた。次に、図１４（ｂ）に示したように、積み上げ不
純物層となるシリコン膜４を堆積し、さらに、レジスト
マスク２０を形成して、ｎ型ウェルにｐ型の拡散層を形
成するために、ＢＦ₂イオンを打ち込んだ。打ち込み条
件は２０ＫｅＶ、５×１０¹⁵／ｃｍ²程度である。同様
に、ｐ型ウェルにｎ型の拡散層を形成するたのリンイオ
ン打ち込みも、前述したような条件で行う。次に、図１
４（ｃ）に示したように、酸化膜５をマスクにして、積
み上げ不純物層４を分離する。積み上げ不純物層４の分
離は、同一のマスクを用いて行う。次に、図１４（ｄ）
に示したように、積み上げ不純物層４を酸化膜（５、
７）で被い、溝の間隔を狭くする。さらに、図１４
（ｅ）に示したように、パンチスルーストッパ８を形成
するが、ｐ型のＭＯＳＦＥＴではヒ素やアンチモンを、
ｎ型のＭＯＳＦＥＴではボロンやインジュームを打ち込
むので、図に示したように、レジストマスク２０を形成
して所望の領域のみを露出させる。

【００３８】次に、図１５（ａ）に示したように、ゲー
ト酸化膜９を成長させ、ゲート電極１０を埋め込む。そ
して、図１５（ｂ）に示したように、積み上げ不純物層
４の周辺を被う酸化膜（５、７）を選択的に除去し、ゲ
ート電極１０と積み上げ不純物層のシリコン膜４を露出
させる。次に、図１５（ｃ）に示したように、拡散層を
形成するために、一方の領域をレジストマスク２０で被
って、ｐ型のＭＯＳＦＥＴにはボロンを、ｎ型のＭＯＳ
ＦＥＴにはヒ素を導入する。そして、図１５（ｄ）のよ
うに配線層１４を形成して、本発明による相補型のＭＯ
ＳＦＥＴを完成する。

【００３９】

【発明の効果】以上詳述したように本発明により、所期
の目的を達成することができた。すなわち、本発明の半
導体装置の特徴は、積み上げ不純物層型のＭＯＳＦＥＴ
で期待される効果を継承しながら、従来の積み上げ不純
物層型で問題となっていた、ゲート電極端での拡散層形
状の制御や、相補型ＭＯＳＦＥＴが作りにくいなどの欠
点を解消できる点にある。

【００４０】積み上げ不純物層型のＭＯＳＦＥＴで期待
できる効果は、次に示すようなものである。先ず、積み
上げ不純物層は素子分離酸化膜の上に張り出しているの
で、配線金属との接触を、素子分離酸化膜領域で行うこ
とができる。このため、基板の内部に形成される拡散層
領域を小さくすることが可能となり、拡散層容量の低減
に効果がある。さらに、パンチスルーストッパは、ゲー
ト電極の直下にしか形成されないので、これも、拡散層
容量の低減に大きな効果がある。

【００４１】拡散層の低抵抗化にとっても、本発明の半
導体装置は優れた特徴を有している。従来構造のＭＯＳ
ＦＥＴでは、拡散層を低抵抗化するためのシリサイド膜
は、拡散層が浅くなるのに伴って薄くなってきており、
このため、シリサイド膜を形成しても、抵抗は期待した
ほどには下がらなくなっている。一方、本発明の半導体
装置では、積み上げ不純物層によって、実質的な拡散層
が厚くなっているので、シリサイド層も低抵抗化に必要
な十分な厚さを確保することができる。

【００４２】さらに、本発明では、従来の積み上げ不純
物層型のＭＯＳＦＥＴと異なり、ゲート電極端の拡散層
の不純物分布をイオン打ち込み法で制御しているので、
実施例でも説明したように、相補型が作り易く、かつ、
基板に溝を掘る工程と組み合わせることによって、実効
的な拡散層の深さを、イオン打ち込み限界以下にするこ
とができる。このため、本発明のＭＯＳＦＥＴは微細化
しても正常な動作を確保することができる。

【図面の簡単な説明】

【図１】本発明の原理および第１の実施例となる半導体
装置の構造を説明する断面図。

【図２】本発明の原理および第２の実施例となる半導体
装置の構造を説明する断面図。

【図３】本発明の原理および第３の実施例となる半導体
装置の構造を説明する断面図。

【図４】第１の従来素子構造となるＭＯＳＦＥＴの断面
図。

【図５】第２の従来素子構造となる積み上げ不純物層型
ＭＯＳＦＥＴの断面図。

【図６】本発明の第１の実施例となる半導体装置の製造
工程を示す断面図。

【図７】同じく第１の実施例となる半導体装置の製造工
程を示す断面図。

【図８】同じく第１の実施例となる半導体装置の製造工
程を示す断面図。

【図９】同じく第１の実施例となる半導体装置の製造工
程を示す平面図。

【図１０】同じく第１の実施例となる半導体装置の製造
工程を示す平面図。

【図１１】同じく第２の実施例となる半導体装置の製造
工程を示す断面図。

【図１２】同じく第２の実施例となる半導体装置の製造
工程を示す断面図。

【図１３】同じく第２の実施例となる半導体装置の製造
工程を示す断面図。

【図１４】同じく第３の実施例となる相補型半導体装置
の製造工程を示す断面図。

【図１５】同じく第３の実施例となる相補型半導体装置
の製造工程を示す断面図。

【符号の説明】

１…半導体基板、２…高濃度不純物領
域、３…素子分離酸化膜、４…積み上げ不
純物層、４’、４”…積み上げ不純物層からの不純物拡
散で形成された半導体基板内部の拡散層、
５…酸化膜、５’…不純物を高濃度で含む
酸化膜、６、６’…酸化膜、７…側壁酸
化膜、８…パンチスルーストッパ、９…ゲート酸
化膜、１０…ゲート電極、１１…側壁酸
化膜、１２…シリサイド膜、１３…層間絶
縁膜、１４…配線、２０…レジス
トマスク。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/336 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】（１）素子間分離酸化膜を備えた一導電形
の半導体基板を用意し、この表面に基板と反対導電形の
不純物を含んだ半導体膜を形成する工程、（２）前記半
導体膜の表面に絶縁膜を堆積する工程、（３）絶縁膜が
堆積された半導体膜を、一組の電極に分離して半導体基
板表面の一部を露出させる工程、（４）前記半導体膜お
よび露出した半導体基板表面に酸化膜を成長させる工
程、（５）前記半導体膜および前記半導体膜上の絶縁膜
の側壁にのみ、第１の側壁絶縁膜を形成する工程、
（６）一組の電極をマスクにして、基板の内部に一導電
形の不純物を導入しパンチスルーストッパ領域を形成す
る工程、（７）ゲート絶縁膜を形成する工程、（８）ゲ
ート電極を形成する工程、（９）一組の電極上に堆積さ
れた絶縁膜と第１の側壁絶縁膜とを除去する工程、（１
０）半導体基板に反対導電形の不純物を導入してソース
・ドレイン拡散領域を形成する工程、（１１）ゲート電
極および一組の電極の側壁にのみ、第２の側壁絶縁膜を
形成する工程、（１２）ゲート電極および一組の電極の
表面に、金属を主成分とする導電膜を形成する工程、お
よび（１３）ゲート電極、並びに一組の電極に接する配
線を形成する工程を有して成ることを特徴とする半導体
装置の製造方法。
【請求項２】工程（５）の半導体膜および半導体膜上の
絶縁膜の側壁にのみ、第１の側壁絶縁膜を形成する工程
と、工程（６）の一組の電極をマスクにして、基板の内
部に一導電形の不純物を導入しパンチスルーストッパ領
域を形成する工程との間に、一組の電極及び第１の側壁
絶縁膜をマスクにして半導体基板上に所定深さの溝を形
成する工程を付加して成ることを特徴とする請求項１に
記載の半導体装置の製造方法。
【請求項３】（１）導電型の異なる複数の半導体領域を
具備し、かつ、素子間分離領域が形成されている半導体
基板を用意し、この表面に半導体膜を形成する工程、
（２）前記半導体膜の一部を被う有機膜を形成して、こ
の有機膜で被われていない領域に一導電形の不純物を導
入する工程、（３）前記工程（２）において有機膜で被
われていた領域にのみ工程（２）と同じ方法で反対導電
形の不純物を導入する工程、（４）前記半導体膜の表面
に絶縁膜を堆積する工程、（５）絶縁膜が堆積された前
記半導体膜を、一組の電極に分離し、半導体基板表面の
一部を露出させる工程、（６）前記半導体膜および露出
した半導体基板表面に酸化膜を成長させる工程、（７）
前記半導体膜および半導体膜上の絶縁膜の側壁にのみ、
第１の側壁絶縁膜を形成する工程、（８）所望の領域を
被う有機膜を形成して、一組の電極をマスクにして、基
板の内部に一導電形の不純物を導入しパンチスルースト
ッパ領域を形成する工程、（９）工程８において有機膜
で被われていた領域に、工程（８）と同じ方法を用いて
反対導電形の不純物を導入しパンチスルーストッパ領域
を形成する工程、（１０）ゲート絶縁膜を形成する工
程、（１１）ゲート電極を形成する工程、（１２）一組
の電極上の絶縁膜と前記第１の側壁絶縁膜のみを除去す
る工程、（１３）所望の領域を被う有機膜を形成して、
反対導電形の不純物を導入して第１のソース・ドレイン
拡散領域を形成する工程、（１４）工程（１３）におい
て有機膜で被われていた領域に、工程（１３）と同じ方
法を用いて一導電形の不純物を導入して第２のソース・
ドレイン拡散領域を形成する工程、（１５）ゲート電極
および一組の電極の側壁にのみ、第２の側壁絶縁膜を形
成する工程、（１６）ゲート電極および一組の電極の表
面に、金属を主成分とする導電膜を形成する工程、およ
び（１７）ゲート電極、並びに一組の電極に接する配線
を形成する工程を有して成ることを特徴とする半導体装
置の製造方法。
【請求項４】一組の電極である半導体膜の表面および側
壁を被う絶縁膜は、ボロンもしくはリン、もしくは、そ
の両方を高濃度で含む酸化膜であり、かつ、この酸化膜
を、フッ酸の蒸気を含む雰囲気中で除去することを特徴
とする請求項１乃至３の何れか一つに記載の半導体装置
の製造方法。
【請求項５】半導体膜をシリコン膜で構成すると共に、
絶縁膜をシリコン酸化膜で形成する工程として成ること
を特徴とする請求項1乃至４の何れか一つに記載の半導
体装置の製造方法。
【請求項６】一組の電極表面に形成する導電膜を、タン
グステン、モリブデン、タンタルおよびこれら金属のシ
リサイドからなる群の少なくとも１種の高融点金属で形
成したことを特徴とする請求項１乃至５の何れか一つに
記載の半導体装置の製造方法。