KR100217899B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 얕은(Shallow) 접합 영역(Junction region)을 형성하기 위하여 게이트 전극 양측부의 실리콘 기판에 비정질 영역을 형성한 후 상기 비정질 영역에 불순물 이온을 주입하여 접합 영역을 형성하므로써 이온 주입시 채널링 현상의 발생이 방지되고, 상기 비정질 영역에서 불순물 이온의 확산 속도가 저하되어 얕은 접합 영역을 형성할 수 있다. 따라서 소자의 동작시 펀치 쓰루우 현상이 발생되지 않아 소자의 신뢰성이 향상될 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
Description
제1(a)도 내지 제1(e)도는 본 발명의 제1 실시예를 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(c)도는 본 발명의 제2 실시예를 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 게이트 전극
3 및 13 : 산화막 4 및 14 : 비정질 영역
5 및 15 : 접합 영역
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 접합 영역(Junction region)의 깊이를 얕게 형성할 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 트랜지스터의 크기도 감소되는데, 이를 위하여 접합 영역을 0.15 내지 0.2㎛ 정도로 얕게 형성시키는 기술이 요구된다.
종래에는 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하고, 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성한 후 전체 상부면에 스크린(Screen)물질로써 산화막을 형성한다. 그리고 상기 게이트 전극 양측부의 상기 실리콘 기판에 붕소(B)와 같은 불순물 이온을 주입하여 접합 영역을 형성한 후 상기 주입된 불순물 이온을 활성화시키기 위해 열처리를 실시한다. 그런데 상기 불순물 이온 주입시 상기 실리콘 기판은 단결정 상태이기 때문에 상기 주입되는 불순물 이온이 실리콘 결정과 결정 사이를 통과하여 설정된 깊이보다 더 깊게 주입되는 현상이 발생된다. 이를 채널링(Channeling) 현상이라 한다. 그래서 상기 채널링 현상의 발생을 방지하기 위하여 상기 산화막의 두께를 조절하거나, 불순물 이온의 주입 각도를 예를들어 7° 정도로 조절하는데, 상기 붕소(B) 이온의 경우 채널링 현상이 많이 발생되며, 열처리시 원자의 확산률이 높은 특성을 가지기 때문에 상기 접합 영역(4)의 깊이를 정확히 조절하기 어렵다. 그러므로 이러한 문제점으로 인해 소자의 동작시 펀치 쓰루우(Punch through)현상이 발생되며, 이로 인해 소자의 신뢰성이 저하된다.
따라서 본 발명은 게이트 전극 양측부의 실리콘 기판에 비정질 영역을 형성한 후 상기 비정질 영역에 불순물 이온을 주입하여 접합 영역을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 단계로부터 전체 상부면에 산화막을 형성한 후 상기 게이트 전극 양측부의 상기 실리콘 기판에 비정질 영역을 형성하는 단계와, 상기 단계로부터 상기 비정질 영역의 깊이를 증가시키기 위하여 저온에서 1차 열처리하는 단계와, 상기 단계로부터 상기 비정질 영역의 상부에 불순물 이온을 주입하여 접합 영역을 형성하는 단계와, 상기 단계로부터 상기 주입된 불순물 이온을 활성화시키기 위해 고온에서 2차 열처리하는 단계로 이루어지는 것을 특징으로 하며, 상기 비정질 영역은 실리콘 이온 주입에 의해 형성되는 것을 특징으로 한다. 또한 본 발명에 따른 다른 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 단계로부터 전체 상부면에 산화막을 형성한 후 상기 게이트 전극 양측부의 상기 실리콘 기판에 비정질 영역을 형성하는 단계와, 상기 단계로부터 상기 비정질 영역에 불순물 이온을 주입하여 접합 영역을 형성하는 단계와, 상기 단계로부터 상기 주입된 불순물 이온을 활성화시키기 위하여 고온에서 열처리하는 단계로 이루어지는 것을 특징으로 하며, 상기 비정질 영역은 BF2이온 주입에 의해 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제1(a)도 내지 제1(e)도는 본 발명의 제1 실시예를 설명하기 위한 소자의 단면도로서,
제1(a)도는 실리콘 기판(1)상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극(2)을 형성한다. 그리고 전체 상부면에 스크린 물질로써 산화막(3)을 100 내지 200Å의 두께로 형성한 상태의 단면도이다.
제1(b)도는 상기 게이트 전극(2) 양측부의 상기 실리콘 기판(1)에 실리콘 이온(Si+ 28)을 주입하여 비정질 영역(4)을 형성한 상태의 단면도로서, 상기 비정질 영역(4)의 깊이는 0.15 내지 0.2㎛ 정도가 되도록 한다.
제1(c)도는 400 내지 600℃의 저온에서 80 내지 100분동안 1차 열처리한 상태의 단면도로서, 상기 1차 열처리에 의해 상기 비정질 영역(4)의 깊이가 0.25 내지 0.3㎛정도로 증가된다.
제1(d)도는 상기 비정질 영역(4)의 상부에 붕소(B)와 같은 불순물 이온을 주입하여 접합 영역(5)을 형성한 상태의 단면도로서, 이때 상기 비정질 영역(4)에서 실리콘 원자의 구조는 불규칙하기 때문에 채널링 현상이 발생되지 않는다.
제1(e)도는 상기 주입된 불순물 이온을 활성화시키기 위해 950 내지 1100℃의 고온에서 5내지 15초 동안 2차 열처리한 상태의 단면도로서, 이때 상기 비정질 영역(4)에서 상기 불순물 이온의 확산 속도는 느려지기 때문에 상기 접합 영역(5)의 깊이 증가가 방지된다.
제2(a)도 내지 제2(c)도는 본 발명의 제2 실시예를 설명하기 위한 소자의 단면도로서,
제2(a)도는 실리콘 기판(11) 상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극(12)을 형성한다. 그리고 전체 상부면에 스크린 물질로써 산화막(13)을 100 내지 200Å의 두께로 형성한 상태의 단면도이다.
제2(b)도는 상기 게이트 전극(12) 양측부의 상기 실리콘 기판(11)에 BF2이온을 주입하여 비정질영역(14)을 형성한 상태의 단면도로서, 이때 이온 주입 에너지를 60 내지 80KeV 로 하고, 도즈 량을 2.0E15 내지 5.0E15 퀸텀(Quantum)/㎠으로 하여 상기 비정질 영역(14)의 깊이가 0.15 내지 0.2㎛ 정도가 되도록 한다.
제2(c)도는 상기 비정질 영역(14)에 붕소(11B+)과 같은 불순물 이온을 주입하여 접합 영역(15)을 형성한 상태의 단면도로서, 상기 비정질 영역(14)에서 실리콘 원자의 구조는 불규칙하기 때문에 채널링 현상이 발생되지 않는다. 이때 이온 주입 에너지를 20 내지 40 KeV로 하고, 도즈 량을 1.5E15 내지 3.0E15 퀀텀/㎠이 되도록 한다. 이후 950 내지 1100℃의 온도에서 5내지 15초동안 열처리하여 상기 주입된 불순물 이온을 활성화시키는데, 상기 열처리시 상기 비정질 영역(14)에서 상기 불순물 이온의 확산 속도는 느려지기 때문에 상기 접합 영역(15)의 깊이 증가가 방지된다.
상술한 바와 같이 본 발명에 의하면 게이트 전극 양측부의 실리콘 기판에 비정질 영역을 형성한 후 상기 비정질 영역에 불순물 이온을 주입하여 접합 영역을 형성하므로써 이온 주입시 채널링 현상의 발생이 방지되며, 불순물 이온의 확산 속도가 저하되어 얕은 접합 영역을 형성할 수 있다. 따라서 소자의 동작시 펀치 쓰루우 현상이 발생되지 않아 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.
Claims (8)
- 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성한 후, 상기 폴리실리콘층 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계와, 전체 상부면에 산화막을 형성한 후, 상기 게이트 전극 양측부의 상기 실리콘 기판에 비정질 영역을 활성하는 단계와, 상기 비정질 영역의 깊이를 증가시키기 위해 저온에서 1차 열처리하는 단계와, 상기 비정질 영역의 상부에 불순물 이온을 주입하여 접합 영역을 형성하는 단계와, 상기 주입된 불순물 이온을 활성화시키기 위해 고온에서 2차 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 산화막은 100 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 비정질 영역은 실리콘 이온 주입에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1 또는 제3항에 있어서, 상기 비정질 영역은 0.15 내지 0.2㎛ 의 깊이로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 1차 열처리는 상기 비정질 영역의 깊이가 0.25 내지 0.3㎛로 증가되는 시점까지 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1 또는 제5항에 있어서, 상기 1차 열처리는 400 내지 600℃의 온도에서 80 내지 100분 동안 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 불순물 이온은 붕소인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서, 상기 2차 열처리는 950 내지 1100℃의 온도에서 5내지 15초 동안 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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