JPH03209836A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03209836A JPH03209836A JP509790A JP509790A JPH03209836A JP H03209836 A JPH03209836 A JP H03209836A JP 509790 A JP509790 A JP 509790A JP 509790 A JP509790 A JP 509790A JP H03209836 A JPH03209836 A JP H03209836A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に絶縁ゲート
型電界効果トランジスタ（以下ＭＯ３ＦＥＴと記す）を
有する半導体装置の製造方法に関する。
型電界効果トランジスタ（以下ＭＯ３ＦＥＴと記す）を
有する半導体装置の製造方法に関する。
従来のＭＯＳＦＥＴは、第３図に示すように、ｎ型不純
物を含有するシリコン基板１の表面に設けた厚い５ｉ０
２からなるフィールド酸化膜２によって区画された素子
形成領域の表面に設けたゲート酸化膜３と、ゲート酸化
膜３の上に設けてリンをドーピングし高導電体にした多
結晶シリコン層からなるゲー）−電極４と、クー１〜電
極４に整合して素子形成領域にホウ素をイオン注入して
設けたｐ型のソース・ドレイン領域５とを有してＭＯＳ
ＦＥＴを構成する。
物を含有するシリコン基板１の表面に設けた厚い５ｉ０
２からなるフィールド酸化膜２によって区画された素子
形成領域の表面に設けたゲート酸化膜３と、ゲート酸化
膜３の上に設けてリンをドーピングし高導電体にした多
結晶シリコン層からなるゲー）−電極４と、クー１〜電
極４に整合して素子形成領域にホウ素をイオン注入して
設けたｐ型のソース・ドレイン領域５とを有してＭＯＳ
ＦＥＴを構成する。
上述した従来の半導体装置の製造方法は、ゲート電極及
びフィールド酸化膜をマスクとして上方から加速したホ
ウ素イオンを素子形成領域内にイオン注入し、熱処理に
より結晶性の回復とそれに伴うｐ型不純物の活性化を行
うが、集積回路を構成する為に必要な配線層及び眉間絶
縁膜の形成や平坦化に不可欠な高温熱処理を経過する間
にホウ素が熱的に拡散して深さ方向と横方向に拡大して
行く。この結果、従来のｐチャネル型ＭＯ５ＦＥＴはソ
ース・ドレイン領域がゲート電極の下部に入り込んだ構
造に形成され、第１にソース領域とドレイン領域との間
のパンチスルー耐圧を一定値以上に保つためには集積回
路の微細化に反するにも拘らずゲート長を長くしなけれ
ばならない。第２にゲート電極とソース・トレイン領域
との結合容量が大きいという欠点がある。
びフィールド酸化膜をマスクとして上方から加速したホ
ウ素イオンを素子形成領域内にイオン注入し、熱処理に
より結晶性の回復とそれに伴うｐ型不純物の活性化を行
うが、集積回路を構成する為に必要な配線層及び眉間絶
縁膜の形成や平坦化に不可欠な高温熱処理を経過する間
にホウ素が熱的に拡散して深さ方向と横方向に拡大して
行く。この結果、従来のｐチャネル型ＭＯ５ＦＥＴはソ
ース・ドレイン領域がゲート電極の下部に入り込んだ構
造に形成され、第１にソース領域とドレイン領域との間
のパンチスルー耐圧を一定値以上に保つためには集積回
路の微細化に反するにも拘らずゲート長を長くしなけれ
ばならない。第２にゲート電極とソース・トレイン領域
との結合容量が大きいという欠点がある。
＝３
本発明の半導体装置の製造方法は、−導電型半導体基板
の一生面に選択的にフィールド絶縁膜を設けて素子形成
領域を区画し前記素子形成領域の表面にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜を含む表面に導体層
を堆積し前記導体層上にパターニングしたホトレジスト
膜を形成する工程と、前記ホトレジスト膜をマスクとし
て前記導体層をエツチングしゲート電極を形成する工程
と、前記ホトレジスト膜及び前記フィールド絶縁膜をマ
スクとして前記半導体基板の法線方向に対して傾斜させ
且つ前記法線を軸として回転させたイオンビームにより
不純物をイオン注入して前記素子形成領域内に一導電型
又は逆導電型のイオン注入層を設ける工程と、前記グー
１〜電極の側面にのみ絶縁膜の側壁部を設け前記側壁部
及び前記ゲート電極並びに前記フィールド絶縁膜をマス
クとして前記素子形成領域内に逆導電型の不純物イオン
をイオン注入する工程を含んで構成される。
の一生面に選択的にフィールド絶縁膜を設けて素子形成
領域を区画し前記素子形成領域の表面にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜を含む表面に導体層
を堆積し前記導体層上にパターニングしたホトレジスト
膜を形成する工程と、前記ホトレジスト膜をマスクとし
て前記導体層をエツチングしゲート電極を形成する工程
と、前記ホトレジスト膜及び前記フィールド絶縁膜をマ
スクとして前記半導体基板の法線方向に対して傾斜させ
且つ前記法線を軸として回転させたイオンビームにより
不純物をイオン注入して前記素子形成領域内に一導電型
又は逆導電型のイオン注入層を設ける工程と、前記グー
１〜電極の側面にのみ絶縁膜の側壁部を設け前記側壁部
及び前記ゲート電極並びに前記フィールド絶縁膜をマス
クとして前記素子形成領域内に逆導電型の不純物イオン
をイオン注入する工程を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｎ型シリコン基板１
の一生面に選択的にフィールド酸化膜２を設けて素子形
成領域を区画し、素子形成領域の表面を熱酸化してゲー
ト酸化１１３を設ける。次に、ゲート酸化Ｍ３の上に、
ＣＶ Ｄ （ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法により多結晶シリコン膜４を０．３μｍ
の厚さに堆積し、リン等の不純物を拡散する。次に、多
結晶シリコン膜４の上にホトレジスト膜８を塗布してパ
ターニングする。
の一生面に選択的にフィールド酸化膜２を設けて素子形
成領域を区画し、素子形成領域の表面を熱酸化してゲー
ト酸化１１３を設ける。次に、ゲート酸化Ｍ３の上に、
ＣＶ Ｄ （ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法により多結晶シリコン膜４を０．３μｍ
の厚さに堆積し、リン等の不純物を拡散する。次に、多
結晶シリコン膜４の上にホトレジスト膜８を塗布してパ
ターニングする。
次に、第１図（ｂ）に示すように、ホトレジスト膜８を
マスクとしてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ−ＩｏｎＥ
ｔｃｈｉｎｇ）等のプラズマエツチングにより多結晶シ
リコン膜４をエツチング除去してゲート電極４ａを形成
する。次に、ホトレジスト膜８をマスクとしてリンイオ
ンを加速エネルギー１５０ｋｅＶ。
マスクとしてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ−ＩｏｎＥ
ｔｃｈｉｎｇ）等のプラズマエツチングにより多結晶シ
リコン膜４をエツチング除去してゲート電極４ａを形成
する。次に、ホトレジスト膜８をマスクとしてリンイオ
ンを加速エネルギー１５０ｋｅＶ。
ドーズ量５ Ｘ １０ ”ｃｍ−２の条件でイオンビー
ムを− 基板表面の法線方向に対して１０°±３°に傾けて法線
を軸として１秒間に１回の速度で回転させながら入射さ
せると共にシリコン基板を移動させてリンイオン７を基
板表面に導入する。リンイオン７は、投影深さＲｐ （
Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）が０．２μｍ、標準
偏差（△Ｒｐ）が０．０６μｍであって、０．３μｍの
厚さのゲート電極のみをマスクにした場合は、ＭＯＳＦ
ＥＴのチャネル部分におよそ５ Ｘ １０１２ｃｍ−２
のリンが到達ししきい値を大幅に変化させることになる
が、当実施例に於ては厚さ０．５μｍのホトレジスト膜
８がゲート電極とともにマスクの働きをして、ＭＯＳＦ
ＥＴの特性を変動させる程のリン原子が通過することは
ない。また、法線に対して斜めに回転しながらイオンを
注入することによって、ホトレジスト膜の影によって起
こる左右の非対称を防止できるのみでなく、より一層ゲ
ート電極下部方向へリンを拡散させることができ、ひい
てはソース・ドレイン間のパンチスルー抑制効果を発揮
する。
ムを− 基板表面の法線方向に対して１０°±３°に傾けて法線
を軸として１秒間に１回の速度で回転させながら入射さ
せると共にシリコン基板を移動させてリンイオン７を基
板表面に導入する。リンイオン７は、投影深さＲｐ （
Ｐｒｏｊｅｃｔｅｄ Ｒａｎｇｅ）が０．２μｍ、標準
偏差（△Ｒｐ）が０．０６μｍであって、０．３μｍの
厚さのゲート電極のみをマスクにした場合は、ＭＯＳＦ
ＥＴのチャネル部分におよそ５ Ｘ １０１２ｃｍ−２
のリンが到達ししきい値を大幅に変化させることになる
が、当実施例に於ては厚さ０．５μｍのホトレジスト膜
８がゲート電極とともにマスクの働きをして、ＭＯＳＦ
ＥＴの特性を変動させる程のリン原子が通過することは
ない。また、法線に対して斜めに回転しながらイオンを
注入することによって、ホトレジスト膜の影によって起
こる左右の非対称を防止できるのみでなく、より一層ゲ
ート電極下部方向へリンを拡散させることができ、ひい
てはソース・ドレイン間のパンチスルー抑制効果を発揮
する。
次に、第１図（ｃ）に示すように、ホトレジス−６＝
ト膜８を除去した後、酸化シリコン膜を全面に堆積して
エッチバックし、ゲート電極４ａの側面にのみ側壁部６
を形成し、ゲート電極４ａ及び側壁部６をマスクとして
素子形成領域にホウ素イオン９をイオン注入する。
エッチバックし、ゲート電極４ａの側面にのみ側壁部６
を形成し、ゲート電極４ａ及び側壁部６をマスクとして
素子形成領域にホウ素イオン９をイオン注入する。
次に、第１図（ｄ）に示すように、高温アニールを行い
イオン注入層を活性化してソース・ドレイン領域のｐ＋
型型数散層１０形成される。ホウ素は拡散係数が大きい
ので拡散領域が大きく拡がって深く押し込まれる。前工
程で注入されたリンは、ホウ素と比較して濃度が２桁小
さいのでホウ素が注入されたところは補償されてｐ＋型
型数散層１０なるが、ゲート電極４ａ直下のチャネル領
域側では側壁部６をマスクとする位置のずれがあるため
補償されずに残り、高濃度のｎ＋型型数散層１５形成し
て深部に於けるソース・ドレイン間のパンチスルー耐圧
を向上させる。
イオン注入層を活性化してソース・ドレイン領域のｐ＋
型型数散層１０形成される。ホウ素は拡散係数が大きい
ので拡散領域が大きく拡がって深く押し込まれる。前工
程で注入されたリンは、ホウ素と比較して濃度が２桁小
さいのでホウ素が注入されたところは補償されてｐ＋型
型数散層１０なるが、ゲート電極４ａ直下のチャネル領
域側では側壁部６をマスクとする位置のずれがあるため
補償されずに残り、高濃度のｎ＋型型数散層１５形成し
て深部に於けるソース・ドレイン間のパンチスルー耐圧
を向上させる。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、ｐ型シリコン基板１１の一
生面に選択的にチャネル・ストッパ１２及びフィールド
酸化膜２を設けて素子形成領域を区画し、素子形成領域
の表面に第１図（ａ）。
生面に選択的にチャネル・ストッパ１２及びフィールド
酸化膜２を設けて素子形成領域を区画し、素子形成領域
の表面に第１図（ａ）。
（ｂ）の工程と同様の工程でゲート酸化膜３．厚さ０．
２μｍのゲート電極４．ホトレジスト膜８をそれぞれ設
ける。次に、第１の実施例と同様にホトレジスト膜８を
マスクとして基板表面の法線に対して１０°±３°傾け
たリン・イオン７のビームを回転させながら入射し、素
子形成領域内にリンイオン７を導入する。この工程によ
って、ゲート電極の端部より中央に向ってリンフが導入
される。
２μｍのゲート電極４．ホトレジスト膜８をそれぞれ設
ける。次に、第１の実施例と同様にホトレジスト膜８を
マスクとして基板表面の法線に対して１０°±３°傾け
たリン・イオン７のビームを回転させながら入射し、素
子形成領域内にリンイオン７を導入する。この工程によ
って、ゲート電極の端部より中央に向ってリンフが導入
される。
次に、第２図（ｂ）に示すように、ホトレジス）Ｍ８を
除去した後、ゲート電＠４の側面に側壁部６を０．１μ
ｍの厚さに設け、側壁部６及びゲート電極４をマスクと
してヒ素イオン１３を浅くイオン注入する。
除去した後、ゲート電＠４の側面に側壁部６を０．１μ
ｍの厚さに設け、側壁部６及びゲート電極４をマスクと
してヒ素イオン１３を浅くイオン注入する。
次に、第２図（ｃ）に示すように、熱処理によってリン
及びヒ素注入層を活性化し深いｎ−型拡散層１４と浅い
ｎ＋型型数散層１５らなるＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造のＭＯＳ）ランジスタを構
成する。
及びヒ素注入層を活性化し深いｎ−型拡散層１４と浅い
ｎ＋型型数散層１５らなるＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造のＭＯＳ）ランジスタを構
成する。
以上説明したように、本発明はゲート電極上にホトレジ
スト膜を残したまま半導体基板の法線に対して傾斜させ
且つ法線を軸として回転するイオンビームにより不純物
をイオン注入することにより、高エネルギーで不純物を
導入しても不純物イオンがゲート電極をつき抜けさせず
に不純物をゲート電極端部より内側に入れることができ
るため、出来上ったＭＯＳＦＥＴは （Ａ）空乏層力ζ広がり易い為パンチスルー耐圧を下げ
ている基板深部に、基板と同導電型不純物を上記方法で
導入してプロファイルの頂点がパンチスルーを起こして
いるところと同じ深さに来る様にし、かつ、ソース・ト
レイン領域に補償されてしまわないほど離間した構造を
持たせてパンチスルーを起しに＜（、従ってより微細な
ゲート長を実現できるという効果がある。
スト膜を残したまま半導体基板の法線に対して傾斜させ
且つ法線を軸として回転するイオンビームにより不純物
をイオン注入することにより、高エネルギーで不純物を
導入しても不純物イオンがゲート電極をつき抜けさせず
に不純物をゲート電極端部より内側に入れることができ
るため、出来上ったＭＯＳＦＥＴは （Ａ）空乏層力ζ広がり易い為パンチスルー耐圧を下げ
ている基板深部に、基板と同導電型不純物を上記方法で
導入してプロファイルの頂点がパンチスルーを起こして
いるところと同じ深さに来る様にし、かつ、ソース・ト
レイン領域に補償されてしまわないほど離間した構造を
持たせてパンチスルーを起しに＜（、従ってより微細な
ゲート長を実現できるという効果がある。
−
（Ｂ）薄膜化が進む半導体集積回路のＬＤＤ型ＭＯ８Ｆ
ＥＴに沿ってゲート下のつきぬけがなく、幅広いｎ−く
又はｐ−）型層を形成できる効果がある。
ＥＴに沿ってゲート下のつきぬけがなく、幅広いｎ−く
又はｐ−）型層を形成できる効果がある。
ここで、（Ａ）の効果については、実験結果を第４図に
示す。ｐチャネル型のＭＯＳＦＥＴに於いては、パンチ
スルー耐圧として最小電圧を維持するための最小ゲート
電極長は、不純物（ｎ型）の注入エネルギーが特定の値
のところで、最小となる。一方ｎチャネル型の場合は単
調に増大していくが、変化は小さい。
示す。ｐチャネル型のＭＯＳＦＥＴに於いては、パンチ
スルー耐圧として最小電圧を維持するための最小ゲート
電極長は、不純物（ｎ型）の注入エネルギーが特定の値
のところで、最小となる。一方ｎチャネル型の場合は単
調に増大していくが、変化は小さい。
第１図（ａ）〜（ｄ）及び第２図（ａ）〜（Ｃ）は、本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図は従来の半導体装
置の一例を示す断面図、第４図は本発明のリンイオン注
入エネルギーと最小ゲート長の関係を示す図である。 １・・・ｎ型シリコン基板、２・・・フィールド酸化−
１０− 膜、３・・・ゲート酸化膜、４・・・ゲート電極、５・
・・ソース・ドレイン領域、６・・・側壁部、７・・・
リンイオン、８・・・ホトレジスト膜、９・・・ポウ素
イオン、１０・・・ｐ＋型型数散層１１・・・ｐ型シリ
コン基板、１２・・・チャネルストッパ、１３・・・ヒ
素イオン、１４・・・ｎ−型拡散層、１５・・・ｎ＋型
型数散層１６・・・リンイオン注入層。
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図は従来の半導体装
置の一例を示す断面図、第４図は本発明のリンイオン注
入エネルギーと最小ゲート長の関係を示す図である。 １・・・ｎ型シリコン基板、２・・・フィールド酸化−
１０− 膜、３・・・ゲート酸化膜、４・・・ゲート電極、５・
・・ソース・ドレイン領域、６・・・側壁部、７・・・
リンイオン、８・・・ホトレジスト膜、９・・・ポウ素
イオン、１０・・・ｐ＋型型数散層１１・・・ｐ型シリ
コン基板、１２・・・チャネルストッパ、１３・・・ヒ
素イオン、１４・・・ｎ−型拡散層、１５・・・ｎ＋型
型数散層１６・・・リンイオン注入層。
Claims (1)
- 一導電型半導体基板の一主面に選択的にフィールド絶縁
膜を設けて素子形成領域を区画し前記素子形成領域の表
面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
を含む表面に導体層を堆積し前記導体層上にパターニン
グしたホトレジスト膜を形成する工程と、前記ホトレジ
スト膜をマスクとして前記導体層をエッチングしゲート
電極を形成する工程と、前記ホトレジスト膜及び前記フ
ィールド絶縁膜をマスクとして前記半導体基板の法線方
向に対して傾斜させ且つ前記法線を軸として回転させた
イオンビームにより不純物をイオン注入して前記素子形
成領域内に一導電型又は逆導電型のイオン注入層を設け
る工程と、前記ゲート電極の側面にのみ絶縁膜の側壁部
を設け前記側壁部及び前記ゲート電極並びに前記フィー
ルド絶縁膜をマスクとして前記素子形成領域内に逆導電
型の不純物イオンをイオン注入する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509790A JP2830267B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509790A JP2830267B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209836A true JPH03209836A (ja) | 1991-09-12 |
| JP2830267B2 JP2830267B2 (ja) | 1998-12-02 |
Family
ID=11601879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP509790A Expired - Lifetime JP2830267B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830267B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
-
1990
- 1990-01-12 JP JP509790A patent/JP2830267B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830267B2 (ja) | 1998-12-02 |
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