KR100251989B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 분야
반도체 소자 제조.
2. 발명이 해결하려고 하는 기술적 과제
채널 스톱영역 및 P+소오스 및 드레인 형성을 위해 BF2 +또는 B+를 사용할 경우, 문턱전압이 천이되고 B+의 채널링 현상으로 얕은 접합을 형성하기 어려운 문제를 해결하기 위함.
3. 발명의 해결방법의 요지
MOSFET의 채널스톱영역 및 소오스/드레인을 Ga+를 이용하여 형성함으로써 채널스톱영역의 불순물의 확산으로 인한 문턱전압의 변화를 방지하고 얕은 접합구조의 소오스 및 드레인을 실현함.
4. 발명의 중요한 용도
반도체 소자의 제조에 이용됨.

Description

반도체소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 채널스톱(channel stop) 영역의 불순물의 확산으로 인한 문턱전압의 변화를 방지하고 얕은 접합구조의 소오스 및 드레인을 실현할 수 있는 MOSFET 제조방법에 관한 것이다.
MOSFET 제조에 있어서, 종래에는 채널 스톱영역 형성을 위한 불순물로서, BF2 +또는 B+를 사용해 왔는데, 이는 원자량이 가벼워 불순물 주입후 어닐링 공정을 거치게 되면 불순물이 활성영역으로 확산되어 MOSFET의 문턱전압을 천이시키는 문제를 유발하였다.
또한, P+소오스 및 드레인 형성시에도 BF2 +또는 B+를 사용해왔다. 그러나 B+를 사용할 경우에는 B+의 채널링 현상으로 얕은 접합(shallow junction) 을 형성하기 어렵다. BF2 +이온을 이용하게 되면 채널링 현상은 다소 감소시킬 수 있으나, 잔류하는 F이온이 후속 열처리공정에서 분리(segregation)되어 표면에 결함(stacking fault)을 형성하고 또한 접합영역에 침투하여 소자의 성능을 저하시키는 문제가 있었다.
본 발명은 MOSFET의 채널스톱영역 및 소오스/드레인을 Ga+를 이용하여 형성함으로서 채널스톱영역의 불순물의 확산으로 인하 문턱전압의 변화를 방지하고 얕은 접합구조의 소오스 및 드레인을 실현할 수 있는 반도체소자 제조방법을 제공하는 것을 그 목적으로 한다.
도1a 및 도1b는 본 발명에 의한 MOSFET 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드산화막
3 : 질화막 4 : 포토레지스트패턴
5 : 필드산화막 6 : 게이트전극
7 : 소오스 및 드레인
상기 목적을 달성하기 위한 본 발명은, 반도체 기판의 소자분리영역에 채널 스톱영역 형성을 위해 Ga+이온을 주입하는 제1 단계; 상기 소자분리영역에 소자분리막을 형성하는 제2 단계; 반도체 기판의 활성영역 상에 게이트 산화막 및 게이트 전극을 형성하는 제3 단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 소오스 및 드레인 형성을 위해 Ga+이온을 주입하는 제4단계를 포함하는 반도체 소자 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도1a 및 도1b에 본 발명에 의한 MOSFET 제조방법을 도시하였다.
즉, 도1a에 도시한 바와 같이 반도체기판(1)상에 패드산화막(2)과 질화막(3)을 차례로 형성하고, 질화막(3) 상에 소자분리영역 형성을 위한 소정의 포토레지스트패턴(4)을 형성한 후, 포토레지스트패턴(4)을 마스크로 하여 상기 질화막(3)과 패드산화막(2)을 식각하여 반도체기판(1) 소정부위의 소자분리영역을 노출시킨다. 이어서 채널스톱 이온주입을 행하는바, AMU(atomic mass unit)가 큰 Ga+이온을 60keV 내지 80keV의 이온주입에너지에서 1.0E11 내지 1.0E13의 도우즈로 기판에 주입하여 채널스톱영역을 형성한다.
이어서, 도1b에 도시된 바와 같이 상기 포토레지스트패턴 제거한 후, 필드 산화공정을 행하여 소자분리영역에 필드산화막(5)을 형성한다. 이때, 필드산화막 형성 공정 온도가 높기 때문에 종래와 같이 AMU가 작은 BF2 +또는 B+를 사용하여 채널스톱영역을 형성할 경우에는 측면확산이 일어나게 되나, 상기와 같이 AMU가 큰 Ga+이온을 주입하여 채널스톱영역을 형성함으로써 이러한 측면확산을 방지할 수 있고 따라서 문턱전압이 천이되는 것을 방지할 수 있게 된다.
다음에, 상기 필드산화막(5)에 의해 한정된 활성영역 상에 게이트산화막(8)을 개재하여 게이트전극(6)을 형성한 후, P+소오스 및 드레인(7) 형성을 위하여 Ga+이온을 60keV 내지 80keV의 이온주입에너지에서 1.0E14 내지 1.0E16의 도우즈로 주입한 다음, 700℃ 내지 1050℃로 30초 내지 180초간 급속열처리(RTP, rapid thermal process)를 실시한다. 이때, 주입되는 Ga+이온은 불순물을 포함하고 있지 않으므로 높은 에너지에 의해 분리(segregation)가 일어나지 않아 얕은 접합의 소오스 및 드레인(7)을 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 채널스톱 불순물의 확산을 억제할 수 있어 문턱전압 천이 및 전류감소를 방지할 수 있으며, 얕은 접합구조의 소오스 및 드레인을 형성할 수 있어 MOSFET의 성능을 향상시킬 수 있다.

Claims (3)

  1. 반도체 소자 제조 방법에 있어서,
    반도체 기판의 소자분리영역에 채널스톱영역 형성을 위해 Ga+이온을 주입하는 제1 단계;
    상기 소자분리영역에 소자분리막을 형성하는 제2 단계;
    반도체 기판의 활성영역 상에 게이트 산화막 및 게이트 전극을 형성하는 제3 단계;
    상기 게이트 전극 양단의 상기 반도체 기판 내에 소오스 및 드레인 형성을 위해 Ga+이온을 주입하는 제4단계를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 단계에서,
    1.0E11 내지 1.0E13 도우즈의 Ga+이온을 60 keV 내지 80 keV의 에너지로 주입하고,
    상기 제4 단계에서,
    1.0E14 내지 1.0E16 도우즈의 Ga+이온을 60 keV 내지 80 keV의 에너지로 주입는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서,
    상기 제4 단계 후,
    700 ℃ 내지 1050 ℃ 온도에서 30초 내지 180 동안 급속열처리하는 제5 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
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