JP2970457B2 - 電荷結合素子の製造方法 - Google Patents
電荷結合素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子やメモリ
素子等に利用される電荷結合素子（ＣＣＤ）、更に詳し
くは二層電極二相駆動の電荷結合素子及びその製造方法
に関する。
素子等に利用される電荷結合素子（ＣＣＤ）、更に詳し
くは二層電極二相駆動の電荷結合素子及びその製造方法
に関する。
【０００２】
【従来の技術】図３（ｇ）は従来（以後従来例１と略
す）の二層電極二相駆動の電荷結合素子である。この素
子は、まず、Ｎ型シリコン基板１にＰ型不純物とＮ型不
純物を導入することで、Ｐ型層２、Ｎ型層３を形成し、
表面には酸化、ＣＶＤ等によって絶縁膜４を形成する
（図３（ａ））。次に、絶縁膜４上に例えばＣＶＤによ
る第１電極５（例としてはポリシリコン）を形成し（図
３（ｂ））、第１電極５をパターン・エッチングによっ
て分割する（図３（ｃ））。第１電極５をマスクとした
セルフアライメントで、ボロンイオン垂直注入６を行
い、Ｎ型層３内にＮ- 型層７が形成される（図３
（ｄ））。その後、第１電極５の上にＣＶＤや酸化等に
よって絶縁膜８を形成し（図３（ｅ））、絶縁膜４、８
上に例えばＣＶＤによる電極９（例としてはポリシリコ
ン）を形成し（図３（ｆ））、最後に第２電極９をパタ
ーン・エッチングによって分割する（図３（ｇ））。以
上の工程によって、二層電極二相駆動の電荷結合素子が
形成される。
す）の二層電極二相駆動の電荷結合素子である。この素
子は、まず、Ｎ型シリコン基板１にＰ型不純物とＮ型不
純物を導入することで、Ｐ型層２、Ｎ型層３を形成し、
表面には酸化、ＣＶＤ等によって絶縁膜４を形成する
（図３（ａ））。次に、絶縁膜４上に例えばＣＶＤによ
る第１電極５（例としてはポリシリコン）を形成し（図
３（ｂ））、第１電極５をパターン・エッチングによっ
て分割する（図３（ｃ））。第１電極５をマスクとした
セルフアライメントで、ボロンイオン垂直注入６を行
い、Ｎ型層３内にＮ- 型層７が形成される（図３
（ｄ））。その後、第１電極５の上にＣＶＤや酸化等に
よって絶縁膜８を形成し（図３（ｅ））、絶縁膜４、８
上に例えばＣＶＤによる電極９（例としてはポリシリコ
ン）を形成し（図３（ｆ））、最後に第２電極９をパタ
ーン・エッチングによって分割する（図３（ｇ））。以
上の工程によって、二層電極二相駆動の電荷結合素子が
形成される。
【０００３】図５は形成された電荷結合素子における電
荷転送を説明する図である。図５（ａ）のように、２つ
の信号線にＶＬ、ＶＨの電圧が印加されているとき、半
導体内部のポテンシャルの最も高いところは、ＶＨが印
加されている電極下のＮ型層３にあり、そこに電荷（電
子）が蓄積される。その状態から、２つの信号線のＶ
Ｌ、ＶＨの電圧が入れ替わると、図５（ｂ）の様に半導
体内部のポテンシャルの最も高いところが移動し、それ
に伴って電荷も転送される。
荷転送を説明する図である。図５（ａ）のように、２つ
の信号線にＶＬ、ＶＨの電圧が印加されているとき、半
導体内部のポテンシャルの最も高いところは、ＶＨが印
加されている電極下のＮ型層３にあり、そこに電荷（電
子）が蓄積される。その状態から、２つの信号線のＶ
Ｌ、ＶＨの電圧が入れ替わると、図５（ｂ）の様に半導
体内部のポテンシャルの最も高いところが移動し、それ
に伴って電荷も転送される。
【０００４】図４は特開平６−８９９９４号公報（以後
従来例２と略す）に開示されたの二層電極二相駆動の水
平ＣＣＤを有する固体撮像素子の製造工程を示す概略断
面図である。図４（ａ）〜（ｇ）の工程は図３（ａ）〜
（ｇ）の工程とほぼ同じであるが、図３（ｄ）ではボロ
ンイオン垂直注入６を行っていたのに対して、図４
（ｄ）ではボロンイオン斜め注入１０を行っていること
が異なる点である。傾けたボロンイオン注入の向きが、
ＣＣＤを転送される電荷の向きと逆（転送逆方向）にな
るようにして低電圧（４．５Ｖ以下）で駆動するのを目
的としている。この電荷結合素子も、従来例１同様に、
図５（ａ）、（ｂ）のごとく電荷転送される。
従来例２と略す）に開示されたの二層電極二相駆動の水
平ＣＣＤを有する固体撮像素子の製造工程を示す概略断
面図である。図４（ａ）〜（ｇ）の工程は図３（ａ）〜
（ｇ）の工程とほぼ同じであるが、図３（ｄ）ではボロ
ンイオン垂直注入６を行っていたのに対して、図４
（ｄ）ではボロンイオン斜め注入１０を行っていること
が異なる点である。傾けたボロンイオン注入の向きが、
ＣＣＤを転送される電荷の向きと逆（転送逆方向）にな
るようにして低電圧（４．５Ｖ以下）で駆動するのを目
的としている。この電荷結合素子も、従来例１同様に、
図５（ａ）、（ｂ）のごとく電荷転送される。
【０００５】
【発明が解決しようとする課題】デバイス設計や製造工
程全体の条件によって若干変わるが、従来例１の製造方
法によるデバイスでは、電極に挟まれた絶縁膜直下には
ポテンシャルのディップ（ポケットとも称される）が生
じやすく、完全な電荷転送が行えないという問題があっ
た。図６にその不完全電荷転送の例を示す。
程全体の条件によって若干変わるが、従来例１の製造方
法によるデバイスでは、電極に挟まれた絶縁膜直下には
ポテンシャルのディップ（ポケットとも称される）が生
じやすく、完全な電荷転送が行えないという問題があっ
た。図６にその不完全電荷転送の例を示す。
【０００６】図６（ａ）のように、２つの信号線にＶ
Ｌ、ＶＨの電圧が印加されているとき、半導体内部のポ
テンシャルの最も高いところは、ＶＨが印加されている
電極下のＮ型層にあり、そこに電荷（電子）が蓄積され
る。一方、ＶＨが印加された電極下のＮ型層３とそれに
隣接するＶＬが印加された電極下のＮ- 型層７の間には
ポテンシャルのディップ（ポケットとも称される）が生
じている。その状態から、２つの信号線のＶＬ、ＶＨの
電圧が入れ替わると、図６（ｂ）の様に半導体内部のポ
テンシャルの最も高いところが移動し、それに伴って電
荷も転送されるが、ディップの生じる箇所が、電荷の進
路にあるために、一部の電荷が取り残されて、後続の電
荷と混合してしまう。これを避けるには、ＶＨとＶＬの
電位差を５Ｖ以上にし、ディップを消す必要がある。ま
た、工程のばらつきで電極の間隔が変動すると、転送効
率も変動することになる。
Ｌ、ＶＨの電圧が印加されているとき、半導体内部のポ
テンシャルの最も高いところは、ＶＨが印加されている
電極下のＮ型層にあり、そこに電荷（電子）が蓄積され
る。一方、ＶＨが印加された電極下のＮ型層３とそれに
隣接するＶＬが印加された電極下のＮ- 型層７の間には
ポテンシャルのディップ（ポケットとも称される）が生
じている。その状態から、２つの信号線のＶＬ、ＶＨの
電圧が入れ替わると、図６（ｂ）の様に半導体内部のポ
テンシャルの最も高いところが移動し、それに伴って電
荷も転送されるが、ディップの生じる箇所が、電荷の進
路にあるために、一部の電荷が取り残されて、後続の電
荷と混合してしまう。これを避けるには、ＶＨとＶＬの
電位差を５Ｖ以上にし、ディップを消す必要がある。ま
た、工程のばらつきで電極の間隔が変動すると、転送効
率も変動することになる。
【０００７】そこで、従来例１の問題を解決するため
に、従来例２の製造方法では、図４（ｄ）のボロンイオ
ン斜め注入で、ポテンシャルのディップを埋めること
で、ＶＨとＶＬの電位差を５Ｖ以下で図５のような完全
な電荷転送を実現する。
に、従来例２の製造方法では、図４（ｄ）のボロンイオ
ン斜め注入で、ポテンシャルのディップを埋めること
で、ＶＨとＶＬの電位差を５Ｖ以下で図５のような完全
な電荷転送を実現する。
【０００８】しかし、デバイス設計や製造工程全体の条
件によって若干変わるが、問題点は、従来例２における
ボロンイオン斜め注入は、電極の間隔が約０．２５μm
以下の場合は、ポテンシャルディップの対策となり得る
が、電極間隔が約０．２５μm よりも長い場合は、斜め
注入によってポテンシャルディップを抑制した箇所とは
別の部位にポテンシャルディップが生じることがシミュ
レーションにより判明した。以下、図７、図８によって
説明する。
件によって若干変わるが、問題点は、従来例２における
ボロンイオン斜め注入は、電極の間隔が約０．２５μm
以下の場合は、ポテンシャルディップの対策となり得る
が、電極間隔が約０．２５μm よりも長い場合は、斜め
注入によってポテンシャルディップを抑制した箇所とは
別の部位にポテンシャルディップが生じることがシミュ
レーションにより判明した。以下、図７、図８によって
説明する。
【０００９】図７に従来例１の製造方法で、電極の間隔
が約０．２５μm よりも長いとした場合の不完全電荷転
送の例を示す。図７（ａ）のように、２つの信号線にＶ
Ｌ、ＶＨの電圧が印加されているとき、電極間の間隙下
にはポテンシャルのディップが生じている。その状態か
ら、２つの信号線のＶＬ、ＶＨの電圧が入れ替わると、
図７（ｂ）の様に電荷が転送されるが、ディップの生じ
る二箇所が、電荷の進路にあるために、一部の電荷が取
り残されて、後続の電荷と混合してしまう。
が約０．２５μm よりも長いとした場合の不完全電荷転
送の例を示す。図７（ａ）のように、２つの信号線にＶ
Ｌ、ＶＨの電圧が印加されているとき、電極間の間隙下
にはポテンシャルのディップが生じている。その状態か
ら、２つの信号線のＶＬ、ＶＨの電圧が入れ替わると、
図７（ｂ）の様に電荷が転送されるが、ディップの生じ
る二箇所が、電荷の進路にあるために、一部の電荷が取
り残されて、後続の電荷と混合してしまう。
【００１０】図８に従来例２の製造方法で、電極の間隔
が約０．２５μm よりも長いとした場合の不完全電荷転
送の例を示す。図８（ａ）のように、２つの信号線にＶ
Ｌ、ＶＨの電圧が印加されているとき、電極間の絶縁膜
直下にはポテンシャルのディップが生じている。図７と
比べると、ボロンイオン斜め注入によって、ＶＨが印加
された電極下のＮ- 型層３とそれに隣接するＶＬが印加
された電極下のＮ- 型層７の間に生じるポテンシャルの
ディップは消去できたが、同電位を印加された電極下の
Ｎ型層３とそれに隣接するＮ- 型層７の間に生じるポテ
ンシャルのディップは残っている。その状態から、２つ
の信号線のＶＬ、ＶＨの電圧が入れ替わると、図８
（ｂ）の様に電荷が転送されるが、ディップの生じる箇
所が電荷の進路にあるために、一部の電荷が取り残され
て、後続の電荷と混合してしまう。
が約０．２５μm よりも長いとした場合の不完全電荷転
送の例を示す。図８（ａ）のように、２つの信号線にＶ
Ｌ、ＶＨの電圧が印加されているとき、電極間の絶縁膜
直下にはポテンシャルのディップが生じている。図７と
比べると、ボロンイオン斜め注入によって、ＶＨが印加
された電極下のＮ- 型層３とそれに隣接するＶＬが印加
された電極下のＮ- 型層７の間に生じるポテンシャルの
ディップは消去できたが、同電位を印加された電極下の
Ｎ型層３とそれに隣接するＮ- 型層７の間に生じるポテ
ンシャルのディップは残っている。その状態から、２つ
の信号線のＶＬ、ＶＨの電圧が入れ替わると、図８
（ｂ）の様に電荷が転送されるが、ディップの生じる箇
所が電荷の進路にあるために、一部の電荷が取り残され
て、後続の電荷と混合してしまう。
【００１１】そこで電極間隔を短くし、ボロンイオン斜
め注入の効果を上げようとすると、電極間の短絡が生
じ、電極デバイスの歩留まりが落ちるため、電極間隔は
長くなければならないという相反した問題を抱える。
め注入の効果を上げようとすると、電極間の短絡が生
じ、電極デバイスの歩留まりが落ちるため、電極間隔は
長くなければならないという相反した問題を抱える。
【００１２】本発明の目的は、前記従来例の問題点を解
決した電荷結合素子の製造方法を提供することにある。
決した電荷結合素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、電荷蓄積領域
と該蓄積領域より表面の不純物濃度が低い電位障壁領域
と、絶縁膜を介した第１電極と第２電極からなり、該電
位障壁領域は該第２電極下全域及び該第１電極下の電極
端から０．１μm 以内に張出していることを特徴とする
電荷結合素子である。
と該蓄積領域より表面の不純物濃度が低い電位障壁領域
と、絶縁膜を介した第１電極と第２電極からなり、該電
位障壁領域は該第２電極下全域及び該第１電極下の電極
端から０．１μm 以内に張出していることを特徴とする
電荷結合素子である。
【００１４】また本発明は、シリコン基板の上にＰ型層
を形成し、該Ｐ型層の上に、Ｎ型半導体層を形成し、該
Ｎ型半導体層上に絶縁膜を形成し、該絶縁膜上に第１の
ストライプ状に並んだ電極を形成し、基板に垂直な方向
から斜めに角度をつけて、該第１電極側面が該ボロンイ
オンに面する方向と該ボロンイオンの影になる少なくと
も二方向から行うことで該Ｎ型半導体層の一部をＮ- 型
にし、該第１電極の上を絶縁膜で覆った後第２の電極を
形成する事を特徴とする電荷結合素子の製造方法であっ
て、ボロンイオン注入の際に第１電極、もしくは第１電
極とレジストをマスクにすることで簡易な製造方法を提
供することが可能である。ここでボロンイオン斜め注入
の条件を、エネルギーで８０〜１００ｋｅＶの範囲、ド
ーズで１Ｅ１１〜１Ｅ１２cm-2の範囲、基板に垂直な方
向からの角度で３０〜５０°の範囲とすると、電極の間
隔が０．３μm 以下、Ｎ型半導体層上の絶縁膜の厚さが
０．１μm 以下であれば、プロセスの差異による電極間
隔の若干の変動があっても、ポテンシャルのバリアやデ
ィップは生じず、図５のような完全な電荷転送が行うこ
とが可能である。
を形成し、該Ｐ型層の上に、Ｎ型半導体層を形成し、該
Ｎ型半導体層上に絶縁膜を形成し、該絶縁膜上に第１の
ストライプ状に並んだ電極を形成し、基板に垂直な方向
から斜めに角度をつけて、該第１電極側面が該ボロンイ
オンに面する方向と該ボロンイオンの影になる少なくと
も二方向から行うことで該Ｎ型半導体層の一部をＮ- 型
にし、該第１電極の上を絶縁膜で覆った後第２の電極を
形成する事を特徴とする電荷結合素子の製造方法であっ
て、ボロンイオン注入の際に第１電極、もしくは第１電
極とレジストをマスクにすることで簡易な製造方法を提
供することが可能である。ここでボロンイオン斜め注入
の条件を、エネルギーで８０〜１００ｋｅＶの範囲、ド
ーズで１Ｅ１１〜１Ｅ１２cm-2の範囲、基板に垂直な方
向からの角度で３０〜５０°の範囲とすると、電極の間
隔が０．３μm 以下、Ｎ型半導体層上の絶縁膜の厚さが
０．１μm 以下であれば、プロセスの差異による電極間
隔の若干の変動があっても、ポテンシャルのバリアやデ
ィップは生じず、図５のような完全な電荷転送が行うこ
とが可能である。
【００１５】
【作用】ボロンイオンの斜め注入やボロンの熱拡散を見
込んで、本来セルフアラインであるボロン注入による電
位障壁領域と電極の位置をずらし、電荷が転送される時
間をデバイスシミュレーションで求めた。図９に電極間
ギャップを０．２，０．２５，０．３μm とした場合の
結果を示す。この図より、電荷転送時間が最小となるの
は、第１電極端とボロン注入領域の端が一致する所か
ら、ボロン注入領域がそれより張出し、ボロン注入領域
端が０．１μm 程、第１電極の下に潜込む所までの間
（Ｘが−０．１〜０．０μm ）の位置にあることが分か
った。この条件下では、ポテンシャルのディップやバリ
アが生じず、ＣＣＤは最も高速に駆動できる。
込んで、本来セルフアラインであるボロン注入による電
位障壁領域と電極の位置をずらし、電荷が転送される時
間をデバイスシミュレーションで求めた。図９に電極間
ギャップを０．２，０．２５，０．３μm とした場合の
結果を示す。この図より、電荷転送時間が最小となるの
は、第１電極端とボロン注入領域の端が一致する所か
ら、ボロン注入領域がそれより張出し、ボロン注入領域
端が０．１μm 程、第１電極の下に潜込む所までの間
（Ｘが−０．１〜０．０μm ）の位置にあることが分か
った。この条件下では、ポテンシャルのディップやバリ
アが生じず、ＣＣＤは最も高速に駆動できる。
【００１６】なお、前記従来例１の場合は、セルフアラ
インのボロンイオン垂直注入によって、バリア領域端座
標０．０μm を見込んでいるが、イオン注入後の酸化に
よって電極が後退するため、バリア領域端座標は０．２
〜０．３μm になってしまうためにポテンシャルディッ
プの問題が生じることがわかった。このイオン注入後の
酸化を考慮すれば、ボロンイオンの注入は注入直後０．
３μm 程度、第１電極の下に潜込ませるように形成すれ
ばよいことがわかる。
インのボロンイオン垂直注入によって、バリア領域端座
標０．０μm を見込んでいるが、イオン注入後の酸化に
よって電極が後退するため、バリア領域端座標は０．２
〜０．３μm になってしまうためにポテンシャルディッ
プの問題が生じることがわかった。このイオン注入後の
酸化を考慮すれば、ボロンイオンの注入は注入直後０．
３μm 程度、第１電極の下に潜込ませるように形成すれ
ばよいことがわかる。
【００１７】次に、プロセスシミュレーションにおい
て、ボロンイオンの注入を垂直方向から角度を変えた場
合のボロン注入領域の張出し量を調べた。その結果、図
１０のようにエネルギーが９０ｋｅＶである場合、角度
が３０〜５０°特に３５−４０゜においては角度の変化
に対してボロン領域の張出し量は極端に変化しないた
め、ウェハー面内の位置に依存するイオン注入角度の差
異が問題にならないことが分かった。イオンのエネルギ
ーは絶縁膜によって若干変わるので、ボロン注入領域の
位置条件を満たすエネルギーは８０〜１００ｋｅＶが適
当である。
て、ボロンイオンの注入を垂直方向から角度を変えた場
合のボロン注入領域の張出し量を調べた。その結果、図
１０のようにエネルギーが９０ｋｅＶである場合、角度
が３０〜５０°特に３５−４０゜においては角度の変化
に対してボロン領域の張出し量は極端に変化しないた
め、ウェハー面内の位置に依存するイオン注入角度の差
異が問題にならないことが分かった。イオンのエネルギ
ーは絶縁膜によって若干変わるので、ボロン注入領域の
位置条件を満たすエネルギーは８０〜１００ｋｅＶが適
当である。
【００１８】ボロンのドーズを決定するため、バリア領
域のポテンシャルをデバイスシミュレーションで調べ
た。注入先であるＮ型領域の濃度やＣＣＤの駆動電圧に
依存するが、ボロンのドーズは１Ｅ１１〜１Ｅ１２cm-2
の範囲である。
域のポテンシャルをデバイスシミュレーションで調べ
た。注入先であるＮ型領域の濃度やＣＣＤの駆動電圧に
依存するが、ボロンのドーズは１Ｅ１１〜１Ｅ１２cm-2
の範囲である。
【００１９】以上のシミュレーションで得られたボロン
イオン斜め注入の条件下では、電極の間隔が０．３μm
以下、Ｎ型半導体層上の絶縁膜の厚さが０．１μm 以下
であっても、プロセスの差異による電極間隔の若干の変
動があっても、従来の技術で見られたようなポテンシャ
ルのバリアやディップは生じず、図５のような完全な電
荷転送が行える事が分かった。
イオン斜め注入の条件下では、電極の間隔が０．３μm
以下、Ｎ型半導体層上の絶縁膜の厚さが０．１μm 以下
であっても、プロセスの差異による電極間隔の若干の変
動があっても、従来の技術で見られたようなポテンシャ
ルのバリアやディップは生じず、図５のような完全な電
荷転送が行える事が分かった。
【００２０】
（実施例１）図１（ａ）〜（ｈ）は本発明の実施例１を
示す断面図である。図１（ａ）〜（ｃ）までは、従来例
１の図２（ａ）〜（ｃ）と同様な工程を行い、電極５を
マスクとしたセルフアライメントで、ボロンイオン斜め
注入（転送逆方向）１０を行い（図１（ｄ））、さらに
ボロンイオン斜め注入（転送順方向）１１を行う（図１
（ｅ））。この図１（ｄ）、（ｅ）の工程順は、この逆
でもよい。また、図１（ｄ）、（ｅ）のボロンイオンの
エネルギー、ドーズ、垂直となす角度は、必ずしも等し
くする必要はない。その後、注入されたボロンによっ
て、Ｎ型層３にＮ- 型層７が形成される（図１（ｄ）〜
（ｅ））。電極５の上にＣＶＤ等によって絶縁膜を形成
し（図１（ｆ））、絶縁膜４、８上に例えばＣＶＤによ
る電極９（例としてはポリシリコン）を形成し（図１
（ｇ））、最後に電極９をパターン・エッチングによっ
て分割する（図１（ｈ））。以上の工程によって、二層
電極二相駆動の電荷結合素子が形成される。
示す断面図である。図１（ａ）〜（ｃ）までは、従来例
１の図２（ａ）〜（ｃ）と同様な工程を行い、電極５を
マスクとしたセルフアライメントで、ボロンイオン斜め
注入（転送逆方向）１０を行い（図１（ｄ））、さらに
ボロンイオン斜め注入（転送順方向）１１を行う（図１
（ｅ））。この図１（ｄ）、（ｅ）の工程順は、この逆
でもよい。また、図１（ｄ）、（ｅ）のボロンイオンの
エネルギー、ドーズ、垂直となす角度は、必ずしも等し
くする必要はない。その後、注入されたボロンによっ
て、Ｎ型層３にＮ- 型層７が形成される（図１（ｄ）〜
（ｅ））。電極５の上にＣＶＤ等によって絶縁膜を形成
し（図１（ｆ））、絶縁膜４、８上に例えばＣＶＤによ
る電極９（例としてはポリシリコン）を形成し（図１
（ｇ））、最後に電極９をパターン・エッチングによっ
て分割する（図１（ｈ））。以上の工程によって、二層
電極二相駆動の電荷結合素子が形成される。
【００２１】（実施例２）図２（ａ）〜（ｈ）は本発明
の実施例２を示す断面図である。実施例２は、実施例１
に加えて、ボロンの注入領域に濃度の段差をつけ、ポテ
ンシャルに段差をつけることで、更に電荷を転送しやす
くしたものである。以下、図を参照して製造方法につい
て説明する。
の実施例２を示す断面図である。実施例２は、実施例１
に加えて、ボロンの注入領域に濃度の段差をつけ、ポテ
ンシャルに段差をつけることで、更に電荷を転送しやす
くしたものである。以下、図を参照して製造方法につい
て説明する。
【００２２】まず、図２（ａ）〜（ｃ）までは、従来例
１の図３（ａ）〜（ｃ）の同様な工程を行う。次に、フ
ォトリソグラフィーで形成したレジストパターン１２と
電極５をマスクとして、ボロンイオン斜め注入（転送逆
方向）１０を行い（図２（ｄ））さらにレジストパター
ン１２を取去り、ボロンイオン斜め注入（転送順方向）
１１を行う（図１（ｅ））。この図２（ｄ）、（ｅ）の
工程順は、この逆でもよい。また、図２（ｄ）、（ｅ）
のボロンイオンのエネルギー、ドーズ、垂直となす角度
は、必ずしも等しくする必要はない。注入されたボロン
によって、Ｎ型層３に濃度差を持ったＮ−型層７が形成
される（図２（ｄ）〜（ｅ））。その後、図２（ｆ）〜
（ｈ）の工程を図１（ｆ）〜（ｇ）と同様な工程で行
い、素子を完成する。以上の工程によって、二層電極二
相駆動の電荷結合素子が形成される。
１の図３（ａ）〜（ｃ）の同様な工程を行う。次に、フ
ォトリソグラフィーで形成したレジストパターン１２と
電極５をマスクとして、ボロンイオン斜め注入（転送逆
方向）１０を行い（図２（ｄ））さらにレジストパター
ン１２を取去り、ボロンイオン斜め注入（転送順方向）
１１を行う（図１（ｅ））。この図２（ｄ）、（ｅ）の
工程順は、この逆でもよい。また、図２（ｄ）、（ｅ）
のボロンイオンのエネルギー、ドーズ、垂直となす角度
は、必ずしも等しくする必要はない。注入されたボロン
によって、Ｎ型層３に濃度差を持ったＮ−型層７が形成
される（図２（ｄ）〜（ｅ））。その後、図２（ｆ）〜
（ｈ）の工程を図１（ｆ）〜（ｇ）と同様な工程で行
い、素子を完成する。以上の工程によって、二層電極二
相駆動の電荷結合素子が形成される。
【００２３】
【発明の効果】以上、本発明により二層電極二相駆動の
電荷結合素子における転送効率が改善され、５（Ｖ）以
下の低電圧駆動が可能になり、かつ、電極の間隔に余裕
が持てるため、電極間の短絡防止の為に電極の間隔を
０．０５μm 程度広げられるのでデバイスの歩留まりが
向上する。さらに電荷の転送効率も、工程による電極の
間隔ばらつきの影響を受けにくくなる。
電荷結合素子における転送効率が改善され、５（Ｖ）以
下の低電圧駆動が可能になり、かつ、電極の間隔に余裕
が持てるため、電極間の短絡防止の為に電極の間隔を
０．０５μm 程度広げられるのでデバイスの歩留まりが
向上する。さらに電荷の転送効率も、工程による電極の
間隔ばらつきの影響を受けにくくなる。
【図１】本発明の実施例１に関わる二層電極二相駆動の
電荷結合素子の製造プロセスを示す断面図である。
電荷結合素子の製造プロセスを示す断面図である。
【図２】本発明の実施例２に関わる二層電極二相駆動の
電荷結合素子の製造プロセスを示す断面図である。
電荷結合素子の製造プロセスを示す断面図である。
【図３】従来例１の二層電極二相駆動の電荷結合素子の
製造プロセスを示す断面図である。
製造プロセスを示す断面図である。
【図４】従来例２における二層電極二相駆動の電荷結合
素子の製造プロセスを示す断面図である。
素子の製造プロセスを示す断面図である。
【図５】二層電極二相駆動の電荷結合素子において、電
荷が完全に転送される動作状態を説明する図である。
荷が完全に転送される動作状態を説明する図である。
【図６】二層電極二相駆動の電荷結合素子にディップが
生じ、電荷が不完全転送される動作状態を説明する図で
ある。
生じ、電荷が不完全転送される動作状態を説明する図で
ある。
【図７】二層電極二相駆動の電荷結合素子にディップが
生じ、電荷が不完全転送される動作状態を説明する図で
ある。
生じ、電荷が不完全転送される動作状態を説明する図で
ある。
【図８】二層電極二相駆動の電荷結合素子にディップが
生じ、電荷が不完全転送される動作状態を説明する図で
ある。
生じ、電荷が不完全転送される動作状態を説明する図で
ある。
【図９】シミュレーションによるボロンのバリア領域端
の位置と転送時間の関係を示す図である。
の位置と転送時間の関係を示す図である。
【図１０】シミュレーションによるボロンのイオン注入
角度とバリア領域端の張出し量の関係を示す図である。
角度とバリア領域端の張出し量の関係を示す図である。
１ Ｎ型シリコン基板 ２ Ｐ型シリコン層 ３ Ｎ型シリコン層 ４ 絶縁膜 ５ 第１電極 ６ ボロンイオン垂直注入 ７ Ｎ- 型シリコン層 ８ 絶縁膜 ９ 第２電極 １０ ボロンイオン斜め注入（転送逆方向） １１ ボロンイオン斜め注入（転送順方向） １２ レジストパターン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/762 H01L 21/265 H01L 21/339 H01L 27/148
Claims (3)
- 【請求項１】 シリコン基板の上にＰ型層を形成し、該
Ｐ型層の上にＮ型半導体層を形成し、該Ｎ型半導体層上
に絶縁膜を形成し、該絶縁膜上に第１のストライプ状に
並んだ電極を形成し、基板に垂直な方向から斜めに角度
をつけて、該第１電極側面がボロンイオンに面する方向
と該ボロンイオンの影になる方向の少なくとも二方向か
らのボロンイオン注入を行うことで該Ｎ型半導体層の一
部をＮ- 型にし、該第１電極の上を絶縁膜で覆った後第
２の電極を形成することを特徴とする電荷結合素子の製
造方法。 - 【請求項２】 前記二方向からのボロンイオン注入の際
に第１電極、もしくは第１電極とレジストをマスクにす
ることを特徴とする請求項１記載の電荷結合素子の製造
方法。 - 【請求項３】 前記二方向からのボロンイオン注入の条
件が、エネルギーで８０〜１００ｋｅＶの範囲、ドーズ
で１Ｅ１１〜１Ｅ１２cm-2の範囲、基板に垂直な方向か
らの角度で３０〜５０°の範囲であることを特徴とする
請求項１または請求項２記載の電荷結合素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029168A JP2970457B2 (ja) | 1995-02-17 | 1995-02-17 | 電荷結合素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7029168A JP2970457B2 (ja) | 1995-02-17 | 1995-02-17 | 電荷結合素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222725A JPH08222725A (ja) | 1996-08-30 |
| JP2970457B2 true JP2970457B2 (ja) | 1999-11-02 |
Family
ID=12268720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7029168A Expired - Fee Related JP2970457B2 (ja) | 1995-02-17 | 1995-02-17 | 電荷結合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2965061B2 (ja) * | 1996-04-19 | 1999-10-18 | 日本電気株式会社 | 電荷結合素子およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136258A (ja) * | 1983-12-23 | 1985-07-19 | Toshiba Corp | 電荷結合装置 |
| JPH0327539A (ja) * | 1989-06-25 | 1991-02-05 | Sony Corp | 電荷転送装置 |
| JPH04155842A (ja) * | 1990-10-18 | 1992-05-28 | Matsushita Electron Corp | 電荷転送装置の製造方法 |
-
1995
- 1995-02-17 JP JP7029168A patent/JP2970457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08222725A (ja) | 1996-08-30 |
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