JPH0618263B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JPH0618263B2 JPH0618263B2 JP59032854A JP3285484A JPH0618263B2 JP H0618263 B2 JPH0618263 B2 JP H0618263B2 JP 59032854 A JP59032854 A JP 59032854A JP 3285484 A JP3285484 A JP 3285484A JP H0618263 B2 JPH0618263 B2 JP H0618263B2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1062—Channel region of field-effect devices of charge coupled devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 （発明の属する技術分野） 本発明は、電荷の転送方向に対しチャンネル幅が絞り込
まれた転送チャンネルを有する電荷転送素子に関するも
のである。
まれた転送チャンネルを有する電荷転送素子に関するも
のである。
従来、電荷転送方向にチャンネル幅の絞り込みを有する
電荷転送素子に於ては、この絞り込み部分に於て転送す
べき電荷の送り残しが生じ、転送効率の劣化が発生する
ことがわかった。この現象を第１図，第２図及び第３図
を用いて説明する。
電荷転送素子に於ては、この絞り込み部分に於て転送す
べき電荷の送り残しが生じ、転送効率の劣化が発生する
ことがわかった。この現象を第１図，第２図及び第３図
を用いて説明する。
第１図は従来の電荷転送素子に於ける、電荷転送方向に
対しチャンネル幅に絞り込み部を有する場合の平面図で
ある。幅の広いチャンネル部は幅の狭いチャンネル部２
と、両者の境界であるチャンネル絞り込み部３を介して
連結されている。信号電荷は転送方向４に向けて送られ
る。尚チャンネル絞り込みによる転送効率の劣化の問題
は表面チャンネルや埋込みチャンネルに依らず、又転送
ゲート電極に供給されるクロックパルスの相数に依らず
生じることがわかった。従って、ここではＮ型埋込みチ
ャンネルを有する４相パルス駆動方式を例示する。転送
ゲート電極φ1〜φ4は図に示す如くこの順に配置されて
いる。
対しチャンネル幅に絞り込み部を有する場合の平面図で
ある。幅の広いチャンネル部は幅の狭いチャンネル部２
と、両者の境界であるチャンネル絞り込み部３を介して
連結されている。信号電荷は転送方向４に向けて送られ
る。尚チャンネル絞り込みによる転送効率の劣化の問題
は表面チャンネルや埋込みチャンネルに依らず、又転送
ゲート電極に供給されるクロックパルスの相数に依らず
生じることがわかった。従って、ここではＮ型埋込みチ
ャンネルを有する４相パルス駆動方式を例示する。転送
ゲート電極φ1〜φ4は図に示す如くこの順に配置されて
いる。
第２図は転送ゲート電極に印加される電圧ＶＧがハイレ
ベル（＝１０Ｖ）とロー・レベル(＝0V)の場合の埋込チ
ャンネル電位４のチャンネル幅Ｗ依存性を示す特性図で
ある。図に示したように、狭チャンネル効果によりチャ
ンネル幅が狭くなるにつれてチャンネル電位は低下す
る。第３−ａ図に第１図でのＡ−Ａ′断面での電極配置
を示す。第３−ｂ図及び第３−ｃ図に、該電極配置下の
チャンネル電位と信号電荷転送状況を示す。第３−ｂ
図はチャンネル絞り込み部３の電極φ４下に信号電荷が
保持されているクロック・パルス印加状態を、第３−ｃ
図に該状態より次の電極下に信号電荷を転送する場合を
表わす。第３−ａ〜第３−ｃ図に於て記号は第１図と同
一であって、チャンネル絞り込み部３はφ４電極下にあ
る。
ベル（＝１０Ｖ）とロー・レベル(＝0V)の場合の埋込チ
ャンネル電位４のチャンネル幅Ｗ依存性を示す特性図で
ある。図に示したように、狭チャンネル効果によりチャ
ンネル幅が狭くなるにつれてチャンネル電位は低下す
る。第３−ａ図に第１図でのＡ−Ａ′断面での電極配置
を示す。第３−ｂ図及び第３−ｃ図に、該電極配置下の
チャンネル電位と信号電荷転送状況を示す。第３−ｂ
図はチャンネル絞り込み部３の電極φ４下に信号電荷が
保持されているクロック・パルス印加状態を、第３−ｃ
図に該状態より次の電極下に信号電荷を転送する場合を
表わす。第３−ａ〜第３−ｃ図に於て記号は第１図と同
一であって、チャンネル絞り込み部３はφ４電極下にあ
る。
第１図のように電極の下にチャンネル幅の絞り込み部が
あると、第２図から明らかな如く、絞り込み部に於て、
第３−ｃ図に示す如く、信号電荷に対し障壁電位△が
生じ、信号電荷の送り残しに依り転送効率の劣化を招
く。例えば広いチャンネル幅Ｗ＝２０μ，狭いチャンネ
ル幅Ｗ＝７μとすると、絞り込み部での電位障壁△は
1.2Ｖ生じることになる。埋込みチャンネルに於ける次
の電極φ１からの横方向電界による障壁引き下げ効果に
より多少△は軽減されるが、絞り込みが増す程大きな
障壁電位が形成され転送効率が劣化することがわかる。
原理的にはチャンネル絞り込み部が１電極端部境界に自
己整合配置されればこの現象は回避されるが、チャンネ
ル部とゲート電極部が別々のフォトレジスト工程で形成
されるので、単にチャンネル絞り込み部が電極端部に配
置されるようにパターンを設計しても、フォトレジスト
工程の目合せに於けるズレにより必ず自己整合配置がな
されず、電極下にかくれてチャンネル絞り込み部が配置
されてしまうことになる。
あると、第２図から明らかな如く、絞り込み部に於て、
第３−ｃ図に示す如く、信号電荷に対し障壁電位△が
生じ、信号電荷の送り残しに依り転送効率の劣化を招
く。例えば広いチャンネル幅Ｗ＝２０μ，狭いチャンネ
ル幅Ｗ＝７μとすると、絞り込み部での電位障壁△は
1.2Ｖ生じることになる。埋込みチャンネルに於ける次
の電極φ１からの横方向電界による障壁引き下げ効果に
より多少△は軽減されるが、絞り込みが増す程大きな
障壁電位が形成され転送効率が劣化することがわかる。
原理的にはチャンネル絞り込み部が１電極端部境界に自
己整合配置されればこの現象は回避されるが、チャンネ
ル部とゲート電極部が別々のフォトレジスト工程で形成
されるので、単にチャンネル絞り込み部が電極端部に配
置されるようにパターンを設計しても、フォトレジスト
工程の目合せに於けるズレにより必ず自己整合配置がな
されず、電極下にかくれてチャンネル絞り込み部が配置
されてしまうことになる。
（発明の目的） 本発明の目的は転送効率の劣化のないチャンネル絞り込
み部を有する電荷転送素子を提供することにある。
み部を有する電荷転送素子を提供することにある。
（発明の構成） 本発明によればチャンネル絞り込み部を第１の電極層形
成後に規定することに依り、１電極端にチャンネル絞り
込み部を自己整合配置させることができ、任意のチャン
ネル幅の絞り込みを有する場合に於ても、転送効率の良
い電荷転送素子が得られる。
成後に規定することに依り、１電極端にチャンネル絞り
込み部を自己整合配置させることができ、任意のチャン
ネル幅の絞り込みを有する場合に於ても、転送効率の良
い電荷転送素子が得られる。
（実施例の説明） 次に本発明の一実施例を図を参照に説明する。
第４図に、素子形成中に於ける第１図と同等の素子平面
図を示す。図は第１層目の多結晶シリコンゲート電極形
成後の素子平面図であって、図中１は幅の広いチャンネ
ル，２は幅の狭いチャンネル，３は素子分離のチャンネ
ルストッパーに依るチャンネル絞り込み部、５１〜５４
は第１層目の多結晶シリコンによるゲート電極である。
これらを形成するまでの工程は従来と同一であるが、チ
ャンネル絞り込み部３を第１層目の多結晶シリコンゲー
ト電極間（図では５４と５１間）に配置する。しかる後
点線で囲まれた領域に開口部を持つフォトレジスト材を
形成し、このレジスト材と第１層目の多結晶シリコンゲ
ート電極をマスク材として図中斜線領域にチャンネルス
トッパーと同一導電形の不純物をイオン注入し、チャン
ネル絞り込み部を電極５４端に自己整合配置する。次に
フォトレジスト材を除去し、第１図と同様に第２層目の
多結晶シリコン電極を形成し電荷結合素子を得る。この
方法に依れば、広いチャンネル幅Ｗ１から狭いチャンネ
ル幅Ｗ２まで絞り込み場合、その絞り込み割合がいくら
大きくても、広いチャンネル幅Ｗ１から前記イオン注入
で規定されたほぼ狭いチャンネル幅Ｗ１に同等な狭いチ
ャンネル幅Ｗ2′への絞り込み部は１電極下に自己整合
配置されるので、従来生じた電位障壁は発生しない。又
イオン注入で規定されたチャンネル幅Ｗ2′は、斜線部
イオン注入領域がＷ２への入り込み防止のためにイオン
注入マスク形成時の目合せ余裕分だけ狭いだけで、その
差分Ｗ2′−Ｗ2はチャンネルの絞り込み割合に依存せ
ず、微小である。よってほぼ隣接電極による横方向電界
による障壁引き下げ効果でその部分に生じる障壁は解消
されるわけであり、従って転送効率の劣化のない電荷転
送素子が得られるものである。
図を示す。図は第１層目の多結晶シリコンゲート電極形
成後の素子平面図であって、図中１は幅の広いチャンネ
ル，２は幅の狭いチャンネル，３は素子分離のチャンネ
ルストッパーに依るチャンネル絞り込み部、５１〜５４
は第１層目の多結晶シリコンによるゲート電極である。
これらを形成するまでの工程は従来と同一であるが、チ
ャンネル絞り込み部３を第１層目の多結晶シリコンゲー
ト電極間（図では５４と５１間）に配置する。しかる後
点線で囲まれた領域に開口部を持つフォトレジスト材を
形成し、このレジスト材と第１層目の多結晶シリコンゲ
ート電極をマスク材として図中斜線領域にチャンネルス
トッパーと同一導電形の不純物をイオン注入し、チャン
ネル絞り込み部を電極５４端に自己整合配置する。次に
フォトレジスト材を除去し、第１図と同様に第２層目の
多結晶シリコン電極を形成し電荷結合素子を得る。この
方法に依れば、広いチャンネル幅Ｗ１から狭いチャンネ
ル幅Ｗ２まで絞り込み場合、その絞り込み割合がいくら
大きくても、広いチャンネル幅Ｗ１から前記イオン注入
で規定されたほぼ狭いチャンネル幅Ｗ１に同等な狭いチ
ャンネル幅Ｗ2′への絞り込み部は１電極下に自己整合
配置されるので、従来生じた電位障壁は発生しない。又
イオン注入で規定されたチャンネル幅Ｗ2′は、斜線部
イオン注入領域がＷ２への入り込み防止のためにイオン
注入マスク形成時の目合せ余裕分だけ狭いだけで、その
差分Ｗ2′−Ｗ2はチャンネルの絞り込み割合に依存せ
ず、微小である。よってほぼ隣接電極による横方向電界
による障壁引き下げ効果でその部分に生じる障壁は解消
されるわけであり、従って転送効率の劣化のない電荷転
送素子が得られるものである。
第１図は従来実施例に於けるチャンネル絞り込み部を有
る電荷転送素子の平面図で、図中１は幅の広いチャンネ
ル，２は幅の狭いチャンネル，３はチャンネル絞り込み
部，４は信号電荷の転送方向，φ１〜φ４は転送クロッ
クゲート電極を示す。 第２図は埋込みチャンネル電位のチャンネル幅依存性を
示す特性図である。 第３−ａ図は第１図Ａ−Ａ′断面での電極配置図を示
し、図中の記号は第１図と同一である。 第３−ｂ図及び第３−ｃ図は前記第３−ａ図の電極配置
下のチャンネル電位と信号電荷転送状態図を示し、第３
−ｂ図はチャンネル絞り込み部３の電極φ４下に信号電
荷が保持されているクロックパルス印加状態図、第３−
ｃ図に該状態より次の電極下に信号電荷を転送する状態
図を夫々示す。 第４図は本発明の一実施例に於ける従来実施例と同等部
分での素子製造途中の平面図であって、図中１は広いチ
ャンネル幅Ｗ１を有するチャンネル部、２は狭いチャン
ネル幅Ｗ２を有するチャンネル部、３は該チャンネル部
間の絞り込み部、５１〜５４は第１層目多結晶シリコン
ゲート電極、６は自己整合チャンネル絞り込み形成のた
めのチャンネルストッパーと同一導電形イオン注入のフ
ォトレジスト材開口部、斜線部はイオン注入でチャンネ
ル幅Ｗ2′に規定された自己整合チャンネル絞り込み領
域を示す。
る電荷転送素子の平面図で、図中１は幅の広いチャンネ
ル，２は幅の狭いチャンネル，３はチャンネル絞り込み
部，４は信号電荷の転送方向，φ１〜φ４は転送クロッ
クゲート電極を示す。 第２図は埋込みチャンネル電位のチャンネル幅依存性を
示す特性図である。 第３−ａ図は第１図Ａ−Ａ′断面での電極配置図を示
し、図中の記号は第１図と同一である。 第３−ｂ図及び第３−ｃ図は前記第３−ａ図の電極配置
下のチャンネル電位と信号電荷転送状態図を示し、第３
−ｂ図はチャンネル絞り込み部３の電極φ４下に信号電
荷が保持されているクロックパルス印加状態図、第３−
ｃ図に該状態より次の電極下に信号電荷を転送する状態
図を夫々示す。 第４図は本発明の一実施例に於ける従来実施例と同等部
分での素子製造途中の平面図であって、図中１は広いチ
ャンネル幅Ｗ１を有するチャンネル部、２は狭いチャン
ネル幅Ｗ２を有するチャンネル部、３は該チャンネル部
間の絞り込み部、５１〜５４は第１層目多結晶シリコン
ゲート電極、６は自己整合チャンネル絞り込み形成のた
めのチャンネルストッパーと同一導電形イオン注入のフ
ォトレジスト材開口部、斜線部はイオン注入でチャンネ
ル幅Ｗ2′に規定された自己整合チャンネル絞り込み領
域を示す。
Claims (2)
- 【請求項１】電荷転送方向に対してチャンネル幅を小な
らしめたチャンネル領域を有し、該チャンネル領域上に
隣接するもの同士が互いに重複する複数の転送電極を設
けた電荷転送素子であって、前記チャンネル幅の広い部
分と狭い部分との境界が前記転送電極のうち下層のもの
に対し自己整合配置されていることを特徴とする電荷転
送素子。 - 【請求項２】電荷転送素子方向に対してチャンネル幅を
小ならしめたチャンネル領域を有し、該チャンネル領域
上に隣接するもの同士が互いに重複する複数の転送電荷
電極を設けた電荷転送素子であって、前記チャンネル幅
の広い部分と狭い部分との境界が前記転送電極のうち下
層のものに対し自己整合配置されており、かつ前記境界
が上層の電極に完全に覆われていることを特徴とする電
荷転送素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032854A JPH0618263B2 (ja) | 1984-02-23 | 1984-02-23 | 電荷転送素子 |
| US07/024,923 US4782374A (en) | 1984-02-23 | 1987-03-12 | Charge transfer device having a width changing channel |
| US07/042,091 US4728622A (en) | 1984-02-23 | 1987-03-12 | Charge transfer device having a width changing channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032854A JPH0618263B2 (ja) | 1984-02-23 | 1984-02-23 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176269A JPS60176269A (ja) | 1985-09-10 |
| JPH0618263B2 true JPH0618263B2 (ja) | 1994-03-09 |
Family
ID=12370421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032854A Expired - Lifetime JPH0618263B2 (ja) | 1984-02-23 | 1984-02-23 | 電荷転送素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4782374A (ja) |
| JP (1) | JPH0618263B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2597647B1 (fr) * | 1986-04-18 | 1992-06-12 | Thomson Csf | Registre a decalage a transfert de charge muni d'un dispositif de lecture en tension sur diode flottante |
| KR930000720B1 (ko) * | 1990-01-29 | 1993-01-30 | 금성일렉트론 주식회사 | 자기정열을 이용한 ccd 채널의 제조방법 |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US5514886A (en) * | 1995-01-18 | 1996-05-07 | Eastman Kodak Company | Image sensor with improved output region for superior charge transfer characteristics |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3770988A (en) * | 1970-09-04 | 1973-11-06 | Gen Electric | Self-registered surface charge launch-receive device and method for making |
| DE2314260A1 (de) * | 1972-05-30 | 1973-12-13 | Ibm | Ladungsgekoppelte halbleiteranordnung und verfahren zu ihrer herstellung |
| US3834959A (en) * | 1972-06-30 | 1974-09-10 | Ibm | Process for the formation of selfaligned silicon and aluminum gates |
| US4035906A (en) * | 1975-07-23 | 1977-07-19 | Texas Instruments Incorporated | Silicon gate CCD structure |
| JPS5384488A (en) * | 1976-12-29 | 1978-07-25 | Matsushita Electric Ind Co Ltd | Electric charge transfer device |
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| GB2010010B (en) * | 1977-10-19 | 1982-02-17 | Gen Electric Co Ltd | Charge coupled devices |
| JPS54158176A (en) * | 1978-06-02 | 1979-12-13 | Sony Corp | Charge transfer device |
-
1984
- 1984-02-23 JP JP59032854A patent/JPH0618263B2/ja not_active Expired - Lifetime
-
1987
- 1987-03-12 US US07/024,923 patent/US4782374A/en not_active Expired - Lifetime
- 1987-03-12 US US07/042,091 patent/US4728622A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4782374A (en) | 1988-11-01 |
| US4728622A (en) | 1988-03-01 |
| JPS60176269A (ja) | 1985-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |