JP2712847B2 - 電荷転送素子の製造方法 - Google Patents
電荷転送素子の製造方法Info
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- JP2712847B2 JP2712847B2 JP3019639A JP1963991A JP2712847B2 JP 2712847 B2 JP2712847 B2 JP 2712847B2 JP 3019639 A JP3019639 A JP 3019639A JP 1963991 A JP1963991 A JP 1963991A JP 2712847 B2 JP2712847 B2 JP 2712847B2
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- Japan
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- gate electrode
- semiconductor substrate
- charge
- forming
- charge transfer
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- Electrodes Of Semiconductors (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電荷転送素子の製造方法
に関する。
に関する。
【０００２】
【従来の技術】電荷転送素子は相互に電荷結合した多数
のＭＯＳキャパシタに次々に電圧パルスを印加しこのＭ
ＯＳキャパシタの列に沿って電荷を転送する機構を持
つ。
のＭＯＳキャパシタに次々に電圧パルスを印加しこのＭ
ＯＳキャパシタの列に沿って電荷を転送する機構を持
つ。
【０００３】このようなＭＯＳキャパシタの列を形成す
る上で最も重要な点は、各電極を数百ｎｍ程度の極めて
狭い間隔で構成しなければならないことである。現在の
フォトリソグラフィー技術ではこのような狭い間隔で電
極を分離することは困難なため、従来このような構造の
電極列を形成するために一般に次のような方法が用いら
れる。
る上で最も重要な点は、各電極を数百ｎｍ程度の極めて
狭い間隔で構成しなければならないことである。現在の
フォトリソグラフィー技術ではこのような狭い間隔で電
極を分離することは困難なため、従来このような構造の
電極列を形成するために一般に次のような方法が用いら
れる。
【０００４】すなわち図６に示すように半導体基板１１
上にゲート絶縁膜１２を介して多結晶シリコン第１のゲ
ート電極１７をＣＶＤ法とフォトリソグラフィー法によ
って形成したのち、第１のゲート電極１７の表面に熱酸
化によって薄いシリコン酸化膜１８を形成し、次にこの
上にＣＶＤ法とフォトリソグラフィー法によって多結晶
シリコンの第２のゲート電極１９を形成する。このよう
に複数の層の電極を薄い絶縁膜を介して重ね合わせる構
造とすることによって、現在のフォトリソグラフィー技
術によって余裕をもって数百ｎｍ程度の間隔でゲート電
極列を形成できる。
上にゲート絶縁膜１２を介して多結晶シリコン第１のゲ
ート電極１７をＣＶＤ法とフォトリソグラフィー法によ
って形成したのち、第１のゲート電極１７の表面に熱酸
化によって薄いシリコン酸化膜１８を形成し、次にこの
上にＣＶＤ法とフォトリソグラフィー法によって多結晶
シリコンの第２のゲート電極１９を形成する。このよう
に複数の層の電極を薄い絶縁膜を介して重ね合わせる構
造とすることによって、現在のフォトリソグラフィー技
術によって余裕をもって数百ｎｍ程度の間隔でゲート電
極列を形成できる。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来の電荷結合素子の製造方法では第１のゲート電極と
第２のゲート電極とが互いに部分的に重なり合った構造
を持ったものが得られ、この重なった部分で下層の電極
が上層の電極に印加された電圧の影響を受け、一様なポ
テンシャルを形成することができないため電荷の転送効
率が低下するという問題がある。
従来の電荷結合素子の製造方法では第１のゲート電極と
第２のゲート電極とが互いに部分的に重なり合った構造
を持ったものが得られ、この重なった部分で下層の電極
が上層の電極に印加された電圧の影響を受け、一様なポ
テンシャルを形成することができないため電荷の転送効
率が低下するという問題がある。
【０００６】また、この重なり合った部分では大きな段
差を持った形状となっているため各電極上に配線を形成
する場合に配線の段切れが生ずるという問題がある。ま
た特に電荷転送素子を利用した固体撮像装置においては
電荷転送素子部は遮光材料により電極の側壁部まで完全
に遮光されていなければならないが、このような段差が
存在すると遮光材料の段差被覆性が不充分であるため電
荷転送素子部を完全に遮光するのが困難となる。さらに
遮光膜表面の形状が複雑になるため光の乱反射が多くな
り固体撮像装置を動作させた場合、ゴーストやスミアな
ど画質を著しく劣化させるという問題点があった。
差を持った形状となっているため各電極上に配線を形成
する場合に配線の段切れが生ずるという問題がある。ま
た特に電荷転送素子を利用した固体撮像装置においては
電荷転送素子部は遮光材料により電極の側壁部まで完全
に遮光されていなければならないが、このような段差が
存在すると遮光材料の段差被覆性が不充分であるため電
荷転送素子部を完全に遮光するのが困難となる。さらに
遮光膜表面の形状が複雑になるため光の乱反射が多くな
り固体撮像装置を動作させた場合、ゴーストやスミアな
ど画質を著しく劣化させるという問題点があった。
【０００７】本発明はこのような問題点を解消し、各電
極が全く重なり合わず、極めて狭い間隔で、大きな段差
なしに各電極を配列することにより、転送効率が高くま
た電極上に配線あるいは遮光膜等を形成するのが容易な
電荷転送素子の製造方法を提供することを目的とする。
極が全く重なり合わず、極めて狭い間隔で、大きな段差
なしに各電極を配列することにより、転送効率が高くま
た電極上に配線あるいは遮光膜等を形成するのが容易な
電荷転送素子の製造方法を提供することを目的とする。
【０００８】
【０００９】
【課題を解決するための手段】 本発明の電荷転送素子の
製造方法 は、半導体基板上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上に所定の間隔およびピッチで複数の導
電性のゲート電極核を形成する工程と、斜め方向からイ
オン注入を行ない前記ゲート電極核の一方の端の下部の
前記半導体基板の表面部に不純物層を形成する工程と、
導電膜を被着したのちエッチバックを行ない前記各ゲー
ト電極核の側面に前記導電膜の側壁を形成して互いに分
離された複数のゲート電極を形成する工程とを含むとい
うものである。この場合、ゲート電極の他方の端の下部
から不純物層が設けられている一方の端の下部へ向けて
電荷を転送する手段を設け、、前記ゲート電極の下部に
おける 電荷の移動を前記不純物層により改善するように
することができる。さらに、Ｐ型の半導体基板の表面部
に設けられたＮ型の不純物領域にＮ型の不純物をイオン
注入することができる。
製造方法 は、半導体基板上にゲート絶縁膜を形成し、前
記ゲート絶縁膜上に所定の間隔およびピッチで複数の導
電性のゲート電極核を形成する工程と、斜め方向からイ
オン注入を行ない前記ゲート電極核の一方の端の下部の
前記半導体基板の表面部に不純物層を形成する工程と、
導電膜を被着したのちエッチバックを行ない前記各ゲー
ト電極核の側面に前記導電膜の側壁を形成して互いに分
離された複数のゲート電極を形成する工程とを含むとい
うものである。この場合、ゲート電極の他方の端の下部
から不純物層が設けられている一方の端の下部へ向けて
電荷を転送する手段を設け、、前記ゲート電極の下部に
おける 電荷の移動を前記不純物層により改善するように
することができる。さらに、Ｐ型の半導体基板の表面部
に設けられたＮ型の不純物領域にＮ型の不純物をイオン
注入することができる。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１〜図３は本発明の一実施例に関連する
電荷結合素子の製造手順を説明するための断面図であ
る。
電荷結合素子の製造手順を説明するための断面図であ
る。
【００１２】まず図１に示すようにＰ型シリコンなどの
半導体基板１上に形成されたゲート絶縁膜２上にＣＶＤ
法によって第１多結晶シリコン膜を例えば厚さ５００ｎ
ｍ成長し、フォトリソグラフィー法によって８００ｎｍ
の間隔でゲート電極核３の列を形成する。次に図２に示
すようにＣＶＤ法によってゲート電極核３表面を例えば
厚さ３００ｎｍの第２多結晶シリコン膜４ａで覆う。次
に図３に示すように異方性エッチングによって第２多結
晶シリコン膜４ａをエッチバックしゲート電極核３の側
面のみに第２多結晶シリコン膜４ｂを残して側壁を形成
する。
半導体基板１上に形成されたゲート絶縁膜２上にＣＶＤ
法によって第１多結晶シリコン膜を例えば厚さ５００ｎ
ｍ成長し、フォトリソグラフィー法によって８００ｎｍ
の間隔でゲート電極核３の列を形成する。次に図２に示
すようにＣＶＤ法によってゲート電極核３表面を例えば
厚さ３００ｎｍの第２多結晶シリコン膜４ａで覆う。次
に図３に示すように異方性エッチングによって第２多結
晶シリコン膜４ａをエッチバックしゲート電極核３の側
面のみに第２多結晶シリコン膜４ｂを残して側壁を形成
する。
【００１３】このようにして多結晶シリコンのゲート電
極列を形成することができるが、各ゲート電極間の間隔
はほぼ２００ｎｍまで狭くすることができ、しかも各ゲ
ート電極は全く重なり合うことはない。もちろん第２多
結晶シリコン膜４の膜厚を変化させることによって各ゲ
ート電極間の間隔を自由に制御することもできる。
極列を形成することができるが、各ゲート電極間の間隔
はほぼ２００ｎｍまで狭くすることができ、しかも各ゲ
ート電極は全く重なり合うことはない。もちろん第２多
結晶シリコン膜４の膜厚を変化させることによって各ゲ
ート電極間の間隔を自由に制御することもできる。
【００１４】なお、以上の説明ではゲート電極列３の表
面に絶縁膜を設けていてないが、多結晶シリコン膜を形
成後にＳｉＯ2 やＳｉ3 Ｎ4 等の絶縁膜を１０〜１００
ｎｍ程度設け、続いてリソグラフィー法により電極核パ
ターンを形成しても良い。この場合には、電極核パター
ン上に絶縁膜が設けられるため、図３で説明された第２
多結晶シリコン膜のエッチバック時にゲート電極核３の
表面が一部エッチングされることが防止できる利点があ
る。かかる絶縁膜を形成しても電極核３の側面で第２多
結晶シリコン膜４ａと接触するため問題はない。
面に絶縁膜を設けていてないが、多結晶シリコン膜を形
成後にＳｉＯ2 やＳｉ3 Ｎ4 等の絶縁膜を１０〜１００
ｎｍ程度設け、続いてリソグラフィー法により電極核パ
ターンを形成しても良い。この場合には、電極核パター
ン上に絶縁膜が設けられるため、図３で説明された第２
多結晶シリコン膜のエッチバック時にゲート電極核３の
表面が一部エッチングされることが防止できる利点があ
る。かかる絶縁膜を形成しても電極核３の側面で第２多
結晶シリコン膜４ａと接触するため問題はない。
【００１５】図４は本発明の一実施例を説明するための
断面図である。図に於て、６は基板と逆の導電型を有す
る不純物領域である。
断面図である。図に於て、６は基板と逆の導電型を有す
る不純物領域である。
【００１６】本発明の一実施例に関連する電荷結合素子
の場合と同様に不純物領域６を含む半導体基板１上にゲ
ート絶縁膜２を介してゲート電極核３を形成した後、斜
めイオン注入法によってゲート電極核３の一方の端の下
部の不純物領域６の表面に半導体基板１と逆導電型の不
純物をイオン注入し不純物層５を形成する。次に本発明
の一実施例に関連する電荷結合素子の場合と同様にして
ゲート絶縁膜３の側面に第２多結晶シリコン膜による側
壁を形成する。このように作成した電荷転送素子を３相
駆動により動作させた場合のポテンシャル状態を図５に
電極構造に対応させて示す。すなわち、各ゲート電極真
下のポテンシャルは不純物層５の直下の部分でわずかに
深くなるため、電荷転送の際、電荷１０の取り残しが少
なく極めて転送効率の高い電荷転送素子を作製すること
ができる。
の場合と同様に不純物領域６を含む半導体基板１上にゲ
ート絶縁膜２を介してゲート電極核３を形成した後、斜
めイオン注入法によってゲート電極核３の一方の端の下
部の不純物領域６の表面に半導体基板１と逆導電型の不
純物をイオン注入し不純物層５を形成する。次に本発明
の一実施例に関連する電荷結合素子の場合と同様にして
ゲート絶縁膜３の側面に第２多結晶シリコン膜による側
壁を形成する。このように作成した電荷転送素子を３相
駆動により動作させた場合のポテンシャル状態を図５に
電極構造に対応させて示す。すなわち、各ゲート電極真
下のポテンシャルは不純物層５の直下の部分でわずかに
深くなるため、電荷転送の際、電荷１０の取り残しが少
なく極めて転送効率の高い電荷転送素子を作製すること
ができる。
【００１７】なお、以上の説明では半導体基板１と逆の
不純物領域６が設けられたいわゆる埋込チャネル型ＣＣ
Ｄの場合を例に説明したが、不純物領域６が無い表面チ
ャネル型ＣＣＤの場合には基板と同型の不純物をイオン
注入しバリア層８を形成すればよい。従って、本発明に
なる電極形成法を適用すればいわゆる２相駆動ＣＣＤを
構成することもできる。
不純物領域６が設けられたいわゆる埋込チャネル型ＣＣ
Ｄの場合を例に説明したが、不純物領域６が無い表面チ
ャネル型ＣＣＤの場合には基板と同型の不純物をイオン
注入しバリア層８を形成すればよい。従って、本発明に
なる電極形成法を適用すればいわゆる２相駆動ＣＣＤを
構成することもできる。
【００１８】
【発明の効果】以上説明したように本発明は電荷転送素
子の電極列の形成においてフォトリソグラフィー法によ
って各ゲート電極核を形成したのち導電膜で覆い、エッ
チバックしてゲート電極核の側面に導電膜の側壁を形成
することによって各ゲート電極が全く重なり合わずに、
極めて狭い間隔でかつ、大きな段差なしに各ゲート電極
を配列することができ、転送効率が高く、また電極上に
配線あるいは遮光膜等を形成するのが容易な電荷転送素
子を製造できるという効果を有する。
子の電極列の形成においてフォトリソグラフィー法によ
って各ゲート電極核を形成したのち導電膜で覆い、エッ
チバックしてゲート電極核の側面に導電膜の側壁を形成
することによって各ゲート電極が全く重なり合わずに、
極めて狭い間隔でかつ、大きな段差なしに各ゲート電極
を配列することができ、転送効率が高く、また電極上に
配線あるいは遮光膜等を形成するのが容易な電荷転送素
子を製造できるという効果を有する。
【図１】本発明の一実施例に関連する電荷結合素子の製
造手順を説明するための断面図である。
造手順を説明するための断面図である。
【図２】本発明の一実施例に関連する電荷結合素子の製
造手順を説明するための断面図である。
造手順を説明するための断面図である。
【図３】本発明の一実施例に関連する電荷結合素子の製
造手順を説明するための断面図である。
造手順を説明するための断面図である。
【図４】本発明の一実施例を説明するための断面図であ
る。
る。
【図５】本発明の一実施例を説明するための断面図およ
びポテンシャル図である。
びポテンシャル図である。
【図６】従来の電荷結合素子を示す断面図である。
１，１１ 半導体基板 ２，１２ ゲート絶縁膜 ３ ゲート電極核 ４ａ 第２多結品シリコン膜 ４ｂ 第２多結晶シリコン膜(側壁) ５ 不純物層 ６ 不純物領域 １７ 第１のゲート電極 １８ シリコン酸化膜 １９ 第２のゲート電極
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に所定の間隔およびピッチで複数の
導電性のゲート電極核を形成する工程と、斜め方向から
イオン注入を行ない前記ゲート電極核の一方の端の下部
の前記半導体基板の表面部に不純物層を形成する工程
と、導電膜を被着したのちエッチバックを行ない前記各
ゲート電極核の側面に前記導電膜の側壁を形成して互い
に分離された複数のゲート電極を形成する工程とを含む
ことを特徴とする電荷転送素子の製造方法。 - 【請求項２】 ゲート電極の他方の端の下部から不純物
層が設けられている一方の端の下部へ向けて電荷を転送
する手段を備え、前記ゲート電極の下部における電荷の
移動を前記不純物層により改善した請求項１記載の電荷
転送素子の製造方法。 - 【請求項３】 Ｐ型の半導体基板の表面部に設けられた
Ｎ型の不純物領域にＮ型の不純物をイオン注入する請求
項１または２記載の電荷転送素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019639A JP2712847B2 (ja) | 1991-02-13 | 1991-02-13 | 電荷転送素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019639A JP2712847B2 (ja) | 1991-02-13 | 1991-02-13 | 電荷転送素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258140A JPH04258140A (ja) | 1992-09-14 |
| JP2712847B2 true JP2712847B2 (ja) | 1998-02-16 |
Family
ID=12004794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019639A Expired - Lifetime JP2712847B2 (ja) | 1991-02-13 | 1991-02-13 | 電荷転送素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712847B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151474A (ja) * | 1992-11-04 | 1994-05-31 | Matsushita Electron Corp | 電荷転送装置及びその製造方法 |
| JP2007266480A (ja) * | 2006-03-29 | 2007-10-11 | Fujifilm Corp | 固体撮像素子の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508221B2 (ja) * | 1987-11-17 | 1996-06-19 | 三菱電機株式会社 | 電荷転送素子の製造方法 |
-
1991
- 1991-02-13 JP JP3019639A patent/JP2712847B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04258140A (ja) | 1992-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970930 |