JP2508221B2 - 電荷転送素子の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電荷転送素子に関し、特に隣接したゲート
電極同志が部分的に重なり合う構造を有する電荷転送素
子の製造方法に関するものである。

［従来の技術］ 第10図は一般の電荷転送素子（以下CCD）の転送方向
に沿った断面とポテンシャル井戸との関係を模式的に示
した図である。

図を参照して上方には垂直転送部の断面図が示され、
φ_A1〜φ_A4の各端子はゲート電極７の各々に配線接続さ
れる。断面図の下方には転送時における各時刻t₀〜t₃の
断面位置に対応する半導体基板１の電荷転送領域のポテ
ンシャル井戸の変化を示すポテンシャル図が示されてい
る。

第11図は第10図に示す各ゲート電極７に接続する端子
に印加されるクロックパルスを示したタイミングチャー
ト図である。

図を参照して経過時間に対する各端子φ_A1〜φ_A4に印
加されるクロックパルスが示されている。

第10図および第11図を参照して、この電荷転送素子の
転送動作について以下簡単に説明する。

ゲート電極７に接続する端子のうち時刻t₀においてφ
_A1に“HH"レベルの電圧が印加されると、φ_A1に接続さ
れるゲート電極７下に特に深いポテンシャル井戸が形成
され、他の電荷転送装置（図示せず）から転送されてき
た電荷がこの井戸を中心に一旦蓄えられる。蓄えられた
電荷は時刻t₁〜t₃にて示されるようにそのポテンシャル
井戸をクロックパルスに基づいて移動させることによっ
て順次転送されるのである。

電荷転送素子はこのように半導体基板１上に絶縁膜８
を介して形成される複数のゲート電極７にクロックパル
スを印加することによって、ポテンシャル井戸を形成す
ることからゲート電極の形成はその転送特性上から重要
である。

第12A図〜第12D図は従来の電荷転送素子のゲート電極
の製造方法を示す工程断面図である。

以下、図を参照してこの製造方法について説明する。

まず、シリコンよりなる半導体基板１の主面上を熱酸
化することによって酸化膜２を形成し、さらにその上に
CVD法でポリシリコン膜３を形成する（第12A図参照）。

次に、ポリシリコン膜３上にレジスト（図示せず）を
形成してこれを写真製版工程を用いて所定形状にパター
ニングする。パターニングされたレジストをマスクとし
て露出したポリシリコン膜３およびその下部の酸化膜２
をエッチングすることによって、所定間隔を持った２層
の酸化膜パターン2aおよびポリシリコン膜パターン3aを
形成する（第12B図参照）。

さらに、露出している半導体基板１の主面上およびポ
リシリコン膜パターン3aの表面を熱酸化して酸化膜９を
形成し、その上全面を覆うようにCVD法でポリシリコン
膜６を形成する（第12C図参照）。

最後に、ポリシリコン膜６上にレジスト（図示せず）
を形成して、これを写真製版工程を用いて所定形状にパ
ターニングする。パターニングされたレジストをマスク
として露出したポリシリコン膜６をエッチングすること
によって所定間隔をもったポリシリコン膜パターン6aを
形成する（第12D図参照）。

このように形成されたポリシリコン膜パターン3a,6a
が、第10図におけるゲート電極７となって転送方向に交
互に配列されるのである。

［発明が解決しようとする課題］ 第13図は第12D図において製造されたゲート電極とな
るポリシリコン膜パターン3a,6aの境界部を拡大した断
面図である。

図において、半導体基板１の主面上に酸化膜パターン
2aを介してポシリコン膜パターン3a（厚さD₂）が形成さ
れ、それに酸化膜９（ポリシリコン膜パターン3a上の厚
さD₁）を介して、ポリシリコン膜パターン6aが隣接して
いる。この場合、図に示すようにポリシリコン膜パター
ン6aの一部は、ポリシリコン膜パターン3aの上方に距離
Ｌの平面的な重なり部をもって形成する。すなわち、こ
の重なり部は第12D図における写真製版工程でのマスク
のずれと過剰エッチング量とを考慮して決められるもの
であって、ポリシリコン膜パターン6aがポリシリコン膜
パターン3aから離れて形成されることによる転送効率の
低下を防止するためである。ポリシリコン膜パターン6a
の端部が酸化膜９の膜厚を超えてポリシリコン膜パター
ン3aの端部から離れると、その分だけ半導体基板１の転
送領域のうちポテンシャルが制御されない部分が増加す
るからである。

したがって、この重なり部を含めてポリシリコン膜パ
ターン6aとポリシリコン膜パターン3aとの間には酸化膜
９を介して図のごとく容量C₁,C₂が形成される。実際に
はゲート電極となるポリシリコン膜パターン6aに配線が
接続され、この配線には寄生抵抗Ｒが発生するので端子
に電圧V₁が印加されたとき、ポリシリコン膜パターン6a
の電圧をV₂とするとこの電圧V₁,V₂の間には所定の関係
が生じる。

第14図はこのポリシリコン膜パターン6aまわりの等価
回路を示した図であり、第15A図および第15B図は電圧V₁
および電圧V₂の経過時間に伴う電圧変化を示した図であ
る。

第14図において並列の容量C₁,C₂の和をC₃とすると抵
抗Ｒと容量C₃とが直列となることから、端子に電圧V₁が
印加されたときこの時定数Ｒ×C₃に基づいて電圧V₂は第
15B図のごとく徐々に上昇する。

すなわち、 ここで、t:経過時間 また、C₃＝C₁＋C₂＝ε_０ε_１（LW/D₁＋D₂W/D₁） ここでε₀:真空の誘電率 ε₁:酸化膜９の誘電定数 W:ポリシリコン膜パターン6aまたは3aの幅（紙面貫通方
向） したがって、C₃を小さくするにはD₁の値を大きくする
か、D₂またはＬの値を小さくすることが必要であるが、
ポリシリコン膜パターン3aの上面の膜厚D₁は通常酸化膜
９の半導体基板１上の膜厚D₃の２倍程度として形成され
る。ところが半導体基板１上の膜厚D₃の膜厚は半導体基
板１に形成するポテンシャル井戸の形状、すなわち電荷
の転送条件から決められるものであり、しかも隣接のゲ
ート電極としてポリシリコン膜パターン3a下の酸化膜パ
ターン2aの膜厚とも等しくしなければならない等の制約
があって独立に厚くすることが困難である。

また、ポリシリコン膜パターン3aの厚さD₂はゲート電
極としての機能上から決定されることから所定寸法より
薄くすることが難しく、さらに重なり部の寸法Ｌは前述
のように転送効率の確保のためやはりその値を小さくす
ることは製造上困難なのである。

したがって、この容量C₃がもたらす電圧V₂の上昇の遅
れは非常に高速な転送動作を目指す電荷転送素子にとっ
ては極めて大きな障害となるという問題点があった。

一方、第8A図および第8B図は、第13図に示すような２
つの電極の重なりがない電荷転送素子の製造方法の従来
例を示す工程断面図である。

以下図を参照してその製造方法について説明する。

半導体基板１の主面上に所定厚さの酸化膜２およびポ
リシリコン膜３が順次形成される。ポリシリコン膜３上
にレジスト膜を塗布しこれをパターニングすることによ
って所定間隔のレジストパターン13aを形成する。（第8
A図参照）。

次にレジストパターン13aをマスクとして、露出した
ポリシリコン膜３を異方的にエッチングすることによっ
て、間隔ｄのポリシリコン膜パターン3aが酸化膜２上に
形成される（第8B図参照）。

このように形成されたポリシリコン膜パターン3aが電
荷転送素子のゲート電極として機能する。したがってそ
の間隔ｄは転送効率上できるだけ小さい方が好ましい。
しかしこの間隔ｄは、上述のように第8A図のレジストパ
ターン13aの間隔に依存する。レジストパターン13aの最
小間隔は現在のフォリソグラフィ技術では0.8μｍ程度
が限界とされている。

第９図は第8B図の形式による電荷転送装置のゲート電
極のチャンネルポテンシャルに対する影響を説明するた
めの図である。

本図は、テレビジョン学会編「固体撮像デバイス」p.
29において開示されている内容である。図において、ポ
リシリコン膜パターン、すなわちゲート電極の間隔がd₁
とd₂の２種類のものが描かれている。図では隣接するゲ
ート電極に電位V_Aと電位V_Bの電位が異なった場合のチャ
ンネルポテンシャルの状態が示されている。実線のごと
くゲート電極の間隔d₂が小さいときは、チャンネルポテ
ンシャルはなだらかに移行する。しかし、ゲート電極の
間隔d₁が大きいときは、図の破線のようにチャンネルポ
テンシャルはなだらかに移行せず、ポテンシャルバリア
が形成される。このような状態で電荷を転送しようとす
ると、ポテンシャルバリアが電荷の転送を不完全にする
ように働く。ここで、J.W.Slotboom（Extended Abstra
cts of Sol.Stat.Dev.and Mat.,Tokyo,1986,pp.315,
Fig.9）によれば、ゲート電極の間隔が0.4μｍ以下でな
いと、基板濃度にかかわらず電荷を完全に転送できない
としている。

したがって、第8A図および第8B図に示す製造方法で
は、ゲート電極の重なりはないものの、高い転送効率を
得ることが困難であった。

この発明は上記のような課題を解決するためになされ
たもので、ゲート電極間の寄生容量が小さい電荷転送素
子の製造方法を提供することを目的とする。

また、ゲート電極相互に重なりがなく、その間隔が小
さい電荷転送素子の製造方法を提供することを目的とす
る。

［課題を解決するための手段］ 請求項（１）に係る発明の電荷転送素子の製造方法
は、主面を有する半導体基板を準備する工程と、半導体
基板の主面上に絶縁膜を形成する工程と、絶縁膜上に複
数の第１の導電体を所定間隔でもって形成する工程と、
第１の導電体を覆い、かつ第１の導電体の間に露出した
半導体基板の主面を塞ぐように第２の導電体を形成する
工程と、第２の導電体を異方的にエッチングして、第１
の導電体の間の絶縁膜の一部を露出させる工程と、第１
の導電体および残存の第２の導電体を覆い、かつ露出し
た絶縁膜の一部を塞ぐように第３の導電体を形成する工
程と、第３の導電体を異方的にエッチングして、第１の
導電体の間の絶縁膜の一部を露出させる工程とを備えた
ものである。

請求項（２）に係る電荷転送素子の製造方法は、主面
を有する半導体基板を準備する工程と、半導体基板の主
面上に第１の絶縁膜および第１の導電体よりなる２層パ
ターンを所定間隔をもって形成する工程と、２層パター
ンを覆い、かつ２層パターンの間に露出した半導体基板
の主面を塞ぐように第２の絶縁膜を形成する工程と、第
２の絶縁膜上に第２の導電体をCVD法を用いて形成する
工程と、第２の導電体上全面に形成され、その表面を平
坦とする平坦化膜を形成する工程と、平坦化膜と第２の
導電体の一部とを同一エッチング速度でエッチングし
て、第１の導電体上の第２の絶縁膜を露出させる工程と
を備えたものである。

請求項（３）に係る電荷移動素子の製造方法は、主面
を有する半導体基板を準備する工程と、半導体基板の主
面上に絶縁膜、導電体膜、酸化膜および耐酸化性の物質
膜よりなる４層膜を形成する工程と、物質膜をパターニ
ングして、所定間隔の物質膜パターンを形成する工程
と、物質膜のパターニングによって露出した酸化膜を熱
酸化する工程と、物質膜パターンと、その下に残存の酸
化膜とを除去して、導電体膜の一部を露出させる工程
と、露出した導電体膜の一部を異方的にエッチングし
て、絶縁膜の一部を露出させる工程とを備えたものであ
る。

［作用］ 請求項（１）に係る発明においては、隣接した導電体
同士に平面的な重なり部を生じさせず、また両者を極め
て近接して形成することができる。

請求項（２）に係る発明においては、下地パターンに
対して膜厚が均一なポリシリコンを堆積することがで
き、第１の導電体上方の第２の導電体が完全に除去され
るので、隣接する導電体同士の平面的な重なりがまった
く生じない。

請求項（３）に係る発明においては、隣接する導電体
同志の平面的な重なりを形成しないため、相互の寄生容
量が少ない。また、ゲート電極間隔を小さく形成できる
ため、高い転送効率が得られる。

［実施例］ 第1A図〜第1D図はこの発明の第１の実施例による製造
方法を示す工程断面図である。

以下、図を参照してこの製造方法について説明する。

まず、このシリコン基板よりなる半導体基板１の主面
上に所定厚さの酸化膜２を熱酸化法によって形成し、こ
の酸化膜２上にCVD法より所定厚さのポリシリコン膜３
を形成し、さらにポリシリコン膜３上にCVD法により所
定厚さの酸化膜４を形成する。この酸化膜４はゲート電
極間の寄生容量の低減に寄与することから、その膜厚は
少なくとも酸化膜２の膜厚の２倍は確保することが望ま
しい（第1A図参照）。

次に、酸化膜４上にレジスト（図示せず）を形成し
て、これを写真製版工程を用いて所定形状にパターニン
グする。パターニングされたレジストをマスクとして露
出した酸化膜４、その下部のポリシリコン膜３および酸
化膜２をエッチング除去することによって、所定間隔を
もった酸化膜パターン4a,ポリシリコン膜パターン3aお
よび酸化膜パターン2aよりなる３層パターンを形成する
（第1B図参照）。

さらに、露出している半導体基板１の主面上を熱酸化
して、３層パターンの側面部に達する酸化膜５をその膜
厚が半導体基板１の主面上において酸化膜パターン2aと
等しくなるように形成する。このとき酸化膜パターン4a
の上面にも若干酸化膜が形成されるが、その膜厚は酸化
膜パターン4aの膜厚が厚ければ厚いほど薄くなる傾向が
ある。続いて酸化膜５および酸化膜パターン4aを覆うよ
うに全面にCVD法によってポリシリコン膜６を所定厚さ
形成する（第1C図参照）。

最後に、ポリシリコン膜６上にレジスト（図示せず）
を形成して、これを写真製版工程を用いて所定形状にパ
ターニングする。パターニングされたレジストをマスク
として露出したポリシリコン膜６をエッチングすること
によって、所定間隔をもったポリシリコン膜パターン6a
を形成する（第1D図参照）。

以上の工程によって形成されたゲート電極となるポリ
シリコン膜パターン3a,6aは従来と同様の範囲の重なり
部が生じるが、その部分の酸化膜パターン4aの膜厚は従
来例に比して十分厚くできるので、その部分の寄生容量
を十分低減することができる。

なお、上記第１の実施例では、ポリシリコン膜３上の
酸化膜４をCVD法によって形成したが、他の方法たとえ
ば熱酸化法、スパッタ法またはプラズマCVD法等酸化膜
を形成できる方法であれば同様に適用でき同様の効果を
奏する。また、SiO₂膜４はSi₃N₄等の絶縁膜であっても
良い。

また、上記第１の実施例ではポリシリコン膜について
は特に説明していないが、燐をドープした膜でもドープ
しないポリシリコンを堆積した後に燐を拡散させたもの
でもよい。

さらに、上記第１の実施例では、ゲート電極としてポ
リシリコンを使用しているが、シリサイドやアルミニウ
ム等のゲート電極として適する材料であれば他の材料で
あっても同様に適用できることは言うまでもない。

第2A図〜第2D図はこの発明の第２の実施例による製造
方法を示す概略工程断面図である。

以下、図を参照してこの製造方法について説明する。

まず、シリコン等よりなる半導体基板101の主面上に
所定厚さの酸化膜102を熱酸化法によって形成し、さら
にこの酸化膜102上にCVD法より所定厚さのポリシリコン
膜103を形成する（第2A図参照）。

次に、ポリシリコン膜103上にレジスト（図示せず）
を形成して、これを写真製版工程を用いて所定形状にパ
ターニングする。パターニングされたレジストをマスク
として露出したポリシリコン膜103のみをエッチング除
去することによって所定間隔（Ｓμｍ）をもったポリシ
リコン膜パターン103aを形成する（第2B図参照）。

ここで、隣接ポリシリコン膜パターン103a同士の間隙
寸法Ｓμｍが0.1μｍ程度にすることができればゲート
電極の転送効率上望ましく、またそのままゲート電極と
して機能し得るが、現在の微細加工技術の限界からその
最小寸法は0.8μｍ程度となるのが実情である。

そこで、ポリシリコン膜パターン103aを覆うように膜
厚ｄμｍのポリシリコン膜を全面にCVD法によって形成
する。このとき、 2d＋0.1＝Ｓ となるようにポリシリコン膜の膜厚ｄを選定するとポリ
シリコン膜パターン103a同士の間に露出していた半導体
基板101の主面もポリシリコン膜104の堆積効果によって
塞がれることになり、その最少膜厚もほぼｄμｍとなる
（第2C図参照）。

次に、ポリシリコン膜104をRIE等による異方性エッチ
ングでもって膜厚ｄμｍ程度除去する。膜厚ｄμｍ分の
除去としてのエッチングの終点の検出は、ポリシリコン
膜パターン103a間の酸化膜102の露出による発光に基づ
く公知技術によって可能である。このときポリシリコン
膜パターン103a上のポリシリコン膜104はその厚さがｄ
μｍであることからほとんど取除かれるが、ポリシリコ
ン膜パターン103aの角部から酸化膜102のポリシリコン
膜パターン103aの近傍部にかけての膜厚はｄμｍ以上と
なることから、ポリシリコン膜104の一部はポリシリコ
ン膜パターン103aの側面部にポリシリコン膜残部104aと
なって残る（第2D図参照）。

このとき、ポリシリコン膜残部104aに挾まれた部分の
酸化膜102の露出幅ｗは、 ｗ＝Ｓ−2d となり、ｄ＝0.35μｍとすればｗはほぼ0.1μｍとなっ
てゲート電極の転送効率上のゲート電極間の距離要求を
満たすものとなる。

この後の工程においてポリシリコン膜残部104aに挾ま
れた領域およびポリシリコン膜パターン103a上に対して
絶縁膜が形成されるが、第2D図において明白なように隣
接したゲート電極としての容量Ｃは、従来例の第13図に
おける容量に比べてはるかに低減している。すなわち、
従来例のC₁に相当する重なり部は全くなくなり、またC₂
と比べてみてもポリシリコン膜残部4aの断面形状の特徴
から容量Ｃの値はより小さい。

第3A図〜第3E図はこの発明の第３の実施例による製造
方法を示す概略工程断面図である。

以下、図を参照してこの製造方法について説明する。

半導体基板151の主面上に酸化膜152を介して所定間隔
をもったポリシリコン膜パターン153aを形成するのは先
の実施例と同様であるが、この実施例においてはポリシ
リコン膜パターン153aの間隙寸法Ｓが２μｍ程度と大き
い場合である（第3A図参照）。

この問題はポリシリコン膜パターン153aを形成すると
きに使用するマスクとして用いるレジストを形成するた
めの写真製版工程において、たとえば1:1のフォトマス
クを用いたときに生じる。間隙寸法Ｓがこのように大き
い場合に先の実施例の方法を用いると、第2C図において
ポリシリコン膜104の膜厚が１μｍ程度も必要となって
しまい、第2C図に示すようなポリシリコン膜104のへこ
み部がなくなってしまうのである。したがってこのよう
な大きな間隙寸法のときにこの実施例は有用となるもの
である。

すなわち、ポリシリコン膜パターン153aを覆うように
ポリシリコン膜154をCVD法によって膜厚d₁だけ形成する
が、この膜厚d₁は間隙寸法Ｓの４分の１すなわち0.5μ
ｍ程度とする。したがってポリシリコン膜パターン153a
の間のポリシリコン膜154の表面は十分なへこみが生じ
る（第3B図参照）。

続いて、ポリシリコン膜154をRIE等により異方性エッ
チングでもって膜厚d₁μｍ程度除去する。このエッチン
グの終点の検出は先の実施例と同様とするが、エッチン
グによって露出した酸化膜の幅w₁は間隙寸法Ｓの２分の
１、すなわち１μｍ程度となっている（第3C図参照）。

さらに、ポリシリコン膜パターン153a,154aを覆うよ
うにポリシリコン膜155をCVD法によって膜厚d₂だけ形成
するが、この膜厚d₂は、 2d₂＋0.1＝w₁ となるように設定すればよい。すなわちd₂は0.45μｍ程
度となるが、この場合も第3B図と同様にポリシリコン膜
155の表面には十分なへこみが生じる（第3D図参照）。

最後にポリシリコン膜155をRIE等による異方性エッチ
ングでもって膜厚d₂μｍ分を除去する。このエッチング
の終点の検出は第3C図と同様の先の実施例によるものと
するが、このエッチングによって最終的に露出した酸化
膜152の幅w₂はほぼ0.1μｍとなり、ゲート電極の転送効
率上の条件を満たしたものとなる（第3E図参照）。

なお、上記第３の実施例では、RIEを２回実施したが
間隙寸法Ｓがさらに離れている場合、ポリシリコン膜の
堆積を３回以上としRIEを３回以上実施することも可能
である。

また、上記第２および第３の実施例では、ポリシリコ
ン膜については特に説明していないが、リンをドープし
た膜でもドープしないポリシリコンを堆積した後にリン
を拡散させたものでもよい。

さらに、上記第２および第３の実施例では、ゲート電
極としてポリシリコンを使用しているが、シリサイドや
アルミニウム等のゲート電極として適する材料であれば
他の材料であっても同様に適用できることは言うまでも
ない。

第4A図〜第4C図は、この発明の第４の実施例による製
造方法を示す概略工程断面図である。

以下、図を参照してこの製造方法について説明する。

まず、シリコンよりなる半導体基板201の主面上に所
定の厚さの酸化膜を熱酸化法によって形成し、さらにこ
の上にCVD法によって所定の厚さのポリシリコン膜を形
成する。次にこれらの２層膜を写真製版技術とエッチン
グ法とを用いて所定の形状にパターニングして、酸化膜
パターン202aとポリシリコン膜パターン203aとを形成す
る（第4A図参照）。

次に、熱酸化することによって、ポリシリコン膜パタ
ーン203aを覆い、露出した半導体基板201の主面を塞ぐ
ように酸化膜209を形成する。続いて、酸化膜209上にCV
D法によりポリシリコン膜206を全面に堆積する。さら
に、ポリシリコン膜206上にフォトレジスト等の平坦化
膜210を形成して、ポリシリコン膜206による段差形状を
なくすことによって、表面を平坦化する（第4B図参
照）。

次に、平坦化膜210とポリシリコン膜206とのエッチン
グ速度が等しい条件のエッチングを用いて、ポリシリコ
ン膜パターン203a上の酸化膜209が露出するまでエッチ
ングを行なう。このような異物質のエッチング速度を等
しくするエッチング方法については、半導体・集積回路
技術第26回シンポジウム講演論文集の中の「塗布および
エッチングを用いた平坦化法」（昭和59年６月７日およ
び８日）において詳述されている。これによって、ポリ
シリコン膜パターン203aの間に残存するポリシリコン膜
パターン206aが自己整合的に形成される（第4C図参
照）。

このように形成されたポリシリコン膜パターン203aと
206aとが、交互に配列される電荷転送素子のゲート電極
となる。以降このゲート電極に配線が接続されて電荷転
送素子が完成する。

第4C図において、エッチングが不十分で、ポリシリコ
ン膜パターン206aが相互に短絡してしまう可能性がある
ときは、その短絡部分のポリシリコン膜パターンを熱酸
化することによって絶縁化しその短絡を防止すればよ
い。

ところで、第4B図の構造から平坦化膜210とポリシリ
コン膜206の一部とをエッチングして第4C図の構造にす
る際、ポリシリコン膜パターン203aが薄くて段差が小さ
い場合はそのエッチングが困難になる場合がある。すな
わち、ポリシリコン膜パターン203aが薄いと、その間の
領域にポリシリコン膜パターン206aを残すことが困難と
なる。このような場合は以下に示す第５の実施例によれ
ばよい。

第5A図〜第5C図はこの発明の第５の実施例による製造
方法を示す概略工程断面図である。

以下図を参照してこの製造方法について説明する。

まず、半導体基板よりなる半導体基板201上に酸化
膜、ポリシリコン膜およびCVD酸化膜を順次形成し、こ
れを所定間隔にパターニングすることによって、酸化膜
パターン202a、ポリシリコン膜パターン203aおよびCVD
酸化膜パターン211aより３層パターンを形成する（第5A
図参照）。

次に、熱酸化することによって露出した半導体基板20
1の主面に酸化膜209を形成し、さらに酸化膜209およびC
VD酸化膜パターン211aを全面に覆うようにポリシリコン
膜206を形成する。続いて、レジスト膜等よりなる平坦
化膜210を全面に塗布しその表面を平坦化する（第5B図
参照）。

この状態ではポリシリコン膜パターン203aの厚さが薄
い場合であっても、その上にCVD酸化膜パターン211aが
形成されているのでポリシリコン膜206の段差は十分に
大きいものになる。したがって、第４の実施例に示した
のと同じようにポリシリコン膜206および平坦化膜210の
エッチング速度を同一とした条件のエッチングを行な
い、ポリシリコン膜パターン203aの上端部に相当するレ
ベル以上のポリシリコン膜206および平坦化膜210を除去
する（第5C図参照）。

このようにすることによってポリシリコン膜パターン
203aの厚さが薄い場合であっても、その間の領域にポリ
シリコン膜パターン206aが確実に残存し、これらの交互
のパターンによって電荷転送素子のゲート電極が形成さ
れる。残存のCVD酸化膜パターン211aは除去してもよ
く、また除去せずにそのままの状態で配線接続すること
も可能である。

なお、上記第５の実施例では、酸化膜パターン203aの
上にCVD酸化膜パターン211aが形成されているが、この
酸化膜パターン211aの代わりに窒化膜パターンを使用し
ても同様の効果を奏する。

第6A図〜第6E図はこの発明の第６の実施例による製造
方法を示す工程断面図である。

以下図を参照してその製造方法について説明する。

まず、シリコン基板よりなる半導体基板301の主面上
に所定の厚さの酸化膜302を熱酸化法によって形成し、
この酸化膜302上にCVD法により所定厚さのポリシリコン
膜303を形成する。さらに、ポリシリコン膜303上に所定
厚さの酸化膜310を熱酸化法によって形成し、酸化膜310
上に所定厚さの耐酸化性の物質膜、たとえば窒化膜311
をCVD法により形成する（第6A図参照）。

次に、窒化膜311を写真製版技術とエッチング法とを
用いて所定間隔で残存するようにパターニングする。こ
のときの窒化膜パターン311aの各々の幅（図中左右方
向）は、技術的に可能な限り小さくするのが好ましい
（第6B図参照）。

次に、熱酸化工程を施すと、窒化膜パターン311aの間
に露出している酸化膜310およびその下のポリシリコン
膜303のみが、選択的に酸化される。ここで形成される
酸化膜パターン312aの厚さは、後の工程でポリシリコン
膜303をエッチングする際に、阻止マスクとなり得るよ
うに形成することが重要である（第6C図参照）。

さらに、窒化膜パターン311aとその下の酸化膜パター
ン310aを除去する。但し、酸化膜パターン310aを除去す
る際に、酸化膜パターン312aの一部も除去されるので、
酸化膜パターン312aを酸化膜310aより十分厚く形成して
おく必要がある（第6D図参照）。

最後に、酸化膜パターン312aをマスクとして、露出し
たポリシリコン膜303に横方向のエッチングのない異方
性エッチングを施す。この異方性エッチングはポリシリ
コンと酸化膜とのエッチング比が大きいものである。こ
のエッチングによって、酸化膜パターン312aで覆われず
に露出しているポリシリコン膜303の一部が選択的に除
去されて、酸化膜302の一部が露出し、その相互間隔が
狭いポリシリコン膜パターン303aがゲート電極として形
成される（第6E図参照）。

以後、酸化膜パターン312aを除去して、あるいは除去
せずに配線接続することによって電荷転送素子が完成す
る。

第7A図と第7B図は、上述の第6B図と第6C図に対応した
拡大図であって、第6E図に示したポリシリコン膜パター
ン303aの相互の間隔が適切に規定される状態を説明する
ための図である。

第7A図に示すこの窒化膜パターン311aの長さl₁は、現
在の加工技術では最小0.5μｍ程度である。ところが、
この状態で熱酸化すると第7B図のように窒化膜パターン
311aの下部にまで酸化膜パターン312aが成長する。この
酸化膜が食込んだ部分は、一般的にはバーズビークと呼
ばれている（サイエンスフォーラム社「超LSIハンドブ
ック」pp.148）。このバーズビークは一般的にはシリコ
ン基板上での素子分離工程で生じるが、この現象はポリ
シリコン上でも同様に起こる。したがって、この横方向
への酸化膜パターン312aの食込みにより、窒化膜パター
ン311a下の酸化膜パターン310aの長さがl₁から図のごと
くl₂に縮小される。

第6E図に示すようにこの酸化膜パターン312aを阻止マ
スクとして、異方性エッチングを行なえば、ポリシリコ
ン膜パターン303aの間隔はl₂（＜l₁）となり、写真製版
技術で可能な最小寸法以下のエッチングができることに
なる。

上記で述べた酸化膜パターン312aのバーズビークの長
さをｂとすれば、 l₁−l₂＝2b の関係がある。このバーズビークの長さｂは、酸化膜31
0の厚さが厚いほど、酸化膜パターン312aを形成する酸
化温度が低いほど、また窒化膜パターン311aが薄いほど
長くできることが知られている。したがって、これらの
プロセスパラメータを制御することによって、所望のバ
ーズビーク長さｂを決定することができる。すなわち、
ポリシリコン膜パターン303aの間隔を所望の値にコント
ロールすることが可能である。たとえば、l₁が0.5μｍ
であれば、l₂を0.1μｍにするためには、ｂを0.2μｍに
すればよい。

なお、上記第６の実施例では、表面チャネル型CCDに
ついて述べたが、埋込チャネル型CCDについても同様に
適用できる。また、酸化膜302と酸化膜310は熱酸化法で
形成したが、CVD法等の他の形成法でもよい。

また、半導体基板301の主面上に酸化膜302を形成した
が、絶縁膜であれば窒化膜等他の絶縁膜でもよい。

さらに、ポリシリコン膜303は、CVD法以外の形成法で
もよく、また不純物を含んでいてもいなくてもよい。

［発明の効果］ 請求項（１）に係る発明は、所定間隔でもって形成さ
れた第１の導電体の側面にさらに第２、第３の導電体の
一部を形成してその間隙寸法を縮めるので、ゲート電極
間の寄生容量が少なくかつ電荷転送効率の高い電荷転送
素子の製造方法となる効果がある。

請求項（２）に係る発明は、第２の導電体をCVD法に
よって形成された平坦化膜を用いて共にエッチングする
ので、第１の導電体との平面的な重なりが形成されず、
ゲート電極間の寄生容量が少なくかつ高速動作が可能な
電荷転送素子の製造方法となる。また、第２の導電体が
第１の導電体の間隙に自己整合的に形成されるので、従
来のような精度の高いマスク合わせが不要となる。

請求項（３）に係る発明は、隣接する導電体同志の平
面的な重なりを全く生じず、相互の寄生容量が小さく、
さらにゲート電極相互の間隔が小さい電荷転送素子の製
造方法となる。また、写真製版技術が１回で済むため、
マスク合わせずれを考える必要がなく、ゲート電極の微
細化に適した製造方法となる。

【図面の簡単な説明】

第1A図〜第1D図はこの発明の第１の実施例による製造方
法を示す概略工程断面図、第2A図〜第2D図はこの発明の
第２の実施例による製造方法を示す概略工程断面図、第
3A図〜第3E図はこの発明の第３の実施例による製造方法
を示す概略工程断面図、第4A図〜第4C図はこの発明の第
４の実施例による製造方法を示す概略工程断面図、第5A
図〜第5C図はこの発明の第５の実施例による製造方法を
示す概略工程断面図、第6A図〜第6E図はこの発明の第６
の実施例による製造方法を示す概略工程断面図、第7A図
および第7B図は第6B図および第6C図に示した部分の拡大
図、第8A図および第8B図は従来例の１つである製造方法
を示す概略工程断面図、第９図は第8B図におけるゲート
電極間の間隙の大きさによるチャンネルポテンシャルへ
の影響を説明するための図、第10図は一般の電荷転送素
子の転送方向に沿った断面とポテンシャル井戸との関係
を模式的に示した図、第11図は第10図に示す各ゲート電
極に接続する端子に印加されるクロックパルスを示した
タイミングチャート図、第12A図〜第12D図は従来の電荷
転送素子のゲート電極の製造方法を示す工程断面図、第
13図は第12D図において製造されたゲート電極となるポ
リシリコン膜パターンの境界部を拡大した断面図、第14
図は第13図のポリシリコン膜パターンまわりの等価回路
を示した図、第15A図および第15B図は第14図における電
圧V₁および電圧V₂の経過時間に伴う電圧変化を示した図
である。 図において、１は半導体基板、２は酸化膜、2aは酸化膜
パターン、３はポリシリコン膜、3aはポリシリコン膜パ
ターン、４は酸化膜、4aは酸化膜パターン、５は酸化
膜、６はポリシリコン膜、6aはポリシリコン膜パター
ン、101は半導体基板、102は酸化膜、103はポリシリコ
ン膜、103aはポリシリコン膜パターン、104はポリシリ
コン膜、104aはポリシリコン膜残部、151は半導体基
板、152は酸化膜、153aはポリシリコン膜パターン、154
はポリシリコン膜、155はポリシリコン膜、155aはポリ
シリコン膜パターン、201は半導体基板、202aは酸化膜
パターン、203aはポリシリコン膜パターン、209は酸化
膜、206はポリシリコン膜、210は平坦化膜、206aはポリ
シリコン膜パターン、301は半導体基板、302は酸化膜、
303はポリシリコン膜、310は酸化膜、311は窒化膜、311
aは窒化膜パターン、310aは酸化膜パターン、312aは酸
化膜パターン、である。 なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】主面を有する半導体基板を準備する工程
   と、 前記半導体基板の前記主面上に絶縁膜を形成する工程
   と、 前記絶縁膜上に複数の第１の導電体を所定間隔でもって
   形成する工程と、 前記第１の導電体を覆い、かつ前記第１の導電体の間に
   露出した前記半導体基板の前記主面を塞ぐように第２の
   導電体を形成する工程と、 前記第２の導電体を異方的にエッチングして、前記第１
   の導電体の間の前記絶縁膜の一部を露出させる工程と、 前記第１の導電体および残存の前記第２の導電体を覆
   い、かつ露出した前記絶縁膜の一部を塞ぐように第３の
   導電体を形成する工程と、 前記第３の導電体を異方的にエッチングして、前記第１
   の導電体の間の前記絶縁膜の一部を露出させる工程とを
   備えた、電荷転送素子の製造方法。
2. 【請求項２】主面を有する半導体基板を準備する工程
   と、 前記半導体基板の前記主面上に第１の絶縁膜および第１
   の導電体よりなる２層パターンを所定間隔をもって形成
   する工程と、 前記２層パターンを覆い、かつ前記２層パターンの間に
   露出した前記半導体基板の主面を塞ぐように第２の絶縁
   膜を形成する工程と、 前記第２の絶縁膜上に第２の導電体をCVD法を用いて形
   成する工程と、 前記第２の導電体上全面に形成され、その表面を平坦と
   する平坦化膜を形成する工程と、 前記平坦化膜と前記第２の導電体の一部とを同一エッチ
   ング速度でエッチングして、前記第１の導電体上の第２
   の絶縁膜を露出させる工程とを備えた、電荷転送素子の
   製造方法。
3. 【請求項３】主面を有する半導体基板を準備する工程
   と、 前記半導体基板の前記主面上に絶縁膜、導電体膜、酸化
   膜および耐酸化性の物質膜よりなる４層膜を形成する工
   程と、 前記物質膜をパターニングして、所定間隔の物質膜パタ
   ーンを形成する工程と、 前記物質膜のパターニングによって露出した前記酸化膜
   を熱酸化する工程と、 前記物質膜パターンと、その下に残存の前記酸化膜とを
   除去して、前記導電体膜の一部を露出させる工程と、 露出した前記導電体膜の一部を異方的にエッチングし
   て、前記絶縁膜の一部を露出させる工程とを備えた、電
   荷転送素子の製造方法。