JPH079985B2 - 電荷結合デバイスの電極形成方法 - Google Patents
電荷結合デバイスの電極形成方法Info
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- JPH079985B2 JPH079985B2 JP192287A JP192287A JPH079985B2 JP H079985 B2 JPH079985 B2 JP H079985B2 JP 192287 A JP192287 A JP 192287A JP 192287 A JP192287 A JP 192287A JP H079985 B2 JPH079985 B2 JP H079985B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電荷結合デバイス（CCD）の電極形成方法に関
し、更に詳述すれば、デバイスの高密度化によりパター
ン寸法が微小化された際、これに対応できる転送電極の
形成方法に関する。
し、更に詳述すれば、デバイスの高密度化によりパター
ン寸法が微小化された際、これに対応できる転送電極の
形成方法に関する。
（従来技術） 通常、CCD転送電極は、例えば第３図に図示するとお
り、酸化したポリシリコンが重ね合わされた多層構造か
ら成つている。
り、酸化したポリシリコンが重ね合わされた多層構造か
ら成つている。
このような多層電極構造のデバイス製作において、例え
ばリソグラフイ工程で使用するマスク・パターンの位置
合わせがずれると、電極相互間に所謂目はずれ構造を生
じる。従つて、従来デバイスではマスクの重なり部分に
合わせ余裕を持たせており、例えば３μｍピツチのCCD
では１μｍ程度が設けられている。
ばリソグラフイ工程で使用するマスク・パターンの位置
合わせがずれると、電極相互間に所謂目はずれ構造を生
じる。従つて、従来デバイスではマスクの重なり部分に
合わせ余裕を持たせており、例えば３μｍピツチのCCD
では１μｍ程度が設けられている。
しかし、これ程の大きい合わせ余裕を有していたので
は、パターン寸法を微小化してデバイスの高密度化を達
成することは難しい。
は、パターン寸法を微小化してデバイスの高密度化を達
成することは難しい。
高密度化に対応できるものとして、第４図に図示するよ
うな最終的に単層ポリシリコンだけによる電極構造が考
えられる。しかし従来の合わせ構造と同等の効果を有す
るために、隣接電極間は0.2μｍ〜0.5μｍ程度の間隔に
形成しなければならないが、前記間隔を標準的リソグラ
フイにより製作することは困難であつた。
うな最終的に単層ポリシリコンだけによる電極構造が考
えられる。しかし従来の合わせ構造と同等の効果を有す
るために、隣接電極間は0.2μｍ〜0.5μｍ程度の間隔に
形成しなければならないが、前記間隔を標準的リソグラ
フイにより製作することは困難であつた。
オランダ・フイリツプス社は、上記電極構造が得られる
電極形成方法を提案した（the 18th Conference on Sol
id State Devices and Materials,Tokyo,1986）。
電極形成方法を提案した（the 18th Conference on Sol
id State Devices and Materials,Tokyo,1986）。
以下にその形成方法を第５図に基づいて説明する。
第５図（ａ）：電極を形成する最初の構造は、ゲート酸
化膜（SiO2）が形成されたSi基板上に、導電性を有する
第１ポリSi層（P1）と、窒化膜（Si3N4）と、第２ポリS
i層（P2）と、をパターニングしない状態で順次形成す
る。
化膜（SiO2）が形成されたSi基板上に、導電性を有する
第１ポリSi層（P1）と、窒化膜（Si3N4）と、第２ポリS
i層（P2）と、をパターニングしない状態で順次形成す
る。
同図（ｂ）：前記第２ポリSi層（P2）を所定間隔にパタ
ーニングする。
ーニングする。
同図（ｃ）：前記第２ポリSi層（P2）にポリ酸化膜を成
長させる。
長させる。
同図（ｄ）：露出しているSi3N4膜をエツチングする。
同図（ｅ）:LOCOS法により前記第１ポリSi層（P1）及び
第２ポリSi層（P2）間に選択的に厚い酸化膜（Ｌ）を形
成し、その後、前記ポリ酸化膜を僅かにエツチングして
P2側面に前記Si3N4膜を露出させる。
第２ポリSi層（P2）間に選択的に厚い酸化膜（Ｌ）を形
成し、その後、前記ポリ酸化膜を僅かにエツチングして
P2側面に前記Si3N4膜を露出させる。
同図（ｆ）：露出された前記Si3N4膜をエツチングして
除去する。
除去する。
同図（ｇ）：前記第２ポリSi層（P2）および前記厚い酸
化膜（Ｌ）をマスクとして用い、全面に反応性イオンエ
ツチング（RIE）を行い、第１ポリSi層（P1）を垂直に
異方性エツチングしパターニングする。
化膜（Ｌ）をマスクとして用い、全面に反応性イオンエ
ツチング（RIE）を行い、第１ポリSi層（P1）を垂直に
異方性エツチングしパターニングする。
以上の工程により、第１ポリSi層（P1）は所定の微小間
隔で分離されて単層電極が形成できる。すなわち、隣接
する電極相互の間隔は前記（ｅ）で記述したSi3N4膜の
露出部の大きさに対応できるため、RIEにより容易に形
成できる。
隔で分離されて単層電極が形成できる。すなわち、隣接
する電極相互の間隔は前記（ｅ）で記述したSi3N4膜の
露出部の大きさに対応できるため、RIEにより容易に形
成できる。
（発明が解決しようとする問題点） しかしながら、前記の方法に於て、前記（ｆ）から
（ｇ）にかけてRIEによる異方性エツチングを行う際
に、前記（ｆ）には第２ポリSi層（P2）が残留している
ため、エツチング面の対称性が悪く、従つて第１ポリSi
層（P1）は斜方に削られる可能性が大きく、垂直方向に
真直ぐエツチングされる保障がない。
（ｇ）にかけてRIEによる異方性エツチングを行う際
に、前記（ｆ）には第２ポリSi層（P2）が残留している
ため、エツチング面の対称性が悪く、従つて第１ポリSi
層（P1）は斜方に削られる可能性が大きく、垂直方向に
真直ぐエツチングされる保障がない。
本発明の目的は、上記事情に基づいて行われたもので、
単層ポリSi電極を半導体基板上に微小化された間隔で、
かつ好適な形状に形成できるCCDの電極形成方法を提供
することにある。
単層ポリSi電極を半導体基板上に微小化された間隔で、
かつ好適な形状に形成できるCCDの電極形成方法を提供
することにある。
（問題点を解決するための手段） すなわち、本発明の上記目的は、電荷転送方向と直交す
る方向に単層ポリSi層からなる電極が複数本配置された
電荷結合デバイスの電極形成方法に於て、半導体基板上
にゲート酸化膜、第１ポリSi層、窒化膜及び第２ポリSi
層を順次積層し、前記第２ポリSi層を所定間隔にパター
ニングして残つた第２ポリSi層の表面にポリ酸化膜を成
長後、前記ポリ酸化膜の１部を除去して前記第２ポリSi
層及び窒化膜を除去し、更に前記ポリ酸化膜のサイド・
ウオール下の窒化膜をマスク材として前記第１ポリSi層
表面に厚い酸化膜を形成後、全域に反応性イオンエツチ
ングを適応することを特徴とする電荷結合デバイスの電
極形成方法により達成される。
る方向に単層ポリSi層からなる電極が複数本配置された
電荷結合デバイスの電極形成方法に於て、半導体基板上
にゲート酸化膜、第１ポリSi層、窒化膜及び第２ポリSi
層を順次積層し、前記第２ポリSi層を所定間隔にパター
ニングして残つた第２ポリSi層の表面にポリ酸化膜を成
長後、前記ポリ酸化膜の１部を除去して前記第２ポリSi
層及び窒化膜を除去し、更に前記ポリ酸化膜のサイド・
ウオール下の窒化膜をマスク材として前記第１ポリSi層
表面に厚い酸化膜を形成後、全域に反応性イオンエツチ
ングを適応することを特徴とする電荷結合デバイスの電
極形成方法により達成される。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図に示す１実施例に於て、同図（ｃ）までは先きの
第５図（ａ）〜（ｄ）と同一プロセスで本発明が実施さ
れる。すなわち、 第１図（ａ）:P形Si基板10は熱酸化により表面にSiO2膜
１が250Å厚で形成された後、第１ポリSi層（P1）、Si3
N4膜２、第２ポリSi層（P2）がパターニングされないで
順次デポジシヨンされる。前記第１ポリSi層（P1）はリ
ンが添加されて導電性を有し、2000Å厚で蒸着により形
成される。また、前記Si3N4膜２はCVDにより形成され
る。
第５図（ａ）〜（ｄ）と同一プロセスで本発明が実施さ
れる。すなわち、 第１図（ａ）:P形Si基板10は熱酸化により表面にSiO2膜
１が250Å厚で形成された後、第１ポリSi層（P1）、Si3
N4膜２、第２ポリSi層（P2）がパターニングされないで
順次デポジシヨンされる。前記第１ポリSi層（P1）はリ
ンが添加されて導電性を有し、2000Å厚で蒸着により形
成される。また、前記Si3N4膜２はCVDにより形成され
る。
同図（ｂ）：前記第２ポリSi層（P2）を所定間隔、すな
わち１セルが３μｍ幅になるようにし、かつ電荷転送方
向と直交する方向（図の紙面に対し垂直方向）に沿つて
複数本配列されるように、フオトレジストを用いてパタ
ーニングする。その後、選択酸化法によつて 第２ポリSi層（P2）表面にのみポリ酸化膜３を成長させ
る。
わち１セルが３μｍ幅になるようにし、かつ電荷転送方
向と直交する方向（図の紙面に対し垂直方向）に沿つて
複数本配列されるように、フオトレジストを用いてパタ
ーニングする。その後、選択酸化法によつて 第２ポリSi層（P2）表面にのみポリ酸化膜３を成長させ
る。
同図（ｃ）：前記ポリ酸化膜３をマスク材とし、Si3N4
膜２をウエツト・エツチングにより除去する。
膜２をウエツト・エツチングにより除去する。
以上のプロセスまでは、先きの第５図に述べた方法と同
じである。従つて、本発明の要部は以下のプロセスにあ
る。すなわち、 同図（ｄ）：前記ポリ酸化膜３に適当な孔Ｗをあける。
この孔あけ工程は、通常のリソグラフイによつており、
前面にフオトレジストを塗布後、フオト・マスクを用い
て露光し、現像後フツ化水素等のエツチング液に浸して
ポリ酸化膜をエツチングして設ける。
じである。従つて、本発明の要部は以下のプロセスにあ
る。すなわち、 同図（ｄ）：前記ポリ酸化膜３に適当な孔Ｗをあける。
この孔あけ工程は、通常のリソグラフイによつており、
前面にフオトレジストを塗布後、フオト・マスクを用い
て露光し、現像後フツ化水素等のエツチング液に浸して
ポリ酸化膜をエツチングして設ける。
同図（ｅ）：前記ポリ酸化膜３の孔Ｗを通して第２ポリ
Si層（P2）及びSi3N4膜２をそれぞれウエツト・エツチ
ングして除去する。
Si層（P2）及びSi3N4膜２をそれぞれウエツト・エツチ
ングして除去する。
同図（ｆ）：ポリ酸化膜３をエツチングする。これによ
り、前記ポリ酸化膜３のサイド・ウオール下にSi3N4膜
２が残る。
り、前記ポリ酸化膜３のサイド・ウオール下にSi3N4膜
２が残る。
同図（ｇ）:LOCOS法により第１ポリSi層（P1）に酸化膜
（SiO2）を形成する。
（SiO2）を形成する。
同図（ｈ）：Si3N4膜２をエツチングする。
同図（ｉ）：反応性イオンエツチングを適応して第１ポ
リSi層（P1）を垂直方向に異方的にエツチングする。そ
の後、レジストマスクを用いイオン注入によりソース，
ドレインを形成後、レジストを剥離し、ポリ酸化膜（Po
lyox）を形成して分離された第１ポリSi層（P1）間を絶
縁する。
リSi層（P1）を垂直方向に異方的にエツチングする。そ
の後、レジストマスクを用いイオン注入によりソース，
ドレインを形成後、レジストを剥離し、ポリ酸化膜（Po
lyox）を形成して分離された第１ポリSi層（P1）間を絶
縁する。
同図（ｊ）：最後にPSGを全面にデポジシヨンし、デバ
イス表面を保護する。
イス表面を保護する。
なお、（ｂ）におけるSi層の表面のポリ酸化膜の成長は
シリコン酸化膜あるいは他の材料膜をCVDなどによつて
析出させ、垂直方向からRIEすることによつても得られ
る。これにより（ｃ）以外のエツチング方法の選択が可
能となる。
シリコン酸化膜あるいは他の材料膜をCVDなどによつて
析出させ、垂直方向からRIEすることによつても得られ
る。これにより（ｃ）以外のエツチング方法の選択が可
能となる。
第２図は本発明の他の実施例である。
本実施例では、先の実施例の第１図（ｄ）に於てポリ酸
化膜に適応した孔あけ工程を行わない。但し、孔あけ工
程以前は同じである。すなわち、Si基板上に、パターニ
ングされた第２ポリSi層（P2）を形成し、該第２ポリSi
層（P2）の表面にポリ酸化膜３を形成する。その後、第
２図に図示するとおり、フオトレジスト４を全面塗布
し、RIEによる平坦化エツチングを行う。この平坦化エ
ツチングはポリ酸化膜３のサイド・ウオールが残留する
所で止める。以下の工程は、先の実施例の第１図（ｄ）
の孔あけ工程以後と同じであり、第２ポリSi層（P2）及
びSi3N4膜をそれぞれウエツト・エツチングしてポリ酸
化膜のサイド・ウオール下のみにSi3N4膜を残す。
化膜に適応した孔あけ工程を行わない。但し、孔あけ工
程以前は同じである。すなわち、Si基板上に、パターニ
ングされた第２ポリSi層（P2）を形成し、該第２ポリSi
層（P2）の表面にポリ酸化膜３を形成する。その後、第
２図に図示するとおり、フオトレジスト４を全面塗布
し、RIEによる平坦化エツチングを行う。この平坦化エ
ツチングはポリ酸化膜３のサイド・ウオールが残留する
所で止める。以下の工程は、先の実施例の第１図（ｄ）
の孔あけ工程以後と同じであり、第２ポリSi層（P2）及
びSi3N4膜をそれぞれウエツト・エツチングしてポリ酸
化膜のサイド・ウオール下のみにSi3N4膜を残す。
（発明の効果） 以上記載したとおり、本発明の方法によれば第１ポリSi
層をエツチングして分離する際にエツチング面に第２ポ
リSi層が残留せず、従つてエツチング面の対称性が確保
される結果、エツチングの際にイオン入射の称称性が良
好のためRIEによる垂直方向の異方性が得られて第１ポ
リSi層が好適に分離できる。また、分離間隔は第２ポリ
Si層表面に形成されるポリ酸化膜のサイド・ウオールの
幅によつて制御できるため、例えば0.2μｍ〜0.5μｍの
微小間隔のエツチングを可能にして高密度化が実施で
き、多層構造を平坦化した効果も加わつて電荷転送デバ
イスの大幅な高画素化、小形化が可能となり産業上多大
の効果を挙げることが出来る。
層をエツチングして分離する際にエツチング面に第２ポ
リSi層が残留せず、従つてエツチング面の対称性が確保
される結果、エツチングの際にイオン入射の称称性が良
好のためRIEによる垂直方向の異方性が得られて第１ポ
リSi層が好適に分離できる。また、分離間隔は第２ポリ
Si層表面に形成されるポリ酸化膜のサイド・ウオールの
幅によつて制御できるため、例えば0.2μｍ〜0.5μｍの
微小間隔のエツチングを可能にして高密度化が実施で
き、多層構造を平坦化した効果も加わつて電荷転送デバ
イスの大幅な高画素化、小形化が可能となり産業上多大
の効果を挙げることが出来る。
第１図は、本発明の１実施例を説明するプロセス図、第
２図は本発明の他の実施例による途中プロセス図、第３
図は従来の積層ポリSi構造のCCD転送電極を説明する断
面図、第４図は単層ポリSi構造を説明する図、第５図は
その形成方法を説明するプロセス図である。 １…ゲート酸化膜（SiO2）、２…窒化膜（Si3N4）、３
…ポリ酸化膜（Polyox）、４…フオトレジスト、P1…第
１ポリSi層、P2…第２ポリSi層。
２図は本発明の他の実施例による途中プロセス図、第３
図は従来の積層ポリSi構造のCCD転送電極を説明する断
面図、第４図は単層ポリSi構造を説明する図、第５図は
その形成方法を説明するプロセス図である。 １…ゲート酸化膜（SiO2）、２…窒化膜（Si3N4）、３
…ポリ酸化膜（Polyox）、４…フオトレジスト、P1…第
１ポリSi層、P2…第２ポリSi層。
Claims (2)
- 【請求項１】電荷転送方向と直交する方向に単層ポリSi
層からなる電極が複数本配置された電荷結合デバイスの
電極形成方法に於て、半導体基板上にゲート酸化膜、第
１ポリSi層、窒化膜及び第２ポリSi層を順次積層し、前
記第２ポリSi層を所定間隔にパターニングして残つた第
２ポリSi層の表面にポリ酸化膜を成長後、前記ポリ酸化
膜の１部を除去して前記第２ポリSi層及び窒化膜を除去
し、更に前記ポリ酸化膜のサイド・ウオール下の窒化膜
をマスク材として前記第１ポリSi層表面に厚い酸化膜を
形成後、前記マスク用窒化膜を除去し、その後全域に反
応性イオンエツチングを適応することにより前記第１ポ
リSi層をパターニングすることを特徴とする電荷結合デ
バイスの電極形成方法。 - 【請求項２】ポリ酸化膜の代替としてシリコン酸化膜を
CVDで析出させRIEにより異方性エツチングを用いること
を特徴とする特許請求の範囲第１項に記載の電極形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP192287A JPH079985B2 (ja) | 1987-01-09 | 1987-01-09 | 電荷結合デバイスの電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP192287A JPH079985B2 (ja) | 1987-01-09 | 1987-01-09 | 電荷結合デバイスの電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63170964A JPS63170964A (ja) | 1988-07-14 |
| JPH079985B2 true JPH079985B2 (ja) | 1995-02-01 |
Family
ID=11515085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP192287A Expired - Lifetime JPH079985B2 (ja) | 1987-01-09 | 1987-01-09 | 電荷結合デバイスの電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079985B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508221B2 (ja) * | 1987-11-17 | 1996-06-19 | 三菱電機株式会社 | 電荷転送素子の製造方法 |
| JPH02260543A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
-
1987
- 1987-01-09 JP JP192287A patent/JPH079985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63170964A (ja) | 1988-07-14 |
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Legal Events
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