JPS63170964A - 電荷結合デバイスの電極形成方法 - Google Patents
電荷結合デバイスの電極形成方法Info
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- JPS63170964A JPS63170964A JP192287A JP192287A JPS63170964A JP S63170964 A JPS63170964 A JP S63170964A JP 192287 A JP192287 A JP 192287A JP 192287 A JP192287 A JP 192287A JP S63170964 A JPS63170964 A JP S63170964A
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- 230000015572 biosynthetic process Effects 0.000 title description 3
- 239000010410 layer Substances 0.000 claims abstract description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 30
- 238000001020 plasma etching Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 10
- 239000002356 single layer Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000005553 drilling Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910007258 Si2H4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電荷結合デバイス（ＣＯＤ）の電極形成方法に
関し、更に詳述すれば、デバイスの高密度化によりパタ
ーン寸法が微小化された際、これに対応できる転送電極
の形成方法に関する。
関し、更に詳述すれば、デバイスの高密度化によりパタ
ーン寸法が微小化された際、これに対応できる転送電極
の形成方法に関する。
（従来技術）
通常、ＣＯＤ転送電極は、例えば第３図に図示するとお
り、酸化したポリシリコンが重ね合わされた多層構造か
ら成っている。
り、酸化したポリシリコンが重ね合わされた多層構造か
ら成っている。
このような多層電極構造のデバイス製作において、例え
ばリング、ラフイエ程で使用するマスク・パターンの位
置合わせがずれると、電極相互間に所謂口はずれ構造を
生じる。従って、従来デバイスではマスクの重なり部分
に合わせ余裕を持たせており、例えば３Ａｒｎピツチの
ＣＯＤでは１μｍ程度が設けられている。
ばリング、ラフイエ程で使用するマスク・パターンの位
置合わせがずれると、電極相互間に所謂口はずれ構造を
生じる。従って、従来デバイスではマスクの重なり部分
に合わせ余裕を持たせており、例えば３Ａｒｎピツチの
ＣＯＤでは１μｍ程度が設けられている。
しかし、これ程の大きい合わせ余裕を有していたのでは
、ノターン寸法を微小化してジノ２イスの高密度化を達
成することは難しい。
、ノターン寸法を微小化してジノ２イスの高密度化を達
成することは難しい。
高密度化に対応できるものとして、第４図に図示するよ
うな最終的に単層ポリシリコンだけによる電極構造が考
えられる。しかし従来の合わせ構造と同等の効果を有す
るために、隣接電極間は０．２μｒＩＬ〜０．５μｍ程
度の間隔に形成しなければならないが、前記間隔を標準
的リソグラフィにより製作することは困難であった。
うな最終的に単層ポリシリコンだけによる電極構造が考
えられる。しかし従来の合わせ構造と同等の効果を有す
るために、隣接電極間は０．２μｒＩＬ〜０．５μｍ程
度の間隔に形成しなければならないが、前記間隔を標準
的リソグラフィにより製作することは困難であった。
オランダ・フィリップス社は、上記電極構造が得られる
電極形成方法を提案した（ ｔｈｅ １８ｔｈＣｏｎｆ
ｅｒｅｎｃｅ ｏｎ ５ｏｌｉｃＬ ５ｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓｊＴｏｋｙｏ、
１９８６ ）。
電極形成方法を提案した（ ｔｈｅ １８ｔｈＣｏｎｆ
ｅｒｅｎｃｅ ｏｎ ５ｏｌｉｃＬ ５ｔａｔｅ Ｄｅ
ｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓｊＴｏｋｙｏ、
１９８６ ）。
以下にその形成方法を第５図に基づいて説明する。
、第５図（ａ）：電極を形成する最初の構造は、ゲート
酸化膜（Ｓ ｚ Ｏ２）が形成されたＥ３ｉ基板上に、
導電性を有する第１ポＩ）Ｅ３ｉ層（ＰＩ ）と、窒化
膜（Ｓｉ２Ｈ４）と、第２ポリＳｉ層（Ｐ２）と、をパ
ターニングしない状態で顆次形成する。
酸化膜（Ｓ ｚ Ｏ２）が形成されたＥ３ｉ基板上に、
導電性を有する第１ポＩ）Ｅ３ｉ層（ＰＩ ）と、窒化
膜（Ｓｉ２Ｈ４）と、第２ポリＳｉ層（Ｐ２）と、をパ
ターニングしない状態で顆次形成する。
同１ｇ（ｂ）：前記第２ポＩ）Ｓｉ層（Ｐ２）を所定間
隔にパターニングする。
隔にパターニングする。
同図（Ｃ）：前記第２ポリＳｉ層（Ｐ２）にポリ酸化膜
を成長させる。
を成長させる。
同図（ｄ）：露出しているＳ ＊ ａ Ｎ４膜をエツチ
ングする。
ングする。
同図（ｇ） ： ＬＯＣＯ８法により前記第１ポリＳｉ
層（Ｐｌ）及び第２ポリＳｉ層（Ｐ２）間に選択的に厚
い酸化膜（Ｌ）を形成し、その後、前記ポリ酸化膜を僅
かにエツチングしてＰ２２部に前記Ｓｉ３Ｎ４膜を露出
させる。
層（Ｐｌ）及び第２ポリＳｉ層（Ｐ２）間に選択的に厚
い酸化膜（Ｌ）を形成し、その後、前記ポリ酸化膜を僅
かにエツチングしてＰ２２部に前記Ｓｉ３Ｎ４膜を露出
させる。
同図（７′）：露出された前記Ｓｉ ３Ｎ４膜をエツチ
ングして除去する。
ングして除去する。
同図（ｇ）：前記第２ポＩ） Ｓｉ層（Ｐ２）および前
記厚い酸化膜（Ｌ）をマスクとして用い、全面に反応性
イオンエツチング（ＲＩＥ）を行い、第１ポリＳｉ層（
Ｐｌ）を垂直に異方性エツチングしパターニングする。
記厚い酸化膜（Ｌ）をマスクとして用い、全面に反応性
イオンエツチング（ＲＩＥ）を行い、第１ポリＳｉ層（
Ｐｌ）を垂直に異方性エツチングしパターニングする。
以上の工程により、第１ポリＳｉ層（Ｐｌ）は所定の微
小間隔で分離されて単層電極が形成できる。
小間隔で分離されて単層電極が形成できる。
すなわち、隣接する電極相互の間隔は前記（＝）で記述
したＳｉ３Ｎ４膜の露出部の大きさに対応できるため、
ＲＩＥにより容易に形成できる。
したＳｉ３Ｎ４膜の露出部の大きさに対応できるため、
ＲＩＥにより容易に形成できる。
（発明が解決しようとする問題点）
しかしながら、前記の方法に於て、前記力から（ｙ）に
かげてＲＩＥによる異方性エツチングを行う際に、前記
（イ）には第２ポリＳｉ層（Ｐ２）が残留しているため
、エツチング面の対称性が悪く、従って第１ポ＋７ｓｉ
層（Ｐｌ）は斜方に削られる可能性が大きく、垂直方向
に真直ぐエツチングされる保障がない。
かげてＲＩＥによる異方性エツチングを行う際に、前記
（イ）には第２ポリＳｉ層（Ｐ２）が残留しているため
、エツチング面の対称性が悪く、従って第１ポ＋７ｓｉ
層（Ｐｌ）は斜方に削られる可能性が大きく、垂直方向
に真直ぐエツチングされる保障がない。
本発明の目的は、上記事情に基づいて行われたもので、
単層ポリＳ６電極を半導体基板上に微小化された間隔で
、かつ好適な形状に形成できるＣＯＤの電極形成方法を
提供することにある。
単層ポリＳ６電極を半導体基板上に微小化された間隔で
、かつ好適な形状に形成できるＣＯＤの電極形成方法を
提供することにある。
（問題点を解決するための手段）
すなわち、本発明の上記目的は、電荷転送方向と直交す
る方向に単層ポリＳｉ 層からなる電極が複数本配置さ
れた電荷結合デバイスの電極形成方法に於て、半導体基
板上にゲート酸化膜、第１ポリＳｉ層、窒化膜及び第２
ポリＳｉ層を頑次積層し、前記第２ポリＳｉ層を所定間
隔にノでターニングして残った第２ポリＳｉ層の表面に
ポリ酸化膜を成長後、前記ポリ酸化膜の１部を除去して
前記第２４１Ｊ Ｓｉ層及び窒化膜を除去し、更に前記
ポリ酸化膜のサイド・ウォール下の窒化膜をマスク材と
して前記第１ｙｉｔｌｊｓｉ層表面に厚い酸化膜を形成
後、全域に反応性イオンエツチングを適応することを特
徴とする電荷結合デバイスの電極形成方法により達成さ
れる。
る方向に単層ポリＳｉ 層からなる電極が複数本配置さ
れた電荷結合デバイスの電極形成方法に於て、半導体基
板上にゲート酸化膜、第１ポリＳｉ層、窒化膜及び第２
ポリＳｉ層を頑次積層し、前記第２ポリＳｉ層を所定間
隔にノでターニングして残った第２ポリＳｉ層の表面に
ポリ酸化膜を成長後、前記ポリ酸化膜の１部を除去して
前記第２４１Ｊ Ｓｉ層及び窒化膜を除去し、更に前記
ポリ酸化膜のサイド・ウォール下の窒化膜をマスク材と
して前記第１ｙｉｔｌｊｓｉ層表面に厚い酸化膜を形成
後、全域に反応性イオンエツチングを適応することを特
徴とする電荷結合デバイスの電極形成方法により達成さ
れる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に示す１実施例に於て、同図（Ｃ）までは先きの
第５図（α）〜（ｄ）と同一プロセスで本発明が実施さ
れる。すなわち、 第１図（α）；Ｐ形Ｓｉ基板１０は熱酸化により表面に
５ｔＯｘ膜１が２５ＯＡ厚で形成された後、第１ポリＳ
ｉ層（Ｐｌ）、Ｓｉ３Ｎ４膜２、第２ポリＳｔ層（Ｐ２
）が７２ターニングされないで順次デポジションされる
。前記第１ポリＳｉ層（Ｐｌ）はリンが添加されて導電
性を有し、２０００ｉ厚で蒸着により形成される。また
、前記Ｓｉ３Ｎ４膜２はＣＶＤにより形成される。
第５図（α）〜（ｄ）と同一プロセスで本発明が実施さ
れる。すなわち、 第１図（α）；Ｐ形Ｓｉ基板１０は熱酸化により表面に
５ｔＯｘ膜１が２５ＯＡ厚で形成された後、第１ポリＳ
ｉ層（Ｐｌ）、Ｓｉ３Ｎ４膜２、第２ポリＳｔ層（Ｐ２
）が７２ターニングされないで順次デポジションされる
。前記第１ポリＳｉ層（Ｐｌ）はリンが添加されて導電
性を有し、２０００ｉ厚で蒸着により形成される。また
、前記Ｓｉ３Ｎ４膜２はＣＶＤにより形成される。
同図（ｂ）：前記第２ポリＳｉ層（Ｐ２）を所定間隔、
すなわち１セルが３μｍ幅になるようにし、かつ電荷転
送方向と直交する方向（図の紙面に対し垂直方向）に沿
って複数本配列されるように、フォトレジストを用いて
パターニングする。その後、選択酸化法によって 第２ポリＳｉ層（Ｐ２）表面にのみポリ酸化膜３を成長
させる。
すなわち１セルが３μｍ幅になるようにし、かつ電荷転
送方向と直交する方向（図の紙面に対し垂直方向）に沿
って複数本配列されるように、フォトレジストを用いて
パターニングする。その後、選択酸化法によって 第２ポリＳｉ層（Ｐ２）表面にのみポリ酸化膜３を成長
させる。
同図（Ｃ）：前記ポリ酸化膜３をマスク材とし、Ｓｉ３
Ｎ４膜２をウェット・エツチングにより除去する。
Ｎ４膜２をウェット・エツチングにより除去する。
以上のプロセスまでは、先きの第５図に述べた方法と同
じである。従って、本発明の要部は以下のプロセスにあ
る。すなわち、 同図（ｄ）：前記ポリ酸化膜３に適当な孔Ｗをあげる。
じである。従って、本発明の要部は以下のプロセスにあ
る。すなわち、 同図（ｄ）：前記ポリ酸化膜３に適当な孔Ｗをあげる。
この孔あげ工程は、通常のリングラフィによっており、
前面に７オトレジストを塗布後、フォト・マスクを用い
て露光し、現像後フッ化水素等のエツチング液に浸して
ポリ酸化膜をエツチングして設ける。
前面に７オトレジストを塗布後、フォト・マスクを用い
て露光し、現像後フッ化水素等のエツチング液に浸して
ポリ酸化膜をエツチングして設ける。
同図（Ｃ）：前記ポリ酸化膜３の孔Ｗを通して第２ポリ
Ｓｉ層（Ｐ２）及びＥ３ｉ３Ｎ４膜２をそれぞれウェッ
ト・エツチングして除去する。
Ｓｉ層（Ｐ２）及びＥ３ｉ３Ｎ４膜２をそれぞれウェッ
ト・エツチングして除去する。
同図（７）：ポリ酸化膜３をエツチングする。これによ
り、前記ポリ酸化膜３のサイド・ウォール下に５Ｌ３Ｎ
４膜２が残る。
り、前記ポリ酸化膜３のサイド・ウォール下に５Ｌ３Ｎ
４膜２が残る。
同図（、ｑ） ： ＬＯＣＯ３法により第１ポリＳｉ層
（Ｐｉ ）に酸化膜（Ｓ＊ ０２ ）を形成する。
（Ｐｉ ）に酸化膜（Ｓ＊ ０２ ）を形成する。
同図（Ａ）：Ｓ＊ａＮ４膜２をエツチングする。
同図（ｉ）：反応性イオンエツチングを適応して第１ポ
リＳｉ層（Ｐｌ）を垂直方向に異方的にエツチングする
。その後、レジストマスクを用いイオン注入によりソー
ス、ドレインを形成後、レジストを剥離し、ポリ酸化膜
（Ｐｏ１）ｒｏｘ）を形成して分離された第１ボＩ）Ｓ
ｉ層（Ｐｌ）間を絶縁する。
リＳｉ層（Ｐｌ）を垂直方向に異方的にエツチングする
。その後、レジストマスクを用いイオン注入によりソー
ス、ドレインを形成後、レジストを剥離し、ポリ酸化膜
（Ｐｏ１）ｒｏｘ）を形成して分離された第１ボＩ）Ｓ
ｉ層（Ｐｌ）間を絶縁する。
同図０°）：最後にＰＳＧを全面にデポジショｙｌ、、
ジノ２イス表面を保護する。
ジノ２イス表面を保護する。
なお、（ｂ）におけるＳｉ層の表面のポリ酸化膜の成長
はシリコン酸化膜あるいは他の材料膜をＣＶＤなどによ
って析出させ、垂直方向からＲＩＥすることによっても
得られる。これにより（Ｃ）以外のエツチング方法の選
択が可能となる。
はシリコン酸化膜あるいは他の材料膜をＣＶＤなどによ
って析出させ、垂直方向からＲＩＥすることによっても
得られる。これにより（Ｃ）以外のエツチング方法の選
択が可能となる。
第２図は本発明の他の実施例である。
本実施例では、先の実施例の第１図（ｄ）に於てポリ酸
化膜に適応した孔あけ工程を行わない。但し、孔あけ工
程以前は同じである。すなわち、Ｓｉ基板上に、パター
ニングされた第２ポリＳｉ層（Ｐ２）を形成し、該第２
ポリＳｉ層（Ｐ２）の表面にポリ酸化膜３を形成する。
化膜に適応した孔あけ工程を行わない。但し、孔あけ工
程以前は同じである。すなわち、Ｓｉ基板上に、パター
ニングされた第２ポリＳｉ層（Ｐ２）を形成し、該第２
ポリＳｉ層（Ｐ２）の表面にポリ酸化膜３を形成する。
その後、第２図に図示するとおり、フォトレジスト４を
全面塗布し、ＲＩＥによる平坦化エツチングを行う。こ
の平坦化エツチングはポリ酸化膜３のサイト９・ウオー
ルが残留する所で止める。以下の工程は、先の実施例の
第１図（ｃｌ）の孔あけ工程以後と同じであり、第２ポ
リＳｉ層（Ｐ２）及びＳｉ３Ｎ４膜をそれぞれウェット
・エツチングしてポリ酸化膜のサイト９・ウオール下の
みに５Ｌ５Ｎ４膜を残す、 （発明の効果） 以上記載したとおり、本発明の方法によれば第１ポリＳ
＝層をエツチングして分離する際にエツチング面に第２
ポリＳｉ層が残留せず、従ってエツチング面の詐称性が
確保される結果、エツチングの際にイオン入射の詐称性
が良好のためＲＩＥによる垂直方向の異方性が得られて
第１ポリＳｉＪ−が好適に分離できる。また、分離間隔
は第２ボ＋）Ｓｉ層表面に形成されるポリ酸化膜のサイ
ド・ウォールの幅によって制御フきるため、例えば０．
２μｍ〜０．５μｍの微小間隔のエツチングを可能にし
て高密度化が実施でき、多層構造を平坦化した効果も加
わって電荷転送デバイスの大幅な高画素化、小形化が可
能となり産業上多大の効果を挙げることが出来る。
全面塗布し、ＲＩＥによる平坦化エツチングを行う。こ
の平坦化エツチングはポリ酸化膜３のサイト９・ウオー
ルが残留する所で止める。以下の工程は、先の実施例の
第１図（ｃｌ）の孔あけ工程以後と同じであり、第２ポ
リＳｉ層（Ｐ２）及びＳｉ３Ｎ４膜をそれぞれウェット
・エツチングしてポリ酸化膜のサイト９・ウオール下の
みに５Ｌ５Ｎ４膜を残す、 （発明の効果） 以上記載したとおり、本発明の方法によれば第１ポリＳ
＝層をエツチングして分離する際にエツチング面に第２
ポリＳｉ層が残留せず、従ってエツチング面の詐称性が
確保される結果、エツチングの際にイオン入射の詐称性
が良好のためＲＩＥによる垂直方向の異方性が得られて
第１ポリＳｉＪ−が好適に分離できる。また、分離間隔
は第２ボ＋）Ｓｉ層表面に形成されるポリ酸化膜のサイ
ド・ウォールの幅によって制御フきるため、例えば０．
２μｍ〜０．５μｍの微小間隔のエツチングを可能にし
て高密度化が実施でき、多層構造を平坦化した効果も加
わって電荷転送デバイスの大幅な高画素化、小形化が可
能となり産業上多大の効果を挙げることが出来る。
第１図は、本発明の１実施例を説明するプロセス図、第
２図は本発明の他の実施例による途中プロセス図、第６
図は従来の積層ポリＳｉ槽構造ＣＣＤ転送電極を説明す
る断面図、第４図は単層ポリＳｉ構造を説明する図、第
５図はその形成方法を説明するプロセス図である。 １・・・ゲート酸化膜（Ｓ ｃＯ２）、２・・・窒化膜
（Ｓｉ３Ｎ４）、３・・・ポリ酸化膜（Ｐｏｌｙｏ：ｃ
）、 ４・・・フォトレジスト、Ｐｌ・・・第１ポリ
Ｓｉ層、’ Ｐ２・・・第２ポリＳｉ層。 第 ２ 図 第３図 第４図 第 １
２図は本発明の他の実施例による途中プロセス図、第６
図は従来の積層ポリＳｉ槽構造ＣＣＤ転送電極を説明す
る断面図、第４図は単層ポリＳｉ構造を説明する図、第
５図はその形成方法を説明するプロセス図である。 １・・・ゲート酸化膜（Ｓ ｃＯ２）、２・・・窒化膜
（Ｓｉ３Ｎ４）、３・・・ポリ酸化膜（Ｐｏｌｙｏ：ｃ
）、 ４・・・フォトレジスト、Ｐｌ・・・第１ポリ
Ｓｉ層、’ Ｐ２・・・第２ポリＳｉ層。 第 ２ 図 第３図 第４図 第 １
Claims (1)
- 【特許請求の範囲】 １）電荷転送方向と直交する方向に単層ポリＳｉ層から
なる電極が複数本配置された電荷結合デバイスの電極形
成方法に於て、半導体基板上にゲート酸化膜、第１ポリ
Ｓｉ層、窒化膜及び第２ポリＳｉ層を順次積層し、前記
第２ポリＳｉ層を所定間隔にパターニングして残つた第
２ポリＳｉ層の表面にポリ酸化膜を成長後、前記ポリ酸
化膜の１部を除去して前記第２ポリＳｉ層及び窒化膜を
除去し、更に前記ポリ酸化膜のサイド・ウォール下の窒
化膜をマスク材として前記第１ポリＳｉ層表面に厚い酸
化膜を形成後、前記マスク用窒化膜を除去し、その後全
域に反応性イオンエッチングを適応することにより前記
第１ポリＳｉ層をパターニングすることを特徴とする電
荷結合デバイスの電極形成方法。 ２）ポリ酸化膜の代替としてシリコン酸化膜をＣＶＤで
析出させＲＩＥにより異方性エッチングを用いることを
特徴とする特許請求の範囲第１項に記載の電極形成方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP192287A JPH079985B2 (ja) | 1987-01-09 | 1987-01-09 | 電荷結合デバイスの電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP192287A JPH079985B2 (ja) | 1987-01-09 | 1987-01-09 | 電荷結合デバイスの電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63170964A true JPS63170964A (ja) | 1988-07-14 |
| JPH079985B2 JPH079985B2 (ja) | 1995-02-01 |
Family
ID=11515085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP192287A Expired - Lifetime JPH079985B2 (ja) | 1987-01-09 | 1987-01-09 | 電荷結合デバイスの電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079985B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
| JPH02260543A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
-
1987
- 1987-01-09 JP JP192287A patent/JPH079985B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02332A (ja) * | 1987-11-17 | 1990-01-05 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
| JPH02260543A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH079985B2 (ja) | 1995-02-01 |
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