JPH04315454A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04315454A JPH04315454A JP3108756A JP10875691A JPH04315454A JP H04315454 A JPH04315454 A JP H04315454A JP 3108756 A JP3108756 A JP 3108756A JP 10875691 A JP10875691 A JP 10875691A JP H04315454 A JPH04315454 A JP H04315454A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 41
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、自己整合コンタクト構
造の半導体装置の製造方法に関するものである。
造の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図３は、本発明の一従来例による製造過
程にある積み上げキャパシタ型ＤＲＡＭを示している。 ＤＲＡＭのメモリセルはトランジスタ１１とキャパシタ
１２とで構成されており、積み上げキャパシタ型ＤＲＡ
Ｍでは、トランジスタ１１の一方のソース・ドレイン拡
散層１３ａとキャパシタ１２の記憶ノードである多結晶
Ｓｉ膜１４とが、コンタクト孔１５ａを介してコンタク
トしている。
程にある積み上げキャパシタ型ＤＲＡＭを示している。 ＤＲＡＭのメモリセルはトランジスタ１１とキャパシタ
１２とで構成されており、積み上げキャパシタ型ＤＲＡ
Ｍでは、トランジスタ１１の一方のソース・ドレイン拡
散層１３ａとキャパシタ１２の記憶ノードである多結晶
Ｓｉ膜１４とが、コンタクト孔１５ａを介してコンタク
トしている。
【０００３】この様なＤＲＡＭでは、トランジスタ１１
のゲート配線つまりワード線であるポリサイド膜１６の
側部にＳｉＯ２ 膜１７から成る側壁を形成すると同時
にコンタクト孔１５ａを自己整合的に成形するという自
己整合コンタクト構造によって、メモリセル面積の縮小
が図られている。
のゲート配線つまりワード線であるポリサイド膜１６の
側部にＳｉＯ２ 膜１７から成る側壁を形成すると同時
にコンタクト孔１５ａを自己整合的に成形するという自
己整合コンタクト構造によって、メモリセル面積の縮小
が図られている。
【０００４】
【発明が解決しようとする課題】ところが、自己整合コ
ンタクト構造では、ポリサイド膜１６と多結晶Ｓｉ膜１
４との間の層間耐圧を確保するために、オフセット用の
ＳｉＯ２ 膜２１をポリサイド膜１６上に設ける必要が
ある。
ンタクト構造では、ポリサイド膜１６と多結晶Ｓｉ膜１
４との間の層間耐圧を確保するために、オフセット用の
ＳｉＯ２ 膜２１をポリサイド膜１６上に設ける必要が
ある。
【０００５】このため、多結晶Ｓｉ膜１４の下地の段差
が大きく、異方性エッチングのみで多結晶Ｓｉ膜１４を
パターニングしようとすると、エッチング残りである所
謂ストリンガ１４ａがポリサイド膜１６間の段差部に生
じ易い。この結果、このストリンガ１４ａを介して、隣
接メモリセルの多結晶Ｓｉ膜１４同士が短絡するおそれ
がある。
が大きく、異方性エッチングのみで多結晶Ｓｉ膜１４を
パターニングしようとすると、エッチング残りである所
謂ストリンガ１４ａがポリサイド膜１６間の段差部に生
じ易い。この結果、このストリンガ１４ａを介して、隣
接メモリセルの多結晶Ｓｉ膜１４同士が短絡するおそれ
がある。
【０００６】一方、ストリンガ１４ａを除去するために
多結晶Ｓｉ膜１４を等方性エッチングすると、レジスト
２２の下にアンダカット部１４ｂが生じる。しかも、メ
モリセル容量を大きくするために多結晶Ｓｉ膜１４の膜
厚を厚くするほど、アンダカット部１４ｂは大きくなる
。従って、多結晶Ｓｉ膜１４の膜厚を厚くしても、メモ
リセル容量を増加させることは難しい。
多結晶Ｓｉ膜１４を等方性エッチングすると、レジスト
２２の下にアンダカット部１４ｂが生じる。しかも、メ
モリセル容量を大きくするために多結晶Ｓｉ膜１４の膜
厚を厚くするほど、アンダカット部１４ｂは大きくなる
。従って、多結晶Ｓｉ膜１４の膜厚を厚くしても、メモ
リセル容量を増加させることは難しい。
【０００７】つまり、上述の様な一従来例では、自己整
合コンタクトと上層配線の微細加工との両立が難しい。 従って、この一従来例で例えばＤＲＡＭを製造しても、
小さなメモリセル面積で大きなメモリセル容量を確保す
ることが難しく、結果的に高集積化が難しい。
合コンタクトと上層配線の微細加工との両立が難しい。 従って、この一従来例で例えばＤＲＡＭを製造しても、
小さなメモリセル面積で大きなメモリセル容量を確保す
ることが難しく、結果的に高集積化が難しい。
【０００８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、パターニングされた配線１６の上層にシ
リコン酸化膜１７と低融点ガラス膜３１とを順次に形成
する工程と、前記配線１６の側部にのみ前記シリコン酸
化膜１７と前記低融点ガラス膜３１とを残す工程と、前
記側部に残した前記低融点ガラス膜３１をフローさせる
工程とを有している。
の製造方法は、パターニングされた配線１６の上層にシ
リコン酸化膜１７と低融点ガラス膜３１とを順次に形成
する工程と、前記配線１６の側部にのみ前記シリコン酸
化膜１７と前記低融点ガラス膜３１とを残す工程と、前
記側部に残した前記低融点ガラス膜３１をフローさせる
工程とを有している。
【０００９】
【作用】本発明による半導体装置の製造方法では、シリ
コン酸化膜１７と低融点ガラス膜３１との両方を配線１
６の側部に残しているので、これらのシリコン酸化膜１
７と低融点ガラス膜３１との各々の膜厚を調整すること
によって、合計の膜厚が一定であっても、フローさせた
低融点ガラス膜３１による平坦化の程度を制御すること
ができる。
コン酸化膜１７と低融点ガラス膜３１との両方を配線１
６の側部に残しているので、これらのシリコン酸化膜１
７と低融点ガラス膜３１との各々の膜厚を調整すること
によって、合計の膜厚が一定であっても、フローさせた
低融点ガラス膜３１による平坦化の程度を制御すること
ができる。
【００１０】従って、配線１６間の間隔が広い領域では
、配線１６間のシリコン酸化膜１７と低融点ガラス膜３
１とを除去することによって自己整合的に形成したコン
タクト孔１５ａ、１５ｂをフロー後の低融点ガラス膜３
１で埋めない様にすることができる。一方、配線１６間
の間隔が狭い領域では、配線１６間の段差部をフロー後
の低融点ガラス膜３１で平坦化することができる。
、配線１６間のシリコン酸化膜１７と低融点ガラス膜３
１とを除去することによって自己整合的に形成したコン
タクト孔１５ａ、１５ｂをフロー後の低融点ガラス膜３
１で埋めない様にすることができる。一方、配線１６間
の間隔が狭い領域では、配線１６間の段差部をフロー後
の低融点ガラス膜３１で平坦化することができる。
【００１１】
【実施例】以下、積み上げキャパシタ型ＤＲＡＭの製造
に適用した本発明の一実施例を、図１、２を参照しなが
ら説明する。
に適用した本発明の一実施例を、図１、２を参照しなが
ら説明する。
【００１２】本実施例では、図１（ａ）に示す様に、Ｓ
ｉ基板２３の素子分離領域にＬＯＣＯＳ法によってＳｉ
Ｏ２ 膜２４を形成し、活性領域２５の表面にゲート酸
化膜であるＳｉＯ２ 膜２６を形成する。そして、ＣＶ
Ｄ法によって、ポリサイド膜１６とＳｉＯ２ 膜２１と
を続けて全面に堆積させる。なお、ポリサイド膜１６の
代りに単層の多結晶Ｓｉ膜を用いてもよい。
ｉ基板２３の素子分離領域にＬＯＣＯＳ法によってＳｉ
Ｏ２ 膜２４を形成し、活性領域２５の表面にゲート酸
化膜であるＳｉＯ２ 膜２６を形成する。そして、ＣＶ
Ｄ法によって、ポリサイド膜１６とＳｉＯ２ 膜２１と
を続けて全面に堆積させる。なお、ポリサイド膜１６の
代りに単層の多結晶Ｓｉ膜を用いてもよい。
【００１３】その後、ＳｉＯ２ 膜２１とポリサイド膜
１６とを同時にパターニングしてワード線を形成し、こ
のワード線とＳｉＯ２ 膜２４とをマスクにして、ソー
ス・ドレイン拡散層を形成するためのＮ型の不純物２７
を活性領域２５にイオン注入する。
１６とを同時にパターニングしてワード線を形成し、こ
のワード線とＳｉＯ２ 膜２４とをマスクにして、ソー
ス・ドレイン拡散層を形成するためのＮ型の不純物２７
を活性領域２５にイオン注入する。
【００１４】次に、図１（ｂ）に示す様に、ＣＶＤ法に
よってＳｉＯ２ 膜１７を１０００〜３０００Å程度の
厚さに堆積させ、続けてＣＶＤ法によってＢＰＳＧ膜３
１を１０００〜３０００Å程度の厚さに堆積させる。な
お、ＢＰＳＧ膜３１の代りにＡｓＳＧ膜を用いてもよい
。
よってＳｉＯ２ 膜１７を１０００〜３０００Å程度の
厚さに堆積させ、続けてＣＶＤ法によってＢＰＳＧ膜３
１を１０００〜３０００Å程度の厚さに堆積させる。な
お、ＢＰＳＧ膜３１の代りにＡｓＳＧ膜を用いてもよい
。
【００１５】次に、ＢＰＳＧ膜３１とＳｉＯ２ 膜１７
との全面をＲＩＥすることによって、図１（ｃ）に示す
様に、ポリサイド膜１６及びＳｉＯ２ 膜２１の側部に
、ＳｉＯ２ 膜１７及びＢＰＳＧ膜３１から成る側壁を
形成する。
との全面をＲＩＥすることによって、図１（ｃ）に示す
様に、ポリサイド膜１６及びＳｉＯ２ 膜２１の側部に
、ＳｉＯ２ 膜１７及びＢＰＳＧ膜３１から成る側壁を
形成する。
【００１６】この時、活性領域２５上ではポリサイド膜
１６間の間隔が広いので、ＳｉＯ２ 膜１７及びＢＰＳ
Ｇ膜３１から成る側壁の形成と同時に、活性領域２５の
表面が露出して、コンタクト孔１５ａ、１５ｂが自己整
合的に形成される。
１６間の間隔が広いので、ＳｉＯ２ 膜１７及びＢＰＳ
Ｇ膜３１から成る側壁の形成と同時に、活性領域２５の
表面が露出して、コンタクト孔１５ａ、１５ｂが自己整
合的に形成される。
【００１７】しかし、ＳｉＯ２ 膜２４上ではポリサイ
ド膜１６間の間隔が狭いので、ＳｉＯ２ 膜１７及びＢ
ＰＳＧ膜３１はこの間隔を埋める様に堆積し、これらの
ＳｉＯ２ 膜１７及びＢＰＳＧ膜３１の膜厚が厚い。こ
のため、コンタクト孔１５ａ、１５ｂが形成された時点
では、ＳｉＯ２ 膜２４の表面は露出していない。
ド膜１６間の間隔が狭いので、ＳｉＯ２ 膜１７及びＢ
ＰＳＧ膜３１はこの間隔を埋める様に堆積し、これらの
ＳｉＯ２ 膜１７及びＢＰＳＧ膜３１の膜厚が厚い。こ
のため、コンタクト孔１５ａ、１５ｂが形成された時点
では、ＳｉＯ２ 膜２４の表面は露出していない。
【００１８】次に、８５０〜９００℃程度の温度の熱処
理を行って、ＢＰＳＧ膜３１をフローさせる。この結果
、図１（ｄ）及び図２に示す様に、ポリサイド膜１６間
の間隔が狭い領域３２、３３では、ポリサイド膜１６間
の段差部が平坦化される。しかし、コンタクト孔１５ａ
、１５ｂが形成されている領域では、ポリサイド膜１６
間の間隔が広いので、フローしたＢＰＳＧ膜３１によっ
てコンタクト孔１５ａ、１５ｂが埋められることはない
。
理を行って、ＢＰＳＧ膜３１をフローさせる。この結果
、図１（ｄ）及び図２に示す様に、ポリサイド膜１６間
の間隔が狭い領域３２、３３では、ポリサイド膜１６間
の段差部が平坦化される。しかし、コンタクト孔１５ａ
、１５ｂが形成されている領域では、ポリサイド膜１６
間の間隔が広いので、フローしたＢＰＳＧ膜３１によっ
てコンタクト孔１５ａ、１５ｂが埋められることはない
。
【００１９】その後、ＣＶＤ法によって層間絶縁膜３４
を堆積させ、レジストマスク（図示せず）を用いて、層
間絶縁膜３４のうちでコンタクト孔１５ａ上の部分にの
みコンタクト孔３５を開孔すると、記憶ノード用のコン
タクト孔１５ａのみが再び自己整合的に形成される。
を堆積させ、レジストマスク（図示せず）を用いて、層
間絶縁膜３４のうちでコンタクト孔１５ａ上の部分にの
みコンタクト孔３５を開孔すると、記憶ノード用のコン
タクト孔１５ａのみが再び自己整合的に形成される。
【００２０】この状態で、ＣＶＤ法によって多結晶Ｓｉ
膜１４を堆積させ、この多結晶Ｓｉ膜１４にＮ型の不純
物を高濃度にドープした後、多結晶Ｓｉ膜１４を記憶ノ
ードのパターンに加工する。なお、活性領域２５にイオ
ン注入された不純物２７がその後の熱処理を受けて、活
性領域２５にソース・ドレイン拡散層１３ａ、１３ｂが
形成される。
膜１４を堆積させ、この多結晶Ｓｉ膜１４にＮ型の不純
物を高濃度にドープした後、多結晶Ｓｉ膜１４を記憶ノ
ードのパターンに加工する。なお、活性領域２５にイオ
ン注入された不純物２７がその後の熱処理を受けて、活
性領域２５にソース・ドレイン拡散層１３ａ、１３ｂが
形成される。
【００２１】その後、キャパシタ１２のキャパシタ絶縁
膜及び対向電極やビット線等を形成して、積み上げキャ
パシタ型ＤＲＡＭを完成させる。なお、層間絶縁膜３４
を用いたのは、記憶ノードの平面的な面積を広くするた
めに、多結晶Ｓｉ膜１４の堆積時にビット線用のコンタ
クト孔１５ｂを閉塞しておくためである。従って、多結
晶Ｓｉ膜１４をビット線のコンタクト用の配線としても
用いる場合は、層間絶縁膜３４は不要である。
膜及び対向電極やビット線等を形成して、積み上げキャ
パシタ型ＤＲＡＭを完成させる。なお、層間絶縁膜３４
を用いたのは、記憶ノードの平面的な面積を広くするた
めに、多結晶Ｓｉ膜１４の堆積時にビット線用のコンタ
クト孔１５ｂを閉塞しておくためである。従って、多結
晶Ｓｉ膜１４をビット線のコンタクト用の配線としても
用いる場合は、層間絶縁膜３４は不要である。
【００２２】以上の様な本実施例によれば、領域３２、
３３では、ポリサイド膜１６間の段差部がＢＰＳＧ膜３
１によって平坦化される。このため、多結晶Ｓｉ膜１４
の膜厚を厚くして且つこの多結晶Ｓｉ膜１４を異方性エ
ッチングのみでパターニングしても、多結晶Ｓｉ膜１４
のストリンガを介して記憶ノード同士が短絡することが
ない。従って、小さなメモリセル面積で大きなメモリセ
ル容量を確保することができ、集積度の高いＤＲＡＭを
製造することができる。
３３では、ポリサイド膜１６間の段差部がＢＰＳＧ膜３
１によって平坦化される。このため、多結晶Ｓｉ膜１４
の膜厚を厚くして且つこの多結晶Ｓｉ膜１４を異方性エ
ッチングのみでパターニングしても、多結晶Ｓｉ膜１４
のストリンガを介して記憶ノード同士が短絡することが
ない。従って、小さなメモリセル面積で大きなメモリセ
ル容量を確保することができ、集積度の高いＤＲＡＭを
製造することができる。
【００２３】なお、ポリサイド膜１６間の間隔が広い領
域３６では、ポリサイド膜１６間の段差部がＢＰＳＧ膜
３１によっても平坦化されない。このため、多結晶Ｓｉ
膜１４のストリンガが残るが、対向電極の形成やビット
線用のコンタクト孔の開孔やビット線の形成等の後工程
に影響を与えることはない。
域３６では、ポリサイド膜１６間の段差部がＢＰＳＧ膜
３１によっても平坦化されない。このため、多結晶Ｓｉ
膜１４のストリンガが残るが、対向電極の形成やビット
線用のコンタクト孔の開孔やビット線の形成等の後工程
に影響を与えることはない。
【００２４】
【発明の効果】本発明による半導体装置の製造方法では
、配線間の間隔が広い領域では自己整合的に形成したコ
ンタクト孔をフロー後の低融点ガラス膜で埋めない様に
することができ、配線間の間隔が狭い領域では配線間の
段差部をフロー後の低融点ガラス膜で平坦化することが
できるので、自己整合コンタクトと上層配線の微細加工
との両方が同時に可能である。
、配線間の間隔が広い領域では自己整合的に形成したコ
ンタクト孔をフロー後の低融点ガラス膜で埋めない様に
することができ、配線間の間隔が狭い領域では配線間の
段差部をフロー後の低融点ガラス膜で平坦化することが
できるので、自己整合コンタクトと上層配線の微細加工
との両方が同時に可能である。
【図１】本発明の一実施例を順次に示しており、図２の
Ｉ−Ｉ線に沿う部分の側断面図である。
Ｉ−Ｉ線に沿う部分の側断面図である。
【図２】一実施例によって製造したＤＲＡＭの平面図で
ある。
ある。
【図３】本発明の一従来例を示す側断面図である。
１６ ポリサイド膜
１７ ＳｉＯ２ 膜
３１ ＢＰＳＧ膜
Claims (1)
- 【請求項１】パターニングされた配線の上層にシリコン
酸化膜と低融点ガラス膜とを順次に形成する工程と、前
記配線の側部にのみ前記シリコン酸化膜と前記低融点ガ
ラス膜とを残す工程と、前記側部に残した前記低融点ガ
ラス膜をフローさせる工程とを有する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108756A JPH04315454A (ja) | 1991-04-12 | 1991-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108756A JPH04315454A (ja) | 1991-04-12 | 1991-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315454A true JPH04315454A (ja) | 1992-11-06 |
Family
ID=14492710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3108756A Pending JPH04315454A (ja) | 1991-04-12 | 1991-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591769A2 (de) * | 1992-09-29 | 1994-04-13 | Siemens Aktiengesellschaft | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| US6064089A (en) * | 1996-08-09 | 2000-05-16 | Nec Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134682U (ja) * | 1986-02-18 | 1987-08-25 | ||
| JPS6443949U (ja) * | 1987-09-09 | 1989-03-16 | ||
| JPH02100789U (ja) * | 1989-01-24 | 1990-08-10 |
-
1991
- 1991-04-12 JP JP3108756A patent/JPH04315454A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134682U (ja) * | 1986-02-18 | 1987-08-25 | ||
| JPS6443949U (ja) * | 1987-09-09 | 1989-03-16 | ||
| JPH02100789U (ja) * | 1989-01-24 | 1990-08-10 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591769A2 (de) * | 1992-09-29 | 1994-04-13 | Siemens Aktiengesellschaft | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| EP0591769A3 (de) * | 1992-09-29 | 1994-12-14 | Siemens Ag | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur. |
| US6064089A (en) * | 1996-08-09 | 2000-05-16 | Nec Corporation | Semiconductor device |
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