JPH0360071A - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- JPH0360071A JPH0360071A JP1194790A JP19479089A JPH0360071A JP H0360071 A JPH0360071 A JP H0360071A JP 1194790 A JP1194790 A JP 1194790A JP 19479089 A JP19479089 A JP 19479089A JP H0360071 A JPH0360071 A JP H0360071A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は不揮発性半導体装置の製造方法に関し、特に二
重ゲート電極トランジスタを有する不揮発性半導体記憶
装置の製造方法に間する。
重ゲート電極トランジスタを有する不揮発性半導体記憶
装置の製造方法に間する。
[従来の技術]
従来、この種の記憶装置を高集積化するための製造方法
の例として、第4図に示すものが知られている。この方
法は、基板をエツチングして形成した溝内に絶縁膜を埋
め込んで素子分離領域を形成するものであり、既に19
86 VLSI SYMPOSIUMて発表された
ものである(Digest of Technolog
y Paper、 1986. VLSI SYMPO
SIUM、 P87. K、 5ekiya et a
l、)。
の例として、第4図に示すものが知られている。この方
法は、基板をエツチングして形成した溝内に絶縁膜を埋
め込んで素子分離領域を形成するものであり、既に19
86 VLSI SYMPOSIUMて発表された
ものである(Digest of Technolog
y Paper、 1986. VLSI SYMPO
SIUM、 P87. K、 5ekiya et a
l、)。
以下、この製造方法について、第4図(a)〜(i)を
用いて説明する。
用いて説明する。
第4図(a)、 (b)に示すように((b)は(a
)のB−B線に沿う断面図)、P型半導体基板101上
に、第1のゲート酸化膜102を形成し、ざらにその上
に第1の多結晶シリコン層103、絶縁膜104、多結
晶シリコン層105を積層して形成し、その後周知のP
R(フォトリソグラフィ)技術により、後に素子間分離
領域となる部分だけを露出するようにフォトレジスト1
06をパターニングし、これをマスクに多結晶シリコン
層105、絶縁膜104、第1の多結晶シリコン層10
3、第1のゲート酸化膜102を順次選択的にエツチン
グし基板表面を露出させ、さらに基板を溝状にエツチン
グする。
)のB−B線に沿う断面図)、P型半導体基板101上
に、第1のゲート酸化膜102を形成し、ざらにその上
に第1の多結晶シリコン層103、絶縁膜104、多結
晶シリコン層105を積層して形成し、その後周知のP
R(フォトリソグラフィ)技術により、後に素子間分離
領域となる部分だけを露出するようにフォトレジスト1
06をパターニングし、これをマスクに多結晶シリコン
層105、絶縁膜104、第1の多結晶シリコン層10
3、第1のゲート酸化膜102を順次選択的にエツチン
グし基板表面を露出させ、さらに基板を溝状にエツチン
グする。
次に、第4図(C)に示すように、フォトレジス)10
6を除去した後、全面に気相成長法等により酸化膜10
7を堆積し、これをエッチバックして、多結晶シリコン
N105の表面を露出させることにより、溝内に酸化膜
を埋め込む。
6を除去した後、全面に気相成長法等により酸化膜10
7を堆積し、これをエッチバックして、多結晶シリコン
N105の表面を露出させることにより、溝内に酸化膜
を埋め込む。
次に、第4図(d)に示すように、多結晶シリコン層1
05、絶縁膜104を除去した後、新たに第2のゲート
酸化膜108を、例えば熱酸化法により、第1の多結晶
シリコン層上に形成し、さらに後にワード線となる第2
の多結晶シリコン層109を積層する。
05、絶縁膜104を除去した後、新たに第2のゲート
酸化膜108を、例えば熱酸化法により、第1の多結晶
シリコン層上に形成し、さらに後にワード線となる第2
の多結晶シリコン層109を積層する。
次に、第4図(e)に示すように、周知のPR技術によ
りフォトレジスト110を所定の位置に形成し、これを
マスクに第2の多結晶シリコン層をエツチング除去して
相互に平行でかつ相互に離れた複数本の多結晶シリコン
ライン111を形成する。ここで、多結晶シリコンライ
ン111のパターニング用のフォトレジス)110は残
しておく。
りフォトレジスト110を所定の位置に形成し、これを
マスクに第2の多結晶シリコン層をエツチング除去して
相互に平行でかつ相互に離れた複数本の多結晶シリコン
ライン111を形成する。ここで、多結晶シリコンライ
ン111のパターニング用のフォトレジス)110は残
しておく。
次に、第4図(f)に示すように、フォトレジス)11
0をマスクに、第2のゲート絶縁膜108、第1の多結
晶シリコン層103を、ライン111に対し、自己整合
的にエツチング除去して、上記第1の多結晶シリコン層
103によって複数のフローティングゲートが形成され
る。−例を示すと、セグメント112の部分にフローテ
ィングゲートが形成される。
0をマスクに、第2のゲート絶縁膜108、第1の多結
晶シリコン層103を、ライン111に対し、自己整合
的にエツチング除去して、上記第1の多結晶シリコン層
103によって複数のフローティングゲートが形成され
る。−例を示すと、セグメント112の部分にフローテ
ィングゲートが形成される。
次に、第4図(g)に示すように、例えばイオン注入法
により、ライン111に対し、自己整合的にn型不純物
を導入することにより、N型ドレイン領域113、N型
ソース領域114を形成す次に、第4図(h)に示すよ
うに、全面に層間絶縁膜115を形成し、次いてN型ド
レイン領域上にコンタクトホールを形成する。
により、ライン111に対し、自己整合的にn型不純物
を導入することにより、N型ドレイン領域113、N型
ソース領域114を形成す次に、第4図(h)に示すよ
うに、全面に層間絶縁膜115を形成し、次いてN型ド
レイン領域上にコンタクトホールを形成する。
最後に第4図(i)に示すように、周知のPR技術とエ
ツチング技術により、アルミニウム配線117を形成し
て、セルアレイ118が完了する。
ツチング技術により、アルミニウム配線117を形成し
て、セルアレイ118が完了する。
[発明が解決しようとする課ME
上述した従来の製造方法では、第4図(e)で示したX
、すなわち、ワード線と素子分離領域との重ね合わせマ
ージンを設ける必要があるため、高集積化を計ることが
困難であるという欠7、−がある。また、第411J
(e)で示したY、すなわち、ソース拡散層間隔を縮め
ることにより高集積化を図ろうとすると、ソース抵抗の
増大を招き、セルの書込み特性並びに読み出し特性を悪
化させるという欠点がある。このように、従来の製造方
法では、セル特性を悪化させることなく高集積化を計る
ことは困難である。
、すなわち、ワード線と素子分離領域との重ね合わせマ
ージンを設ける必要があるため、高集積化を計ることが
困難であるという欠7、−がある。また、第411J
(e)で示したY、すなわち、ソース拡散層間隔を縮め
ることにより高集積化を図ろうとすると、ソース抵抗の
増大を招き、セルの書込み特性並びに読み出し特性を悪
化させるという欠点がある。このように、従来の製造方
法では、セル特性を悪化させることなく高集積化を計る
ことは困難である。
[発明の従来技術に対する相違点]
上述した従来の製造方法に対し、本発明は、複数のライ
ン状のトレンチ素子分離領域を形成し、これらに直交す
るように複数のワードラインを形成した後、ソース領域
側のみ、基板側面を露出させ、n型不純物をワードライ
ンに対し、自己整合的に基板に導入し、ワードライン側
壁に、絶縁膜のサイドウオールを形成し、次いで露出し
たシリコン基板上に導体材の選択成長を行うことにより
、ソース領域側でのみ素子分離領域を介して隣合うn型
領域を接続させるという相違点を有する。
ン状のトレンチ素子分離領域を形成し、これらに直交す
るように複数のワードラインを形成した後、ソース領域
側のみ、基板側面を露出させ、n型不純物をワードライ
ンに対し、自己整合的に基板に導入し、ワードライン側
壁に、絶縁膜のサイドウオールを形成し、次いで露出し
たシリコン基板上に導体材の選択成長を行うことにより
、ソース領域側でのみ素子分離領域を介して隣合うn型
領域を接続させるという相違点を有する。
〔課題を解決するための手段]
本発明は、−導電型の半導体基板上に、第1の絶縁膜、
第1の導体層の少なくとも2層を有し、一方向に延びる
第1のラインを、相互に離間して複数形成する工程と、
前記第1のライン間の基板に一方向に沿って延びる線状
の溝を形成する工程と、前記溝に絶縁材を埋め込んで素
子分離領域を形成する工程と、前記第1のラインから絶
縁され、かつ、相互に離間した、第2の導体層と第2の
絶縁膜の少なくとも2層からなる複数の第2のラインを
、前記第1のライン上および前記素子分離領域上に横た
わるように形成する工程と、前記第1のラインを前記第
2のラインに対して自己整合的にエツチングして前記第
1のラインから複数のフローティングゲートを形成する
工程と、複数形成された第2のライン間の領域のうち、
ソースとなるべき領域の素子分離領域の絶縁材を一部エ
ッチング除去して、該領域中の基板の側面の一部を露出
させる工程と、基板と逆導電型の不純物を、前記第2の
ラインに対して自己整合的に導入して基板表面に逆導電
型のドープ領域を形成する工程と、全面に絶縁膜を堆積
し、これをエツチングして前記第2のラインの側壁に絶
縁膜のサイドウオールを形成する工程と、基板が露出し
た部分にのみ、導体材を選択成長させることによって、
第2のライン間の領域のうち、ソースとなるべき領域で
は素子分離領域を介して隣合う前記ドープ領域を互いに
接続し、かつ、ドレインとなるべき領域では接続が生じ
ないようにする工程と、を含むことを特徴とする不揮発
性半導体装置の製造方法である。
第1の導体層の少なくとも2層を有し、一方向に延びる
第1のラインを、相互に離間して複数形成する工程と、
前記第1のライン間の基板に一方向に沿って延びる線状
の溝を形成する工程と、前記溝に絶縁材を埋め込んで素
子分離領域を形成する工程と、前記第1のラインから絶
縁され、かつ、相互に離間した、第2の導体層と第2の
絶縁膜の少なくとも2層からなる複数の第2のラインを
、前記第1のライン上および前記素子分離領域上に横た
わるように形成する工程と、前記第1のラインを前記第
2のラインに対して自己整合的にエツチングして前記第
1のラインから複数のフローティングゲートを形成する
工程と、複数形成された第2のライン間の領域のうち、
ソースとなるべき領域の素子分離領域の絶縁材を一部エ
ッチング除去して、該領域中の基板の側面の一部を露出
させる工程と、基板と逆導電型の不純物を、前記第2の
ラインに対して自己整合的に導入して基板表面に逆導電
型のドープ領域を形成する工程と、全面に絶縁膜を堆積
し、これをエツチングして前記第2のラインの側壁に絶
縁膜のサイドウオールを形成する工程と、基板が露出し
た部分にのみ、導体材を選択成長させることによって、
第2のライン間の領域のうち、ソースとなるべき領域で
は素子分離領域を介して隣合う前記ドープ領域を互いに
接続し、かつ、ドレインとなるべき領域では接続が生じ
ないようにする工程と、を含むことを特徴とする不揮発
性半導体装置の製造方法である。
[実施例コ
次に、本発明について図面を用いて説明する。
第1図(a)は本発明の方法により製造されたメモリセ
ルアレイの平面図、第1図(b)、 (e)。
ルアレイの平面図、第1図(b)、 (e)。
(d)、 (e)はそれぞれ第1図(a)のB−B。
C−C,D−D、E−Eに沿った断面図である。
第1図(b)はアレイのソース領域を示すが、ここでは
、素子分離領域lを介して隣合うn型ソース拡散層がC
VDタングステン3で接続されている。これに対し、第
1図(C)では、アレイのドレイン領域を示すが素子領
域1を介して隣合うN型ドレイン拡散層4は分離されて
いる。この点が本発明のポイントである。
、素子分離領域lを介して隣合うn型ソース拡散層がC
VDタングステン3で接続されている。これに対し、第
1図(C)では、アレイのドレイン領域を示すが素子領
域1を介して隣合うN型ドレイン拡散層4は分離されて
いる。この点が本発明のポイントである。
次に、本発明による製造方法の実施例を、第2図に示す
平面図及び断面図を用いて説明する。
平面図及び断面図を用いて説明する。
まず、第2図(a)に示すように、P型半導体基板5上
に第1のゲート酸化膜6、第1の多結晶シリコンrIi
7、絶縁膜8、多結晶シリコン層9を順次形成する。
に第1のゲート酸化膜6、第1の多結晶シリコンrIi
7、絶縁膜8、多結晶シリコン層9を順次形成する。
次に、第2図(b)、 (c)に示すように、周知の
PR技術により、フォトレジスト10を形成し、これを
マスクに、多結晶シリコン層9、絶縁膜8、第1の多結
晶シリコンN7、第1のゲート酸化膜6を順次エツチン
グして、4層が積層されて成る相互に平行でかつ離間し
た複数の第1のライン11を形成し、さらにライン間の
シリコン基板を溝状にエツチングする。
PR技術により、フォトレジスト10を形成し、これを
マスクに、多結晶シリコン層9、絶縁膜8、第1の多結
晶シリコンN7、第1のゲート酸化膜6を順次エツチン
グして、4層が積層されて成る相互に平行でかつ離間し
た複数の第1のライン11を形成し、さらにライン間の
シリコン基板を溝状にエツチングする。
次に、第2図(d)に示すように、フォトレジストを除
去した後、気相成長法により、全面にCVD酸化膜12
を堆積した後、多結晶シリコン層の表面が露出するまで
エッチバックを行って溝内にCVD酸化膜12を埋め込
み、ライン状の素子分離領域13を形成する。この時多
結晶シリコンN9は、エッチバック時、下の第1多結晶
シリコン層を保護するとともに、CVD酸化膜表面が第
1の多結晶シリコン層7よりも深くならないようにする
役割がある。
去した後、気相成長法により、全面にCVD酸化膜12
を堆積した後、多結晶シリコン層の表面が露出するまで
エッチバックを行って溝内にCVD酸化膜12を埋め込
み、ライン状の素子分離領域13を形成する。この時多
結晶シリコンN9は、エッチバック時、下の第1多結晶
シリコン層を保護するとともに、CVD酸化膜表面が第
1の多結晶シリコン層7よりも深くならないようにする
役割がある。
次に、第2図(e)に示すように、多結晶シリコンN9
、絶縁膜8を例えばRIEによる異方性のエツチングで
除去した後、新たに第1の多結晶シリコンN7上に第2
のゲート絶縁膜14を形成する。この絶縁膜としては例
えばONO(酸化膜−窒化膜一酸化膜)がある。次いで
、第2の多結晶シリコン層15、第2の絶縁膜16を堆
積する。
、絶縁膜8を例えばRIEによる異方性のエツチングで
除去した後、新たに第1の多結晶シリコンN7上に第2
のゲート絶縁膜14を形成する。この絶縁膜としては例
えばONO(酸化膜−窒化膜一酸化膜)がある。次いで
、第2の多結晶シリコン層15、第2の絶縁膜16を堆
積する。
次に、第2図(f)に示すように、周知のPR技術によ
りフォトレジスト17を形成し、これをマスクに第2の
絶縁膜16、第2の多結晶シリコンN15を順次エツチ
ングして二層が積層されて成る、相互に平行で相互に分
離された複数の第2のライン18を形成する。これら第
2のライン18は、第1のライン11と直交し、かつ、
第1のライン11上を第2のゲート絶縁膜を介して横断
している。ここで、第2のライン上のフォトレジスト1
9は残しておく。
りフォトレジスト17を形成し、これをマスクに第2の
絶縁膜16、第2の多結晶シリコンN15を順次エツチ
ングして二層が積層されて成る、相互に平行で相互に分
離された複数の第2のライン18を形成する。これら第
2のライン18は、第1のライン11と直交し、かつ、
第1のライン11上を第2のゲート絶縁膜を介して横断
している。ここで、第2のライン上のフォトレジスト1
9は残しておく。
次いて、第2図(g)に示すように、第2のゲート絶縁
膜、第1の多結晶シリコン層を、第2のライン18に対
して自己整合的にエツチング除去して第1の多結晶シリ
コン層から成る複数のフローティングゲートを例えばセ
グメント20の領域に形成する。
膜、第1の多結晶シリコン層を、第2のライン18に対
して自己整合的にエツチング除去して第1の多結晶シリ
コン層から成る複数のフローティングゲートを例えばセ
グメント20の領域に形成する。
一方、第2のライン18間の領域の第2のゲート絶縁膜
、第1の多結晶シリコン層は除去される。
、第1の多結晶シリコン層は除去される。
ここでも第2のライン上のフォトレジスト19は残して
おく。
おく。
次に、第2図(h)、 (i)に示すように、第2の
ライン間の領域のうち、ドレイン領域側をフォトレジス
ト21で覆い、適度な異方性エツチングを行うことによ
り、ソース領域側の素子分離領域の酸化膜を一部除去し
て、基板表面及び側面を露出させる。なお、第2図(i
)は第2図(h)のI−I断面図である。
ライン間の領域のうち、ドレイン領域側をフォトレジス
ト21で覆い、適度な異方性エツチングを行うことによ
り、ソース領域側の素子分離領域の酸化膜を一部除去し
て、基板表面及び側面を露出させる。なお、第2図(i
)は第2図(h)のI−I断面図である。
次に、第2図(j)に示すように、フォトレジストを除
去した後、例えばイオン注入法によりn形不純物を第2
のライン18をマスクに、自己整合的に第2のライン間
の基板に導入して、複数のN型ドレイン拡散層領域22
、N型ソース拡散層領域23を形成する。なお、便宜上
ドレイン拡散層領域上の第1のゲート酸化膜は表示を省
いた。
去した後、例えばイオン注入法によりn形不純物を第2
のライン18をマスクに、自己整合的に第2のライン間
の基板に導入して、複数のN型ドレイン拡散層領域22
、N型ソース拡散層領域23を形成する。なお、便宜上
ドレイン拡散層領域上の第1のゲート酸化膜は表示を省
いた。
次に、第2図(k)に示すように全面に酸化膜を堆積し
、適度な異方性のエツチングを行うことにより、第2の
ライン18の側面にサイドウオール24を形成する。第
2図(免)、 (m)、 (n)は、それぞれ第2
図(k)のL−L、 M−M、 N−Nに沿う断面図
である。ここで第2図(Q、)に示すソース領域では、
基板側壁が一部露出しているが、第2図(m)に示すド
レイン領域側では、基板側面は露出しておらず、サイド
ウオールで囲まれている。
、適度な異方性のエツチングを行うことにより、第2の
ライン18の側面にサイドウオール24を形成する。第
2図(免)、 (m)、 (n)は、それぞれ第2
図(k)のL−L、 M−M、 N−Nに沿う断面図
である。ここで第2図(Q、)に示すソース領域では、
基板側壁が一部露出しているが、第2図(m)に示すド
レイン領域側では、基板側面は露出しておらず、サイド
ウオールで囲まれている。
次に、第2図(o)、 (p)に示すように、CVD
タングステン3を選択成長させる。この時、ソース領域
では、第2図(0)に示すように、CVDタングステン
は上方だけでなく、露出した基板側面Zを起点として横
方向に成長し、最終的には素子分離領域を介して隣合う
N型ソース拡散層領域23がCVDタングステン3で接
続される。
タングステン3を選択成長させる。この時、ソース領域
では、第2図(0)に示すように、CVDタングステン
は上方だけでなく、露出した基板側面Zを起点として横
方向に成長し、最終的には素子分離領域を介して隣合う
N型ソース拡散層領域23がCVDタングステン3で接
続される。
一方、ドレイン領域では、第2図(p)に示すように、
ドレイン拡散層領域は絶縁膜の壁に囲まれているため、
CVDタングステン3は上方にだけ成長し素子分離領域
を介して隣合うN型ドレイン拡散層領域23は分離され
たままとなる。最終的な状態の平面図を、第2図(q)
に示す。
ドレイン拡散層領域は絶縁膜の壁に囲まれているため、
CVDタングステン3は上方にだけ成長し素子分離領域
を介して隣合うN型ドレイン拡散層領域23は分離され
たままとなる。最終的な状態の平面図を、第2図(q)
に示す。
次に、第2図(r)に示すように、眉間絶縁膜26を堆
積した後、ドレイン領域上にコンタクトホール27を開
孔する。最後に第1図(C)に示すように、コンタクト
ホールをn型にドープされた多結晶シリコン層28で埋
め込んだ後、アルミ配線29を形成する。
積した後、ドレイン領域上にコンタクトホール27を開
孔する。最後に第1図(C)に示すように、コンタクト
ホールをn型にドープされた多結晶シリコン層28で埋
め込んだ後、アルミ配線29を形成する。
第3図は本発明の第2実施例を説明する図である。第2
図(h)までは、第1の実施例と同様である。ここで、
さらにソース領域のシリコン基板も一部エッチングして
、浅い溝を形成する。但し、素子分離領域内の酸化膜表
面よりも深くならないように注意する。次いて、第1の
実施例と同様に工程を進めていくと、第2図(h)に相
当する工程では、第3図(a)に示す如くとなる。
図(h)までは、第1の実施例と同様である。ここで、
さらにソース領域のシリコン基板も一部エッチングして
、浅い溝を形成する。但し、素子分離領域内の酸化膜表
面よりも深くならないように注意する。次いて、第1の
実施例と同様に工程を進めていくと、第2図(h)に相
当する工程では、第3図(a)に示す如くとなる。
次に、第3図(b)に示すようにCVDタングステンの
選択成長を行う。すると、ドレイン領域の基板面がドレ
イン領域の基板面よりも高いため、ドレイン領域上CV
Dタングステン50はソース領域上のタングステン51
よりも突出する。次いて例えばシリカ塗布膜を用いて、
平坦な眉間絶縁膜62を形成する。
選択成長を行う。すると、ドレイン領域の基板面がドレ
イン領域の基板面よりも高いため、ドレイン領域上CV
Dタングステン50はソース領域上のタングステン51
よりも突出する。次いて例えばシリカ塗布膜を用いて、
平坦な眉間絶縁膜62を形成する。
次に第3図(c)に示すように層間絶縁膜52を適度に
エッチバックして、ドレイン領域上のCVDタングステ
ンのみを露出させ、その上にアルミ配線53を形成する
。この実施例ではドレインコンタクトをドレイン領域上
のCVDタングステンに対し、自己整合的に形成するの
で、ドレインコンタクトとドレイン領域上のCVDタン
グステンとの重ね合わせマージンを確保する必要がない
ため、より高集積なセルアレイを製造することができる
。
エッチバックして、ドレイン領域上のCVDタングステ
ンのみを露出させ、その上にアルミ配線53を形成する
。この実施例ではドレインコンタクトをドレイン領域上
のCVDタングステンに対し、自己整合的に形成するの
で、ドレインコンタクトとドレイン領域上のCVDタン
グステンとの重ね合わせマージンを確保する必要がない
ため、より高集積なセルアレイを製造することができる
。
[発明の効果コ
以上説明したように、本発明は複数のライン状のトレン
チ素子分離領域を形成し、これらに直交するように複数
のワードラインを形成した後、ソース領域側のみ基板側
面を露出させ、n型不純物をワードラインに対し、自己
整合的に基板に同人し、ワードライン側壁に絶縁膜のサ
イドウオールを形成し、次いて露出したシリコン基板上
に導体材の選択成長を行うことにより、ソース領域側で
のみ、素子分離領域を介して隣合うn型領域を接続させ
ることにより、従来必要だったワード線と素子分離領域
の重ね合わせマージンが不要となるので、より高集積な
EPROMセルアレイが得られるという効果がある。ま
た、ソース側は低抵抗の導体材で接続されているので、
ソース拡散N幅を縮めても、ソース抵抗は低く抑えるこ
とが可能であり、セルの書込み特性並びに読み出し特性
を悪化させることなく、セルアレイの高集積化を計るこ
とができるという効果がある。
チ素子分離領域を形成し、これらに直交するように複数
のワードラインを形成した後、ソース領域側のみ基板側
面を露出させ、n型不純物をワードラインに対し、自己
整合的に基板に同人し、ワードライン側壁に絶縁膜のサ
イドウオールを形成し、次いて露出したシリコン基板上
に導体材の選択成長を行うことにより、ソース領域側で
のみ、素子分離領域を介して隣合うn型領域を接続させ
ることにより、従来必要だったワード線と素子分離領域
の重ね合わせマージンが不要となるので、より高集積な
EPROMセルアレイが得られるという効果がある。ま
た、ソース側は低抵抗の導体材で接続されているので、
ソース拡散N幅を縮めても、ソース抵抗は低く抑えるこ
とが可能であり、セルの書込み特性並びに読み出し特性
を悪化させることなく、セルアレイの高集積化を計るこ
とができるという効果がある。
第1図(a)〜第1図(e)は本発明の第1の実施例に
より製造されたセルアレイの平面図並びに断面図、第2
図(a)〜第2図(r)は本発明の第1実施例を説明す
る図、第3図(a)〜第3図(c)は本発明の第2の実
施例を説明する図、第4図(a)〜第4図(1)は従来
の製造方法を説明する図である。 1.13・・・・・・・素子分離領域、2.23・・・
・・・・n型ソース拡散層、3・・・・・・・・・・C
VDタングステン、4.22・・・・・・・N型ドレイ
ン拡散層、δ、101・・・・・・P型半導体基板、6
.102・・・・・・第1のゲート酸化膜、7.103
・・・・・・第1の多結晶シリコン層、8.104・・
・・・・絶縁膜、 9.105・・・・・・多結晶シリコン層、10、 1
7. 21゜ 106.110・・・會フォトレジスト、11・・・・
・・・・・第1のライン、12.107・・・・・CV
D酸化膜、14.108・・・・・第2のゲート絶縁膜
、15.109・・・・・第2の多結晶シリコン層、1
6・・・・・・・・・第2の絶縁膜、18・・・・・・
・・・第2のライン、19・・・・・第2のライン上の
フォトレジスト、20.112・・・・・セグメント、 24・・・・・・・・・サイドウオール、26.52,
115・・・・・層間絶縁膜、27.116◆・・◆◆
・・・コンタクトホール、29.53,117・・・・
・アルミ配線、50・・・ドレイン領域上のCVDタン
グステン、51・◆・・ソース領域上のCVDタングス
テン、111・・・多結晶シリコンライン(ワード線)
、118・◆・セルアレイ。
より製造されたセルアレイの平面図並びに断面図、第2
図(a)〜第2図(r)は本発明の第1実施例を説明す
る図、第3図(a)〜第3図(c)は本発明の第2の実
施例を説明する図、第4図(a)〜第4図(1)は従来
の製造方法を説明する図である。 1.13・・・・・・・素子分離領域、2.23・・・
・・・・n型ソース拡散層、3・・・・・・・・・・C
VDタングステン、4.22・・・・・・・N型ドレイ
ン拡散層、δ、101・・・・・・P型半導体基板、6
.102・・・・・・第1のゲート酸化膜、7.103
・・・・・・第1の多結晶シリコン層、8.104・・
・・・・絶縁膜、 9.105・・・・・・多結晶シリコン層、10、 1
7. 21゜ 106.110・・・會フォトレジスト、11・・・・
・・・・・第1のライン、12.107・・・・・CV
D酸化膜、14.108・・・・・第2のゲート絶縁膜
、15.109・・・・・第2の多結晶シリコン層、1
6・・・・・・・・・第2の絶縁膜、18・・・・・・
・・・第2のライン、19・・・・・第2のライン上の
フォトレジスト、20.112・・・・・セグメント、 24・・・・・・・・・サイドウオール、26.52,
115・・・・・層間絶縁膜、27.116◆・・◆◆
・・・コンタクトホール、29.53,117・・・・
・アルミ配線、50・・・ドレイン領域上のCVDタン
グステン、51・◆・・ソース領域上のCVDタングス
テン、111・・・多結晶シリコンライン(ワード線)
、118・◆・セルアレイ。
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板上に、第1の絶縁膜、第1の導体
層の少なくとも2層を有し、一方向に延びる第1のライ
ンを、相互に離間して複数形成する工程と、 前記第1のライン間の基板に一方向に沿って延びる線状
の溝を形成する工程と、 前記溝に絶縁材を埋め込んで素子分離領域を形成する工
程と、 前記第1のラインから絶縁され、かつ、相互に離間した
、第2の導体層と第2の絶縁膜の少なくとも2層からな
る複数の第2のラインを、前記第1のライン上および前
記素子分離領域上に横たわるように形成する工程と、 前記第1のラインを前記第2のラインに対して自己整合
的にエッチングして前記第1のラインから複数のフロー
ティングゲートを形成する工程と、複数形成された第2
のライン間の領域のうち、ソースとなるべき領域の素子
分離領域の絶縁材を一部エッチング除去して、該領域中
の基板の側面の一部を露出させる工程と、 基板と逆導電型の不純物を、前記第2のラインに対して
自己整合的に導入して基板表面に逆導電型のドープ領域
を形成する工程と、 全面に絶縁膜を堆積し、これをエッチングして前記第2
のラインの側壁に絶縁膜のサイドウォールを形成する工
程と、 基板が露出した部分にのみ、導体材を選択成長させるこ
とによって、第2のライン間の領域のうち、ソースとな
るべき領域では素子分離領域を介して隣合う前記ドープ
領域を互いに接続し、かつ、ドレインとなるべき領域で
は接続が生じないようにする工程と、を含むことを特徴
とする不揮発性半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1194790A JP2833030B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1194790A JP2833030B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0360071A true JPH0360071A (ja) | 1991-03-15 |
JP2833030B2 JP2833030B2 (ja) | 1998-12-09 |
Family
ID=16330306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1194790A Expired - Fee Related JP2833030B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2833030B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531755B1 (en) * | 1999-10-15 | 2003-03-11 | Nec Corporation | Semiconductor device and manufacturing method thereof for realizing high packaging density |
US8202017B2 (en) | 2008-12-01 | 2012-06-19 | Nadia Shalaby | Universal hitch with integral articulation, clamping and locking |
US8376381B2 (en) | 2008-12-01 | 2013-02-19 | Commonwheel Ventures, Inc. | Versatile, collapsible cart-trailer with modular components |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001044391A (ja) | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
-
1989
- 1989-07-27 JP JP1194790A patent/JP2833030B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531755B1 (en) * | 1999-10-15 | 2003-03-11 | Nec Corporation | Semiconductor device and manufacturing method thereof for realizing high packaging density |
US8202017B2 (en) | 2008-12-01 | 2012-06-19 | Nadia Shalaby | Universal hitch with integral articulation, clamping and locking |
US8376381B2 (en) | 2008-12-01 | 2013-02-19 | Commonwheel Ventures, Inc. | Versatile, collapsible cart-trailer with modular components |
US8801322B2 (en) | 2008-12-01 | 2014-08-12 | Nadia Shalaby | Universal hitch with integral articulation, clamping and locking |
US8827304B2 (en) | 2008-12-01 | 2014-09-09 | Commonwheel Ventures, Llc | Versatile, collapsible cart-trailer with modular components |
Also Published As
Publication number | Publication date |
---|---|
JP2833030B2 (ja) | 1998-12-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |