JP2002158303A - 部分的に突出するコントロールゲートを持つフローティングゲートメモリーセルの半導体メモリーアレーを形成する自己整列方法及びそれによって作られたメモリーアレー - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】半導体基板にフローティングゲートのメモリー
セルの半導体メモリーアレーを自己整列方法により形成
する。 【解決手段】メモリーセルアレーは離隔された複数の離
隔領域及びアクティブ領域を備え、それらは基板上にお
いて縦方向に互いに実質的に平行に配置されている。各
アクティブ領域内にはフローティングゲートが形成され
ている。横方向には、切り込みを持つトレンチが形成さ
れている。そのトレンチには導電材料が充填されて、そ
れにより、コントロールゲート３６を構成する導電材料
のブロックが形成されている。トレンチの切り込みによ
ってコントロールゲート上に突出部が形成され、それは
フローティングゲートの上方まで延在する。

Description

【発明の詳細な説明】

【０００１】技術分野 本願発明は、スプリットゲート型のフローティングゲー
トメモリーセルの半導体メモリーアレーを形成する自己
整列方法に関する。本願発明はまた上記のタイプのフロ
ーティングゲートメモリーセルの半導体メモリーアレー
に関する。

【０００２】発明の背景 半導体基板に形成されていて、電荷を収容するためにフ
ローティングゲートを用いる不揮発性半導体メモリーセ
ル及びそのような不揮発性メモリーセルのメモリーアレ
ーは、従来から公知である。典型的には、そのようなフ
ローティングゲートメモリーセルはスプリットゲートタ
イプ、スタックゲートタイプ又はそれらの組み合わせで
ある。

【０００３】半導体フローティングゲートメモリーセル
アレーの製造が直面する問題の一つとして、ソース、ド
レイン、コントロールゲート及びフローティングゲート
のような様々な構成要素の整列がある。半導体製造工程
の統合の設計上のルールが減少し、それにより、最小の
印刷の特徴が薄れてきたので、正確な整列の必要性がよ
り重要になってきた。様々な部分の整列も半導体製造製
品の製造歩留まりを決定する。

【０００４】自己整列は従来からよく知られている。自
己整列とは、１又は２以上の材料を含む１又は２以上の
工程を進行させて、その工程が進行する際に、特徴的な
形状部分が自動的に互いに整列するような作用をいう。
従って、本願発明は、その自己整列技術を用いてフロー
ティングゲートメモリーセル型の半導体メモリーアレー
の製造を達成する。

【０００５】スプリットゲート構造では、コントロール
ゲートが、ミラーセルを妨害する際のみならず、ソース
側注入ＦＬＡＳＨセルのプログラム注入効率に影響を与
える際に、主たる役目を演じるということが知られてい
る。Ｌｃｇに関する良好な工程制御（また、ＷＬ（ワー
ドライン）ポリレングスとも呼ばれており、それは、チ
ャンネルの上方に配置されたコントロールゲート又は選
択ゲートの長さである）は、確実に、コントロールゲー
トデバイスを完全にターンオフすることができ、その結
果、プログラムの間ミラーセル内で発生するどのような
障害（プログラム障害）も効率良く防止できる。本願発
明は、より良いプログラム障害特性を持つ自己整列型の
ＦＬＡＳＨセルを実現する方法である。また、本願発明
はそのような装置ででもある。

【０００６】本願発明において、ＷＬ（制御／選択ゲー
ト）ポリレングスが、フォトリソグラフィー技術によっ
て制御され、それは、スペーサ工程によって形成された
ＷＬポリと比較すると、そのＷＬポリレングスを越える
優れた拡張性及び制御を提供する。写真工程に関する厳
格な制御は論理技術の副産物なので、本願発明は、ＷＬ
ポリレングスに良好な制御、従って、ミラーセルにおけ
るプログラム混乱の良好な抑制を提供する。本願発明の
追加の利点は、それにより、同一のウエーハ上に異なる
ポリレングスを持つセルを形成することができる点にあ
る。

【０００７】また、本願発明は、ほぼ直線形状又は平面
側壁部分を持つＷＬポリも形成し、それにより、側壁の
スペーサを容易にかつより制御可能な状態で形成するこ
とができ、また、ＷＬからＢＬ（ビットライン）及びＷ
Ｌからソースへのブロック短絡の問題が容易にかつ管理
可能な状態で解決される。さらに、本願発明の第１の実
施例では、ＷＬポリはスペーサエッチングによるのでは
なくＷＬトレンチ（溝）によって画定される。従って、
メモリーセルは、絶縁又はトレンチ酸化対能動の微細構
成のためにＷＬ−ＷＬ短絡の影響を受けず、また、ＷＬ
ポリはＷＬストラップ上の接触構造を容易にする（ＷＬ
ストラップを必要としない）。第１実施例は、さらに、
オプションに対し、重要な寸法検査のために「成長の検
査の後」に、例えば、ＷＬ寸法の写真印刷の臨界画定後
に実行することができる点で、従来技術を越えた利点を
提供する。重要な寸法ＷＬに関する制御が目標を外れる
ときには、エラーを検出することができ、さらに、ウエ
ーハを操作してその重要な寸法を正確に画定することが
できる。

【０００８】本願発明は、半導体基板内にフローティン
グゲートメモリーの半導体メモリーアレーを形成する自
己整列方法であり、各メモリーセルは、フローティング
ゲートと、第１端子と、第２端子と、それらの間のチャ
ンネル領域と、コントロールゲートとを備える。その方
法は、 ａ）基板上に複数の離隔された離隔領域を形成する工程
であって、それらの領域が、互いに実質的に平行でかつ
第１の方向に延在し、各対の隣接する絶縁領域の間にア
クティブ領域を持ち、該アクティブ領域の各々が、半導
体基板上の絶縁材料の第１層と、この絶縁材料の第１層
上の導電材料の第１層とを備える、工程と、 ｂ）それらのアクティブ領域及び離隔領域にまたがる複
数の離隔された第１のトレンチを形成する工程であっ
て、それらのトレンチが、互いに実質的に平行でかつ第
１の方向とほぼ直交する第２の方向に延在し、導電性材
料の第１層を各アクティブ領域内に露出させ、各第１ト
レンチがそこに出っ張りが形成された側壁を持つ、工程
と、 ｃ）導電性材料の第１層の上方に隣接して配置されたア
クティブ領域の各々に絶縁材料の第２層を形成する工程
と、 ｄ）第１トレンチの各々に第２導電材料を充填して第２
導電材料のブロックを形成する工程であって、各アクテ
ィブ領域内の各ブロックに関して、そのブロックが絶縁
材料の第２層に隣接し、基板から絶縁されており、さら
に、そのブロックが、第１のトレンチの側壁内の出っ張
りによって形成された突出部を備え、それが絶縁材料の
第２層及び導電材料の第１層の上方に配置されている、
工程と、 ｅ）複数の第１端子を基板に形成する工程であって、各
アクティブ領域内で、各第１端子が１つのブロックと隣
接する、工程と、 ｆ）複数の第２端子を基板に形成する工程であって、各
アクティブ領域内で、各第２端子が第１端子から離隔さ
れるとともに、導電材料の第１層の下方にある、工程と
を含む。

【０００９】本願発明の別の観点によると、電気的にプ
ログラム可能及び消去可能なメモリデバイスのアレー
が、第１の導電型の半導体材料の基板と、基板上に互い
に実質的に平行で第１の方向に延在するように形成され
た離隔された離隔領域とを備え、隣接する絶縁領域の各
対の間にはアクティブ領域が存在する。各アクティブ領
域は、第１の方向に延びる複数のメモリーセルを備えて
おり、各メモリーセルは、基板に形成されていて第２の
導電型の第１及び第２の離隔された端子を備え、それら
の間の基板にはチャンネル領域が形成されている。ま
た、各メモリーセルは、前記チャンネル上及び前記基板
上に配置された第１の絶縁層と、前記第１の絶縁層上に
配置され、前記チャンネル領域の一部及び第２端子の一
部の上方に延びた導電性のフローティングゲートと、こ
のフローティングゲートの上方に隣接して配置され、貫
通する電荷のファウラー・ノルドハイム・トンネルを許
容する厚さを持つ第２絶縁層と、その第２絶縁層及びフ
ローティングゲートに隣接して配置されたほぼ平坦な側
面と、この平坦な側面部からフローティングゲートの上
方に部分的に延びるように突き出てフローティングゲー
トから絶縁されている突出部とを備える導電性のコント
ロールゲートとを備える。

【００１０】本願発明の別の観点は、半導体基板にフロ
ーティングゲートメモリーセルの半導体メモリーアレー
を形成する自己整列方法である。そこでは、各メモリー
セルは、フローティングゲート、第１端子、第２端子、
それらの間にあるチャンネル領域及びコントロールゲー
トを持つ。その方法は、 ａ）基板上に複数の離隔された離隔領域を形成する工程
であって、その離隔領域は互いに実質的に平行で第１の
方向に延在しており、隣接する離隔領域の各対の間には
アクティブ領域が存在し、アクティブ領域の各々は、半
導体基板上の絶縁材料の第１層と、この絶縁材料の第１
層上の導電材料の第１層とからなる、工程と、 ｂ）アクティブ領域及び絶縁領域を横切って複数の離隔
された第１トレンチを形成する工程であって、そのトレ
ンチは互いに実質的に平行で、第１の方向とほぼ直行す
る第２の方向に延在しており、さらに、各アクティブ領
域内の導電材料の第１層を露出する工程と、 ｃ）各アクティブ領域内に、導電性材料の第１層の上方
に隣接して配置された絶縁材料の第２層を形成する工程
と、 ｄ）第１トレンチの側面上に第１の側面のスペーサ要素
を形成する工程と、 ｅ）この第１側面のスペーサの各々に第２の側面スペー
サ要素を形成する工程と、 ｆ）各アクティブ領域に第２のトレンチを形成する工程
であって、各第２のトレンチが、第１の側面スペーサの
１つの直ぐ近くに隣接している工程と、 ｇ）第１の側面スペーサを除去して各第２のトレンチの
側面に切り込みを形成する工程と、 ｈ）各第２のトレンチを第２の導電材料で充填して第２
の導電材料のブロックを形成する工程であって、各アク
ティブ領域内の各ブロックに関して、ブロックが絶縁材
料の第２層に隣接するとともに基板から絶縁されてお
り、さらに、そのブロックが、絶縁材料の第２層及び導
電材料の第１層の上方に配置された第２のトレンチの側
面の切り込みによって形成された突出部を備える、工程
と、 ｉ）基板に複数の第１端子を形成し、各アクティブ領域
内に各第１端子がブロックの１つと隣接するようにする
工程と、 ｊ）基板に複数の第２端子を形成し、各アクティブ領域
内において各第２端子が第１端子から離隔されるととも
に導電材料の第１層の下方に存在するようにする工程と
を含む。

【００１１】本願発明の他の目的及び特徴は明細書、請
求の範囲及び添付図面を参照することによってより明確
になるであろう。

【００１２】望ましい実施例の詳細な説明 図１Ａを参照すると、そこには、半導体基板１０の平面
図を示しており、その半導体基板は望ましくはＰ形で、
従来から周知である。二酸化シリコン（酸化物）のよう
な絶縁材料１２の第１層が、図１Ｂに示すようにその上
に堆積されている。第１絶縁層は、酸化又は堆積（例え
ば、化学蒸着法つまりＣＶＤ法）のような周知の方法に
よって基板１０上に形成され、二酸化シリコン（以下
「酸化物」という）の層を形成する。ポリシリコン１４
（ＦＧポリ）の第１層が、絶縁材料の第１層１２の上部
に堆積されている。第１絶縁層１２上への第１ポリシリ
コン層１４の堆積および形成は、低圧ＣＶＤ法つまりＬ
ＰＣＶＤ法のような周知の方法によって行うことができ
る。窒化シリコン層１８（以下「窒化物」という）がポ
リシリコン層１４の上方に望ましくはＣＶＤ法によって
堆積されている。その窒化物の層１８は絶縁層形成の間
アクティブ領域を画定するように用いられる。当然であ
るが、上述した及び後述するすべてのパラメータは、設
計ルール及び製造技術世代に依存する。ここで説明する
ことは０．１８ミクロの製造に関する。しかし、当業者
は、本願発明がどのような特定の製造技術世代に限定さ
れるものでも、また、どのような後述するプロセスパラ
メータにおけるどのような特定の値にも限定されないと
いうことを理解するであろう。

【００１３】第１絶縁層１２、第１ポリシリコン層１４
及び窒化シリコン１８が一旦形成されると、適当なフォ
トレジスト材料１９が窒化シリコン層１８上に塗布さ
れ、その後、マスキング工程が実行されて所定の領域
（縞１６）からフォトレジスト材料が選択的に除去され
る。フォトレジスト材料１９が除去されると、窒化シリ
コン１８、ポリシリコン１４及びその下にある絶縁材料
１２が、標準的なエッチング技術（つまり、異方性エッ
チング工程）を用いて、図１Ｃに示すように、Ｙ方向つ
まり縦方向に形成された縞１６内からエッチングによっ
て取り除かれる。隣り合う縞１６の間の距離Ｗは、用い
られる工程の最小のリソグラフの特徴と同じくらいに小
さくすることができる。フォトレジスト１９が取り除か
れないと、窒化シリコン１８、第１ポリシリコン領域１
４及びその下にある絶縁領域１２が維持される。最終的
な構造は図１Ｄに示すようになる。これから説明するよ
うに、離隔領域の構造として２つの実施例がある。つま
り、ＬＯＣＯＳ及びＳＴＩである。ＳＴＩの実施例にお
いては、エッチングが既定の深さまで基板１０に続けて
行われる。

【００１４】その構造はさらに残っているフォトレジス
ト１９を取り除くように処理される。次に、シリコン酸
化物のような絶縁材料２０ａ又は２０ｂが領域つまり
「溝」１６に形成される。窒化層１８は、次に図１Ｅに
示す構造を形成するように選択的に取り除かれる。絶縁
は、周知のＬＯＣＯＳによって局部的酸化物２０ａを
（例えば、露出された基板を酸化することによって）形
成することによって形成するか、または、それは、浅い
トレンチ工程（ＳＴＩ）によって領域２０ｂ内に酸化シ
リコンを（例えば、化学的−機械的研磨又はＣＭＰエッ
チングの後に酸化層を堆積させることによって）形成す
ることによって形成する。ＬＯＣＯＳ形成の間に、スペ
ーサを、局部的酸化を形成する間ポリ層１４の側面を保
護するために必要となるであろうという点に注意すべき
である。

【００１５】残っている第１ポリシリコン層１４及びそ
の下にある第１絶縁層１２はアクティブ領域を形成す
る。つまり、その位置において、基板１０はアクティブ
領域及び離隔領域の交互の縞を持ち、離隔領域はＬＯＣ
ＯＳ絶縁材料２０ａ又は浅いトレンチ絶縁材料２０ｂの
いずれかから形成されている。図１ＥはＬＯＣＯＳ領域
２０ａ及び浅いトレンチ領域２０ｂの両方を示している
が、ＬＯＣＯＳ製造工程（２０ａ）又は浅いトレンチ製
造工程（２０ｂ）の一方のみが用いられる。望ましい実
施例においては、浅いトレンチ２０ｂが形成される。浅
いトレンチ２０ｂはより狭い設計ルールにおいてより正
確に形成することができるので望ましい。

【００１６】図１Ｅに示す構造は自己整列構造を表して
おり、それは自己整列でない方法によって形成された構
造よりもコンパクトである。図１Ｅに示す構造を形成す
る自己整列でない方法は周知で従来から行われており、
それは次のとおりである。つまり、離隔領域２０がまず
基板１０に形成される。それは、基板１０上に窒化シリ
コンの層を堆積し、フォトレジストを堆積し、第１マス
キング工程を用いて窒化シリコンにパターニングを施し
て基板の選択した部分を露出させ、次に、シリコントレ
ンチ形成及びトレンチ充填を含むＬＯＣＯＳ処理方法又
はＳＴＩ処理方法の一方を用いて、露出された基板１０
を酸化することによって実行される。その後、その窒化
シリコンは取り除かれて、シリコン酸化物１２（ゲート
酸化物を形成するためのもの）の第１層が基板１０上堆
積される。ポリシリコンの第１層１４がゲート酸化物１
２の上方に堆積される。次に、ポリシリコン１４の第１
層には第２マスキング工程を用いてパターンが形成さ
れ、選択された部分が除去される。従って、ポリシリコ
ン１４は分離２０の領域とは自己整列せず、第２マスキ
ング工程が必要となる。さらに、別のマスキング工程
が、ポリシリコン１４の寸法に離隔領域２０に関して整
列に許容誤差があることを要求する。自己整列ではない
方法は窒化層１８を用いないという点には注目すべきで
ある。

【００１７】自己整列方法又は自己整列でない方法の一
方を用いて作られた図１Ｅに示す構造の場合には、その
構造はさらに次のように処理される。図１Ｂ及び１Ｅと
直交する方向から見た図２Ａには、本願発明に係る製造
方法の次の工程が示されている。積層された絶縁層がそ
の構造上に形成されている。特に、厚いシリコン酸化
（以下「酸化物」という）層２２が、構造の表面全体に
わたって堆積されており、それに続いて、窒化シリコン
（以下「窒化物」という）層２４が堆積されている。酸
化物層２２は約２０００−３０００オングストロームの
厚さで、窒化物層２４は約２００−４００オングストロ
ームの厚さである。次に、約８００オングストロームの
厚さの頂部の酸化物層２６が窒化物層２４上に堆積され
る。しかし、積層された多数の絶縁層は上記のように必
ずしも３つ必要とするものではない。

【００１８】酸化物層２６の頂部上にフォトレジストが
塗布されることによってＷＬマスキング処理が実行され
る。縞（つまり、マスキング領域）をＸつまり横方向に
画定するマスキング工程が使用される。隣り合う縞の間
の距離はデバイスを製造する必要性によって決定するこ
とができる。フォトレジストは、画定されたマスキング
領域、つまり、横方向の縞から除去され、それから周知
のエッチング処理が用いられて、その縞内の除去された
フォトレジストの下にある層２６、２４及び２２を選択
的に取り除く。特に、酸化物異方性エッチング処理が用
いられて、窒化物層２４が見えるまで酸化物層２６の露
出された部分が取り除かれる。窒化物層２４はエッチン
グを止め、エッチング処理を停止させるように機能す
る。次に、異方性窒化物エッチング工程が実行されて、
エッチングを止めるように機能する酸化物層２２が見え
るまで、露出された窒化物層２４が取り除かれる。次
に、他の酸化物異方性エッチング処理が用いられて、ポ
リシリコン層１４が見えるまで、酸化物層２２の露出さ
れた部分が取り除かれる。その際、ポリシリコン層１４
はエッチング工程を止め、それにより、エッチング処理
を止めるように機能する。以下の記載から、本願発明の
方法はメモリーセルのミラーセットの多数の対を作ると
いう点は明らかになるであろう。ミラーメモリーのその
ような対の各々に関して、４つのエッチング処理によっ
て第１のトレンチ３０が形成され、それらの間には単一
のトレンチ３０ａがあり、ポリシリコン層１４に向って
下方に延在している。その後、残っているフォトレジス
トは取り除かれる。そのような一対のミラーセルに関す
るその結果の構造を図２Ｂに示す。

【００１９】次に、絶縁スペーサ３２がトレンチ３０ａ
及び３０ｂの側面の表面に沿って形成される。スペーサ
の形成は従来から周知であり、構造の外形上に材料を堆
積させることを含み、それに異方性エッチング工程が続
き、それにより、その材料がその構造の水平方向の表面
から取り除かれるとともに、その材料はその構造の垂直
方向の表面上にほとんどそのまま残る。スペーサ３２は
どのような絶縁材料からでも作ることができる。図２Ｃ
に示す構造においては、絶縁スペーサが窒化物から作ら
れており、その際には、構造の露出された表面上に窒化
物の薄い層を堆積させ、それに、従来から周知である反
応性イオンエッチング（ＲＩＥ）のような異方性エッチ
ング処理が続き、それにより、スペーサ３２を除いて堆
積された窒化物が取り除かれる。

【００２０】異方性ポリエッチング工程は、対向する絶
縁スペーサ３２の間で実行されて、エッチングを止める
ように作用する酸化物層１２が見えるまで、トレンチ３
０及び３０ａの底から露出されたポリ層１４が取り除か
れる。次に窒化物エッチングが用いられて窒化物スペー
サ３２が取り除かれる。スペーサ３２を使用することに
よって、ポリ層１４において、最初に第１トレンチ３０
の上部を画定するために用いられたマスキング工程の幅
よりも狭い幅を持つ第１トレンチ３０及び３０ａを形成
することができる。したがって、その工程は、サブリト
グラフ処理と呼ぶことができる。トレンチ３０及び３０
ａの各々は、ポリ層１４に隣接する下方部分において、
酸化物／窒化物／酸化物層２２／２４／２６に隣接する
上方部分における広い幅に対し、狭い幅を持つ（つま
り、トレンチ３０の側面は出っ張り３１を持つ）。それ
によって形成された構造を図２Ｄに示す。

【００２１】次に、酸化物の薄い層３４が、例えば、図
２Ｅに示すように、ＨＴＯ酸化物堆積処理を用いて構造
の全体に形成される。つぎに、ポリシリコン堆積工程が
実行され、それにより、第１トレンチ３０（及び３０
ａ）の各々が、ポリシリコンのブロック３６（及び３６
ａ）によって充填される。第１トレンチ３０及び３０ａ
の外側に堆積された過剰なポリシリコンは、望ましくは
ＣＭＰエッチングバック工程において、エッチングによ
って取り除かれ、図２Ｆに示すように、酸化物層３４の
頂部とほぼ同一の高さのポリシリコンのブロック３６及
び３６ａの頂部が残される。ポリブロック３６及び３６
ａは、概略矩形であるが、トレンチ３１の側面における
出っ張り３１によって、ポリブロック３６／３６ａが、
ポリ層１４に隣接する位置にある下方の狭い部分３８
（酸化物層３４によってそれから絶縁されている）と、
隣接するポリ層１４の一部の上方にある突出部４２を含
む上方の広い部分４０とを持つようになる。

【００２２】ここで、図２Ｇを参照すると、窒化物及び
酸化物エッチングマスクフォトレジストＰＲ（代わりに
ハードマスクを用いることができる）が、交互の中間領
域４４（最終的には、メモリーセルの隣接するミラーの
組の間に空間を形成する）を覆うように置かれ、露出さ
れた交互の中間領域４５を残し、それにより、メモリー
セルのミラーセットを一致させる際に互いに関連するこ
とになるポリブロック３６の対を効果的に選択する。交
互の中間領域４４は、最終的には一致するメモリーセル
の対のための離隔及びビットライン結合として機能す
る。フォトレジストマスクＰＲの正確な配置は、それら
のエッジがポリブロック３６の上方のどこかに配置され
る限り重要ではないという点には注目すべきである。酸
化物エッチング工程が実行され、それに続いて、窒化物
エッチング工程（ウエット又はドライ）が実行され、続
いて、他の酸化物エッチングプロセスが実行されて、露
出された交互の中間領域４５の内側（ポリブロック３６
の選択された対の中間）にある酸化物層３４、酸化物層
２６、窒化物層２４及び酸化物層２２がエッチングによ
って取り除かれる。エッチング剤は選択的エッチング剤
なので、ポリシリコンのブロック３６及び３６ａ及びＦ
Ｇポリ層１４は影響を受けず、第２トレンチ４６の底部
に露出されたＦＧポリ層１４とともにその第２トレンチ
４６を残す。ポリブロック３６とポリ層１４とを分離す
る酸化物層３４も、第２トレンチ４６の底部にそのまま
の状態で残る。エッチング工程ごとに、下にある層がエ
ッチングを止めるように作用し、ＰＲマスクが交互の中
間領域４４内でのすべてのエッチング処理を妨げる。そ
の結果としての構造を図２Ｇに示す。

【００２３】次に、エッチングマスクＰＲが取り去ら
れ、それに続いて、第２トレンチ４６の側面に沿って絶
縁スペーサ４８が形成される。図２Ｈに示す絶縁スペー
サ４８は、望ましくは窒化物から形成され、その際に、
構造の露出された表面に窒化物の薄い層が堆積され、そ
れに続いて、第２トレンチ４６内のスペーサ４８を除い
て窒化物層が取り除かれるまで、従来から周知の反応性
イオンエッチング（ＲＩＥ）のような異方性エッチング
処理が行われる。他の方法として、窒化物の薄い層を堆
積し、それから酸化物を堆積することによって、複合材
料のスペーサ４８を形成することができる。離隔エッチ
ングが用いられてその酸化物スペーサが形成され、それ
から窒化物エッチングが行われ、その結果、窒化物の薄
い層の上方に酸化物から形成された複合材料のスペーサ
が配置される。

【００２４】次の工程は酸化物処理工程であり、それは
露出されたポリシリコン表面（つまり、第２トレンチ４
６の内側のポリシリコン層１４及びポリシリコンブロッ
ク３６及び３６ａの頂部表面）を酸化して、図２Ｉに示
すように、ポリシリコン層１４上に酸化物層５０を形成
し、ポリシリコンブロック３６及び３６ａ上に他の酸化
物層５２を形成する。この酸化工程の結果、酸化物層５
０がレンズ形状に形成され、その側面の端部が酸化物層
３４と結合してポリシリコン層１４上に隣接して配置さ
れた絶縁層を形成し、さらに、第２トレンチ４６内に配
置されたポリシリコン層１４の各側面の端部に上方に突
出して鋭利な端部が形成される。その鋭利な端部５４
は、ポリブロック３６の突出部４２に直接面し、層３４
／５０によって形成された絶縁層の厚さによって、それ
を貫通する電荷のファウラーノルドハイムトンネリング
を生じさせることができる。図示していないが、追加の
ポリエッチング処理工程をスペーサ４８及び層５０の形
成前に実行してもよい。そのような追加のカストマイズ
化された異方性ポリエッチング処理工程は、第２トレン
チ４６の内部のポリ層１４の頂部表面の一部をエッチン
グによって取り除くが、ポリブロック３６／３６ａの近
くの領域内のその頂部表面にテーパー形状を残す。それ
は鋭利な端部５４の形成の始まりを容易にする。

【００２５】次に、窒化物のスペーサ４８は、望ましく
は、ウエットエッチング処理工程（又は他の選択的な異
方性エッチング処理工程）を用いて取り除かれる。構造
全体の上方への絶縁層５６の堆積が続き、それにより、
また、第２トレンチが絶縁材料のブロック５８によって
満たされる。図２Ｊに示す絶縁層５６を形成するために
用いられる絶縁体は酸化物である。

【００２６】平面化酸化物エッチング処理工程が、望ま
しくは、ＣＭＰエッチングバック工程で実行され、そこ
では、酸化物５６、３４（水平部分）及び２６が除去さ
れる。窒化物層２４が酸化物停止層として用いられ、そ
れにより、酸化物層５２の一部がポリブロック３６及び
３６ａの上方に残される。その結果の構造を図２Ｋに示
す。

【００２７】酸化物エッチングバック工程が実行されて
構造から残っている酸化物が取り除かれる。特に、その
酸化物エッチングバック工程は、ポリブロック３６及び
３６ａ、ポリブロック３６と窒化物層２４との間の酸化
物層３４の頂部、並びに酸化物層５８の頂部から酸化物
層５２を除去する。その結果の構造を図２Ｌに示す。

【００２８】ポリシリコンフォトレジストエッチングマ
スクＰＲが構造の上に置かれて、図２Ｍに示すように、
各メモリーセルの対ごとの中央ポリブロック３６ａのみ
を露出させておく。次に、ポリエッチング工程を用い
て、中央のポリブロック３６ａを除去して、絶縁層１２
まで下方に広がるトレンチ６０を形成する。次に適当な
イオン注入が、構造の表面全体にわたって行われる。イ
オンが、トレンチ６０内の第１シリコン二酸化層１２を
貫通する程度のエネルギーをもつ場合には、それらは基
板１０内に第１領域（つまり、第２端子６２）を形成す
る。他のすべての領域では、イオンはマスク及び／又は
その下にある構造によって吸収され、そこではそれらは
影響を生じさせない。その結果の構造を図２Ｍに示す。

【００２９】次に、エッチングマスクＰＲが取り除か
れ、絶縁スペーサ６３がトレンチ６０の側面に形成され
る。望ましくは、絶縁スペーサ６３は酸化物スペーサで
あり、それは、構造上に酸化物の薄い層を堆積し、次
に、異方性酸化物エッチングを実行して、酸化物ブロッ
ク５８の頂部及びトレンチ６３の底部の酸化物層１２と
ともに、スペーサ６３を除いてその堆積された酸化物層
を除去して基板を露出させる。ポリシリコン堆積工程が
続いて行われ、その際に、窒化物層２４をエッチング停
止面として用いてポリエッチングバック（望ましくはＣ
ＭＰ）が行われ、それにより、トレンチ６０が酸化物ブ
ロック５８及びポリブロック３６の頂部の上方に広がる
ポリシリコンのブロック６４で充填される。そのポリシ
リコンには望ましくは原位置方法又は従来の注入法のい
ずれかによって不純物が混入される。その結果の構造を
図２Ｎに示す。

【００３０】次に、ポリエッチングバック処理方法が実
行されてポリブロック３６及び６４の頂部が取り除かれ
る。酸化物ブロック５８及び酸化物層３４の頂部が残さ
れて、図２Ｏに示すようにポリブロック３６／６４の頂
部表面の上方に十分に延びる。

【００３１】次に、金属化されたシリコンの層（ポリサ
イド）６６が、構造の上方に、タングステン、コバル
ト、チタニウム、ニッケル、プラチナ又はモリブデンの
ような金属を堆積することによって、ポリブロック３６
及び６４の頂部に形成される。次にその構造は熱処理さ
れ、それにより、ホットメタルがポリブロック３６／６
４の頂部に流れかつ流されてポリサイド６６の導電層を
形成することができる。残る構造上に堆積された残存す
る金属は金属エッチング工程によって取り除かれる。次
に、窒化物６８の薄い層が構造上に堆積され、それに続
いて、ＣＭＰのような窒化物エッチングバック工程が行
われて窒化物層２４及び窒化物層６８の頂部が取り除か
れ、それにより、それは酸化物層２２と等しい高さとな
る。その結果の構造を図２Ｐに示す。

【００３２】酸化物エッチング処理工程を用いてミラー
セルセットの一方の側面から酸化物層２２及び３４の残
っている露出された部分を取り除き、それにより、エッ
チングを止めるように作用するポリシリコン層１４（ポ
リブロック３６の外側）を露出させる。次にポリエッチ
ング工程が続いて、ポリブロック３６の対の外側のポリ
シリコン層の残っている露出された部分が取り除かれ
る。次に酸化物エッチングが用いられてポリブロック３
６の対の外側の酸化物層１２の残っている露出された部
分が取り除かれる。その結果の構造を図２Ｑに示す。

【００３３】メモリーセルを完成するために、窒化物側
面スペーサ７０がポリブロック３６の近くに形成され
る。その際に、最初に熱酸化又はＣＶＤ法によって酸化
物層７２がポリブロック３６を覆う／分離するように形
成され、それに続いて、構造の上方に窒化物が堆積さ
れ、さらに、スペーサ７０を除くすべての窒化物が取り
除かれる。薄い酸化物エッチングが実行されて薄い酸化
物層７２の露出されたすべての部分が取り除かれる。そ
の結果の構造を図２Ｒに示す。

【００３４】次に、イオン注入（例えば、Ｎ⁺）が用い
られて、第１領域６２が形成されたのと同様の方法で基
板に第２領域（つまり、第１端子）７４が形成される。
次に、金属化されたシリコン（ケイ化物）７６が、側面
のスペーサ７０の近くの基板１０の頂部に形成される。
その際に、タングステン、コバルト、チタニウム、ニッ
ケル、プラチナ又はモリブデンのような金属が構造の上
方に堆積される。次にその構造はアニール化され、それ
により、ホットメタルが流れて構造の露出された頂部に
集まって金属化されたシリコン７６の導電性の層７６が
形成される。構造１０上の金属化されたシリコン領域７
６は、スペーサ７０によって第２領域７４と自己整列し
たので、自己整列されたケイ化物（つまり、サリサイド
（salicide））と呼ぶことができる。残った構造上に堆
積した残存する金属は金属エッチング工程によって除去
される。その結果の構造を図２Ｓに示す。

【００３５】ＢＰＳＧ６７のようなパッシベーションを
用いて構造の全体を覆う。マスキング工程を実行してサ
リサイド領域７６の上方にエッチング領域を画定する。
ＢＰＳＧ６７をマスクされた領域内で選択的にエッチン
グしてコンタクト開口を作る。その開口は理想的には、
対のメモリーセルの隣接する組の間に形成されているサ
リサイド領域７６の上方に中心が定められ、その領域よ
りも幅が広い。窒化物層６８は、そのエッチング処理か
らポリブロック３６及びポリサイド層６６を保護するよ
うに機能する。次に、その開口は金属堆積及び平面化エ
ッチングバックによって充填され、それにより、対のメ
モリーセルの隣接する組のスペース７０の間の全体の領
域が、堆積された金属によって充填されて、窒化物スペ
ーサ７０によってサリサイド領域７６に自己整列された
コンタクト導体７８が形成される（つまり、自己整列さ
れた接触法つまりＳＡＣ）。サイリサイド層７６は導体
７８と第２領域７４との間での導電を促進する。ビット
ライン８２がＢＰＳＧ６７の上方の金属マスクによって
追加されて、メモリーセルの列内のすべての導体７８を
互いに接続する。最終的なメモリーセルの構造を図２Ｔ
に示す。

【００３６】自己整列された接触法（ＳＡＣ）は、対の
メモリーセルの隣り合う組の間で要求される最小の空間
に関する重要な制約を取り除く。特に、図２Ｔは、サリ
サイド領域７６の上方に完全に中心が置かれた接触領域
（及び導体７８）を示しているが、実際には、コンタク
ト開口をサリサイド領域７６に関して幾分か水平方向に
シフトさせるような不要な動きをともなうことなく形成
することは非常に困難である。自己整列されない接触方
法を用いる場合には、ＢＰＳＧの形成前に、構造の上方
に窒化物の保護層がないと、導体７８がポリサイド層６
６及びポリブロック３６の上方でシフトされて形成され
ると電気的短絡が生じることがある。自己整列でない接
触方法において電気的短絡を防ぐために、コンタクト開
口は、窒化物スペーサ７０から十分に離して形成し、そ
れにより、接触領域において可能性のある最大のシフト
が生じた場合であっても、それらが窒化物スペーサ７０
まで又はそれを越えて広がらないようにしなければなら
ない。当然であるが、それは、対のミラーセルの隣接す
る組の間に十分な許容範囲の距離を提供するためには、
スペーサ７０の間に最小距離を与えなければならないと
いう制約を与えることになる。

【００３７】本願発明に係るＳＡＣ方法は、ＢＰＳＧの
下にある材料の層（窒化物層６８）を用いることによっ
てその制約を取り除く。その保護層を用いると、コンタ
クト開口の形成の間にかなりの水平方向へのシフトが生
じた場合であっても、そのコンタクト開口とサリサイド
領域７６とを確実にオーバーラップさせるような十分の
幅を持つように、ＢＰＳＧ内にそのコンタクト開口を形
成することができる。窒化物層６８によって、導体７８
の一部をポリブロック３６又はポリサイド層６６の上方
に形成することができ、その場合に、それらの間にどの
ような短絡をも生じさせない。そのような幅の広いコン
タクト開口によって、導体７８がスペーサ７０の間の非
常に狭い空間を完全に充填され、サリサイド領域７６と
の間に良好な電気的接触を達成することが保証される。
したがって、スペーサ７０の間のコンタクト領域の幅を
最小にできるとともに、それらのスペースの間の空間を
充填することによって不完全な接触を防ぐことができ、
それにより、全体のセル寸法を縮小することができるよ
うになる。

【００３８】図２Ｔに示すように、第１及び第２の領域
６２／７４は各セル用のソース及びドレインを形成する
（当業者はソース及びドレインを操作の間に切り換える
ことができることを知っている）。各セルのチャンネル
領域８０はソース及びドレイン６２／７４の中間にある
基板の一部である。ポリブロック３６はコントロールゲ
ートを構成し、ポリ層１４はフローティングゲートを構
成する。コントロールゲート３６は第２領域７４の端部
と整列する１つの側面を持ち、チャンネル領域８０の一
部の上方に配置されている。コントロールゲート３６は
概略矩形であるが、フローティングゲート１４の近くに
配置された下方の狭い部分３８（酸化物層３４によって
それから絶縁されている）と、ポリ層１４の一部の上方
に配置された突出部４２を含む上方の広い部分４０（酸
化物層５０によってそれから絶縁されている）とを備え
る。ノッチ８４が突出部４２によって形成されており、
そこでは、フローティングゲート１４の鋭利な端部５４
がノッチ８４まで延びている。フローティングゲート１
４はチャンネル領域８０の一部を越え、コントロールゲ
ート３６と一方の端部において部分的に重複し、さら
に、他方の端部において第１領域６２と重複する。図２
Ｔに示すように、本願発明の工程は各々が互いに鏡像と
なるメモリーセルを形成する。鏡像のメモリーセルは互
いに酸化物層７２及び窒化物スペーサ７０によって絶縁
されている。

【００３９】図２Ｕを参照すると、最終的な構造及び第
２領域７４へのビットライン８２と、Ｘつまり横方向に
走る制御ライン３６と、最終的に基板内で第１領域６２
に接続するソースラインとの内部接続の平面図が示され
ている。ソースライン６４（当業者が理解するであろう
ように、用語「ソース」は用語「ドレイン」と入れ替え
可能である）は、横方向の全体において基板１０と接
触、つまり、アクティブ領域のみならず離隔領域と接触
するが、ソースライン６４は基板１０内の第１領域６２
のみと電気的に接触する。さらに、「ソース」ライン６
４が接続されている第１領域６２の各々は、２つの隣り
合うメモリーセルとの間で共有されている。同様に、ビ
ットライン８２が接続されている第２領域７４の各々は
メモリーセルの別々のミラーの組から隣り合うメモリー
セルの間において分配されている。

【００４０】その結果は、スプリットゲートタイプの複
数の不揮発性メモリーセルとなり、それはフローティン
グゲート１４と、このフローティングゲート１４の直ぐ
隣にあるがそれから分離されていて、同一の行内の他の
メモリーセルのコントロールゲートに接続され、行方向
の長さ方向に沿って走るほぼ矩形の構造に接続されたコ
ントロールゲート３６と、また行方向に走り、同一行内
のメモリーセルの対の第１領域６２を接続するソースラ
イン６４と、列方向つまりＹ方向に走り、同一列内でメ
モリーセルの対の第２領域を接続するビットライン８２
とを持つ。コントロールゲート、フローティングゲー
ト、ソースライン及びビットラインの形成はすべて自己
整列による。不揮発性メモリーセルは、米国特許第５,
５７２,０５４号においてすべてが説明されているよう
なフローティングゲートからコントロールゲートへのト
ンネルを持つスプリットゲートタイプであり、そこに開
示されていることは、そのような不揮発性メモリーセル
及びそれによって構成されるアレーの茶道に関して参考
としてここに組み入れる。

【００４１】フローティングゲート長さが依然として写
真技術工程によって画定されているが、フローティング
ゲートポリは、マスク開口に露出されるのではなく、エ
ッチングマスクによって保護される。ＷＬマスクは同時
にワードライン、フローティングゲート及びソースの寸
法を確定する。さらに、本願発明は自己整列接触方法を
用いて第２領域７４へのビットライン８２接触を形成す
る。

【００４２】図３Ａ‐３Ｌは図２Ｔに示すのと同様なコ
ントロールゲート構造を形成する別の方法を示す。その
別の方法は、図２Ａに示すような同様な構造から始まる
が、その方法においては、図３Ａに示すように、ポリ層
１４上に窒化物から形成された単一の絶縁層２２ａが存
在する点が異なる。ＷＬマスキング操作が実行されて、
フォトレジストが窒化物層２２ａの頂部に供給される。
マスキング工程が適用され、そこでは、縞（つまり、マ
スキング領域）がＸ方向つまり横方向に確定される。隣
り合う縞の間の距離は製造予定のデバイスの必要性に応
じて決定される寸法とすることができる。フォトレジス
トが、画定されたマスキング領域、つまり、横方向の縞
から取り除かれ、その後、その取り除かれたフォトレジ
ストの下方にある窒化物層２２ａが、その下方にあるポ
リ層１４を露出するように縞からエッチングによって取
り除かれる。そのようなミラーメモリーセルの各々に対
し、そのエッチング工程によって、ポリシリコン層１４
に向かって下方に広がる単一の第１トレンチ３０が形成
される。次に、残ったフォトレジストが除去される。絶
縁スペーサ９０が次にトレンチ３０の側面に沿って形成
される。上記のように、構造の輪郭上に材料を堆積する
ことによるスペーサの形成は従来から周知であり、それ
に続いて異方性エッチング工程（例えば、ＲＩＥ）が行
われ、それにより、材料が構造の水平方向表面から取り
除かれる一方、その材料は構造の垂直方向に向く表面上
にほとんどそのまま残る。スペーサ９０はどのような絶
縁材料からも作ることができる。図３Ｂに示す構造にお
いては、絶縁スペーサ９０は酸化物から形成される。こ
れに酸化工程が続き、そこでは、トレンチ３０の内側の
ポリシリコン層１４の露出した部分を酸化して、ポリシ
リコン層の上方にレンズ形状の酸化物層５０を形成す
る。図示しないが、追加的なポリエッチング工程を、ス
ペーサ９０及び層５０の形成前に実行しても良い。その
追加のカストマイズ化された異方性エッチング工程は、
ポリ層１４の頂部表面の一部を取り除くが、残っている
窒化物層２２ａの近くの領域内の頂部表面内にテーパー
形状のものを残す。この結果の構造を図３Ｂに示す。

【００４３】次に酸化物スペーサ９２を、酸化物の厚い
層を堆積することによってトレンチ３０の内側に形成
し、それに続いて、異方性酸化物エッチングが行われ、
それにより、スペーサ９２を除く堆積された酸化物が取
り除かれる。その酸化物エッチングはトレンチ３０の各
々から酸化物層５０の中央部分も取り除く。異方性ポリ
エッチング工程が、対向する絶縁スペーサ９２の間で実
行されて、エッチングを停止するように作用する酸化物
層１２が見えるまでトレンチ３０の底の露出されたポリ
層１４を除去する。次に、酸化物エッチングがスペーサ
９２の間で実行されてトレンチ３０の底の薄い酸化物層
１２を取り除いて基板１０を露出させる。スペーサ９２
を使用することにより、最初にトレンチ３０の頂部を画
定するために用いたマスキング工程の幅よりも狭い幅を
持つトレンチをポリ層１４に形成することができる。そ
の結果の構造を図３Ｃに示す。

【００４４】ポリシリコン層１４とトレンチ３０の内側
に露出された基板表面とを酸化工程によって酸化してポ
リ層１４の側面上にＦＧ酸化物側面９４を形成するとと
もに、基板上に酸化物層１２を再形成する。次に、適当
なイオン注入を構造の表面全体にわたって行う。そのイ
オンがトレンチ３０内の第１シリコン酸化物層１２を貫
通する程度のエネルギーをもつ場合には、それらは基板
１０内に第１領域（つまり、第２ターミナル）６２を形
成する。すべての他の領域において、イオンは残ってい
る構造によって吸収され、そこではそれらは影響を与え
ない。次に、絶縁（例えば、酸化物）スペーサ９６が、
酸化物層を堆積することによってトレンチ３０内に形成
され、それに続いて、異方性エッチングが実行されて、
スペーサ９６を除く堆積した酸化物が除去される。その
酸化物エッチング工程は、トレンチ３０の各々から酸化
物層１２の中央部分も除去して基板１０を露出させる。
その結果の構造を図３Ｄに示す。

【００４５】次にポリ堆積工程が実行され、それに、ポ
リ平面化が続いて行われて（望ましくはＣＭＰ）トレン
チ３０がポリブロック９８で充填される。それにポリエ
ッチングバック工程が続いてトレンチ３０の外側の過剰
なポリシリコンが除去される。望ましくはそのポリシリ
コンには原位置方法又は従来の注入方のいずれかによっ
て不純物が添加される。次に、酸化物層１００が、酸化
物の層を堆積することによってトレンチ３０内のポリブ
ロック９８の各々の上方に形成され、それに続いて、Ｃ
ＭＰ及び酸化物エッチングバック工程の両方が行われて
ポリブロック９８上に酸化物層１００が残される。次
に、窒化物エッチングが実行されて、窒化物層２２ａ及
び窒化物スペーサ９０が除去される。異方性ポリエッチ
ングが続いて酸化物スペーサ９２及び酸化物層５０によ
って覆われていないポリ層１４が除去される。窒化物及
びポリエッチング工程は効果的に第２トレンチ９３を作
り出し、その一つをメモリーセルのミラーの組のいずれ
かの側の上に作る。その結果の構造を図３Ｅに示す。

【００４６】次の工程は酸化物形成の工程であり、それ
は、ポリ層１４の露出された端部１０２上に酸化物層を
形成し、それと酸化物層５０と結合してポリシリコン層
１４に隣接するとともにその上方に配置された絶縁層を
形成し、さらに、ポリシリコン層１４の各側面の端部１
０２に上方に突出した鋭利な端部１０４を形成する。酸
化物層１０２／５０によって形成されたその鋭利な端部
１０４及び絶縁層の厚さによって、それを貫通する電荷
のファウラーノルドハイムトンネリングを生じさせるこ
とができる。次に、図３Ｆに示すように、基板上への厚
いＷＬポリ層１０６の堆積が行われる（トレンチ９３の
充填）。

【００４７】次に、窒化物の層１０８が構造上に堆積さ
れ、それに続いて、窒化物の平面化が行われる（例え
ば、ＣＭＰ）。窒化物エッチングバック工程が続いて、
ポリ層１０６の盛り上がった部分の受けの窒化物１０８
の一部が取り除かれる一方、ポリ層１０６の平らな側面
部分上の窒化物層１０８の一部が残される。酸化工程が
続き、ポリ層１０６の中央部分が酸化されてその上に酸
化物の層１１０を形成する。その結果の構造を図３Ｇに
示す。酸化物層１０８は窒化物エッチング工程によって
除去され、それに続いて、異方性エッチング工程が実行
されて、図３Ｈに示すように、酸化物層１１０の真下に
ないポリ層１０６の部分が除去される。

【００４８】次に、酸化物堆積工程が実行されて、厚い
酸化物層１１４が構造の上方に形成される。その後、Ｃ
ＭＰのような平面化酸化物エッチングが行われて、エッ
チングを止めるようにポリ層１１４を用いて構造を平面
化する。次に酸化物エッチングバック工程が実行され
て、ポリ層１０６のいずれかの側面に酸化物のブロック
１１４を残す。酸化物層１１０も酸化物平面化及びエッ
チングバック工程によって取り除かれ、それにより、図
３Ｉに示す構造となる。図３Ｊに示すように、エッチン
グを停止するように酸化物ブロック１１４を用いて、次
に、ＣＭＰのような平面化ポリエッチングが実行され
る。これに続いて、ＲＩＥのようなポリエッチングバッ
ク工程が実行されて、酸化物ブロック１１４に隣接する
ポリブロック１０７のみを残して、酸化物層１００を露
出するように、ポリ１０６の頂部を除去する。酸化物ブ
ロック１１４及び酸化物スペーサ９２は、図３Ｋに示す
ように、ポリブロック１０７の頂部表面の相当上に広が
るように残される。

【００４９】次に、薄い酸化物エッチング工程が実行さ
れてポリブロック９８の上方の酸化物層１００が除去さ
れる。その酸化物エッチングは、図３Ｌに示すように、
酸化物スペーサ９２及び酸化物ブロック１１４の頂部も
除去する。追加の注入工程を実行して露出されたポリブ
ロック１０７及び９８に不純物を添加してもよい。金属
堆積工程を次に実行して、タングステン、コバルト、チ
タニウム、ニッケル又はモリブデンのような金属を構造
上に堆積する。次にその構造はアニール処理され、それ
により、ホットメタルが流れてポリブロック１０７及び
９８の露出した頂部に集まって、その上に金属化された
シリコン６６（つまりポリサイド）の導電層を形成する
ことができる。現存する構造上に堆積されて残っている
金属は金属エッチング工程によって除去される。金属化
されたシリコン層６６は、酸化物スペーサ９２及び酸化
物ブロック１１４によってポリブロック１０７に自己整
列されるので、自己整列されたポリサイドと呼ぶことが
できる。その結果の構造を図３Ｍに示す。

【００５０】保護窒化物層１０８が、次の方法によって
酸化物ブロック間に形成される。窒化物が構造上に堆積
され、それに続いて、エッチングを止める層として窒化
物ブロック１１４を用いてＣＭＰのような平面化窒化物
エッチングが行われ、それにより、図３Ｎに示すよう
に、窒化物層１０８が酸化物ブロック１１４と同じ高さ
になる。酸化物エッチングが続いて酸化物ブロック１１
４と、窒化物層１０８及びポリブロック１０７の真下に
なく、それによって保護されていない酸化物層１２の部
分とが除去される。その結果の構造を図３Ｏに示す。

【００５１】メモリーセルを完成するために、熱酸化又
はＣＶＤ法によって最初に酸化層７２を形成してポリブ
ロック１０７を覆い／包むようにすることによって窒化
物側面スペーサ７０を形成し、続いて、構造上に窒化物
を呈せ記させて異方性エッチング（ＲＩＥドライエッチ
ングのようなもの）を行ってスペーサ７０を除く追加さ
れたすべての窒化物を除去する。酸化物層７２をエッチ
ングを止めるように用いて窒化物層１０８を存続させ
る。次にイオン注入（例えば、Ｎ^＋）を用いて、第１領
域６２を形成したときと同様の方法によって基板内に第
２領域（つまり、第１端子）を形成する。薄い酸化物エ
ッチングを実行して基板１０上の薄い酸化物層７２の露
出されたすべての層を除去する。金属堆積工程を次に実
行して、タングステン、コバルト、チタニウム、ニッケ
ル、プラチナ又はモリブデンを構造上に堆積する。その
構造を次にアニール処理し、それにより、ホットメタル
が基板の露出された頂部まで流れて集まって基板の次の
側面のスペーサ７０上に金属化されたシリコン７６（シ
リサイド）の導電層を形成することができる。基板１０
上の金属化されたシリコン領域７６は、スペーサ７０に
よって第２領域と自己整列するので、自己整列シリサイ
ド（つまり、サリサイド）と呼ぶことができる。残った
構造上に堆積した残りの金属は金属エッチング工程によ
って除去される。その結果の構造を図３Ｐに示す。

【００５２】ＢＰＳＧ６７のようなパッシベーションを
用いて構造の全体を覆う。マスキング工程を実行してサ
リサイド領域７６の上方にエッチング領域を確定する。
ＢＰＳＧ６７をマスクされた領域内から選択的にエッチ
ング除去して、理想的には、対のメモリーセルの隣り合
う組の間に形成されたサリサイド領域７６の上方に中心
を持ち、その領域よりも幅の広いコンタクト開口を形成
する。窒化物層１０８はそのエッチングからポリブロッ
ク１０７及びポリサイド層６６を保護するように機能す
る。そのコンタクト開口は次に金属堆積及び平面化エッ
チングバックによって導電金属７８によって充填され、
それにより、対のメモリーセルの隣り合う組の窒化物ス
ペーサ７０の間の領域全体を堆積された金属で充填し
て、窒化物スペーサ７０によってサリサイド領域７６と
自己整列する接触導体７８を形成する（つまり、自己整
列接触方法つまりＳＡＣ）。サリサイド層７６は導体７
８と第２領域７４との間での導電を容易にする。ビット
ライン８２はＢＰＳＧ６７の上方の金属マスキングによ
って追加され、それにより、メモリーセルの列内のすべ
ての導体７８を互いに接触する。その最終的なメモリー
セル構造を図３Ｑに示す。

【００５３】自己整列された接触方法（ＳＡＣ）は、対
にされたメモリーセルの隣り合う組の間において必要と
される最小の距離に関する重大な制約を排除する。特
に、図３Ｑはサリサイド領域７６の上方に完全に中心が
置かれた接触領域（及び導体７８）を示しているが、実
際には、サリサイド領域７６に関してわずかな望ましく
ない水平方向へのシフトを伴うことなくコンタクト開口
を形成することは非常に困難である。自己整列されない
接触方法を用いた場合には、導体７８がポリサイド層６
６及びポリブロック１０７の上方においてシフトして形
成されると、電気的短絡が生じることがある。自己整列
されない接触方法において電気的短絡を防止するために
は、コンタクト開口を窒化物スペーサ７０から十分に話
して形成して、接触領域内で可能性のある最大のシフト
が生じた場合であっても、それらが窒化物スペーサ７０
まで又はそれを超えるまで広がらないようにしなければ
ならない。これは当然であるが、対のミラーセルの隣り
合う組の間に十分な許容距離を提供するために、スペー
サ７０の間での最小の距離に関して制約を与えることに
なる。

【００５４】本願発明に係るＳＡＣ方法はＢＰＳＧの真
下の材料（窒化物層１０８）の保護層を用いることによ
ってその制約を排除する。その保護層を用いると、コン
タクト開口は、それを形成する際にかなりの水平方向へ
のシフトが生じた場合であっても、サリサイド領域７６
と確実に重複するような十分の幅を持つことができる。
窒化物層１０８によって、導体７８の一部を、ポリブロ
ック１０７又はポリサイド層６６との間でどのような短
絡をも生じさせることなくそれらの上方に形成すること
ができる。その幅の広いコンタクト開口は、導体７８が
スペーサ７０の間の非常に狭い空間を完全に満たし、サ
リサイド７６との間に良好な接触を形成することを保証
する。したがって、スペーサ７０の間の接触領域の幅を
最小にすることができるとともにスペーサ７０の間の空
間を満たすことによって不完全な接触を防止し、それに
より、セルの全体の寸法を最小にすることができる。

【００５５】図３Ｑに示すように、第１及び第２領域６
２／７４は、各セルのためのソース及びドレインを形成
する（当業者はソース及びドレインを作動の間に切り換
えることができることを知っている）。各セルのチャン
ネル領域８０はソース及びドレイン６２／７４の中間に
ある基板の一部分である。ポリブロック１０７はコント
ロールゲートを構成し、ポリ層１４はフローティングゲ
ートを構成する。コントロールゲート１０７は概略矩形
であるが、フローティングゲート１４の隣に配置された
下方の第１部分１１６（酸化物層１０２によってそれら
から絶縁されている）と、その下方の第１の部分１１６
とともにノッチを形成する突出部１２０を含む上方の第
２の部分１１８とを備えており、そこでは、フローティ
ングゲート１４の鋭利な端部１０４がノッチ１２２に延
びている。フローティングゲート１４は、チャンネル領
域８０の一部の上方にあり、コントロールゲート１０７
と一方の端部において部分的に重複するとともに、他方
の端部と第１領域とが部分的に重複する。図３Ｑに示す
ように、本願発明の工程は、互いに鏡像となるメモリー
セルの対を形成する。鏡像となるメモリーセルの各対
は、酸化物層７２及び窒化物スペーサ７０によって鏡像
のメモリーセルの隣り合う対から絶縁されている。

【００５６】別の実施例は、単一のトレンチの最初の形
成に基づいて、対のメモリーセルを形成する利点を持
つ。さらに、コントロールゲートは、概略矩形に形成さ
れて、フローティングゲート１４の上方にある突出部１
２０と、平坦なスペーサ７０の形成を容易にする平坦な
対向面とを持ち、それは次にサリサイド領域７６の自己
整列された形成及び自己整列された導体７８の形成を容
易にする。

【００５７】本願発明は上述の及び図示した実施例に限
定されるものではなく、特許請求の範囲に入るすべての
変形例を包含するということは理解すべきである。例え
ば、上記の方法においては、導電性材料を用いてメモリ
ーセルを形成する際に、適切にドーピング処理をしたポ
リシリコンを用いたが、当業者はどのような適切な導電
性材料をも用いることができることは明らかである。さ
らに、どのような絶縁体でも二酸化シリコン又は窒化シ
リコンの代わりに用いることができる。さらに、エッチ
ング特性が二酸化シリコン（又はどのような絶縁体で
も）やポリシリコン（どのような導電体でも）と異なる
どのような材料でも、窒化シリコンの代わりに用いるこ
とができる。さらに、特許請求の範囲から明らかである
が、すべての方法の工程を、図示した又は特許請求の範
囲に記載した正確な順序で実行する必要はなく、むし
ろ、本願発明に係るメモリーセルの適切な形成をするこ
とができるどのような順序でも実行することができる。
例えば、第１トレンチ３０及びポリブロック３６、３６
ａを形成し、その後にその側面をエッチングによって除
去し、それらの前にポリ層１４をポリブロック３６／３
６ａの隣に形成する。最後に、ポリブロック３６を対照
的に図示するが、ノッチ８４を形成する突出部４２は、
フローティングゲート１４に面するポリブロックの側面
のみに形成するために必要とする（つまり、フローティ
ングゲートに面する各トレンチ３０の少なくとも側面は
トレンチ３０の底部にくぼみ、切り込み等を含むであろ
う）。

【図面の簡単な説明】

【図１】図１Ａは、絶縁領域を形成するために本願発明
の方法の第１工程において用いられる半導体基板の平面
図である。図１Ｂは、１‐１線に沿った断面図である。
図１Ｃは、内部に絶縁領域が形成された図１Ｂの構造の
処理の次の工程平面図である。図１Ｄは、その構造に形
成された絶縁縞を示す、図１Ｃの構造においてＩ‐Ｉ線
に沿った断面図である。図１Ｅは、図１Ｃの構造におい
て１‐１線に沿った断面図で、半導体基板に形成するこ
とのできる２種類の絶縁領域、つまり、ＬＯＣＯＳ又は
浅いトレンチを示す。

【図２】図２Ａ‐２Ｔは、図１Ｃの２‐２線に沿った断
面図で、スプリットゲートタイプの浮動メモリーセルの
不揮発性メモリーアレーの形成工程における、図１Ｃに
示す構造の処理の際の次の工程を連続して示す。図２Ｕ
は、スプリットゲートタイプの浮動メモリーセルの不揮
発性メモリーアレーの構造において、アクティブ領域内
の行ライン及びビットラインと端子との接続を示す。

【図３】図３Ａ‐３Ｑは、図１Ｃの２‐２線に沿った断
面図で、スプリットゲートタイプの浮動メモリーセルの
不揮発性メモリーアレーの形成工程における、図１Ｃに
示す構造の第１の別の処理の際の工程を連続して示す。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／２７５５１７ (32)優先日 平成13年３月12日(2001．3．12) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／２８７０４７ (32)優先日 平成13年４月26日(2001．4．26) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／９１７０２３ (32)優先日 平成13年７月26日(2001．7．26) (33)優先権主張国 米国（ＵＳ） Ｆターム(参考） 5F083 EP02 EP25 EP33 EP62 EP67 JA38 JA39 JA53 LA12 LA16 NA01 NA08 PR39 PR40 5F101 BA01 BA12 BA15 BB04 BC01 BD22 BH19

Claims (37)

【特許請求の範囲】
1. 【請求項１】半導体基板にフローティングゲートメモリ
   ーセルの半導体メモリーセルを形成し、各メモリーセル
   がフローティングゲート、第１端子、第２端子、それら
   の間のチャンネル領域及びコントロールゲートを備えた
   自己整列方法であって、 ａ）基板上に複数の離隔された離隔領域を形成する工程
   であって、それらの領域が、互いに実質的に平行でかつ
   第１の方向に延在し、隣り合う離隔領域の各対の間にア
   クティブ領域を持ち、該アクティブ領域の各々が、半導
   体基板上の絶縁材料の第１層と、該絶縁材料の第１層上
   の導電材料の第１層とを備える、工程と、 ｂ）前記アクティブ領域及び離隔領域にまたがる複数の
   離隔された第１のトレンチを形成する工程であって、そ
   れらのトレンチが、互いに実質的に平行でかつ第１の方
   向とほぼ直交する第２の方向に延在し、さらに、前記導
   電性材料の第１層を各アクティブ領域内に露出させ、各
   第１トレンチが切り込みが形成された側壁を持つ、工程
   と、 ｃ）前記導電性材料の第１層の上方に隣接して配置され
   たアクティブ領域の各々に絶縁材料の第２層を形成する
   工程と、 ｄ）前記第１トレンチの各々に第２導電材料を充填して
   第２導電材料のブロックを形成する工程であって、各ア
   クティブ領域内の各ブロックに関して、 そのブロックが絶縁材料の前記第２層に隣接し、基板か
   ら絶縁されており、さらに、 そのブロックが、第１のトレンチの側壁内の切り込みに
   よって形成された突出部を備え、それが絶縁材料の第２
   層及び導電材料の第１層の上方に配置されている、工程
   と、 ｅ）複数の第１端子を基板に形成する工程であって、各
   アクティブ領域内で、各第１端子が１つのブロックと隣
   接する、工程と、 ｆ）複数の第２端子を基板に形成する工程であって、各
   アクティブ領域内で、各第２端子が前記第１端子から離
   隔されるとともに、導電材料の第１層の下方にある、工
   程とを含む方法。
2. 【請求項２】請求項１の方法において、各ブロックの下
   方の部分は前記第１導電層に隣接するとともに、前記第
   ２絶縁層から絶縁されている方法。
3. 【請求項３】請求項１の方法において、前記絶縁材料の
   第２層の形成工程は、前記第１のトレンチの側壁に絶縁
   体を形成する工程と、前記導電性材料の第１層の上方表
   面に絶縁体を形成する工程とを含む方法。
4. 【請求項４】請求項１の方法において、さらに、 前記アクティブ領域及び離隔領域にまたがって複数の離
   隔された第２のトレンチを形成する工程であって、前記
   第２トレンチが互いに平行でかつ第２の方向に延在し、
   前記第２トレンチの各々が、選択されたブロックの対の
   間に形成され、さらに、前記導電材料の第１層及び絶縁
   材料の第１層を貫通して前記第２端子を露出させる、工
   程と、 前記第２のトレンチの側壁に沿って絶縁材料の第３層を
   形成する工程と、 前記第２のトレンチの各々に導電性材料を充填する工程
   であって、該材料が前記絶縁材料の第３層によって前記
   第１の導電層から絶縁されている、工程と含む方法。
5. 【請求項５】請求項１の方法において、前記ブロックの
   各々が前記突出部の下方にあるノッチを持つコントロー
   ルゲートを形成する方法。
6. 【請求項６】請求項１の方法において、前記第１のトレ
   ンチの形成が、 前記導電性材料の第１層の上方に少なくとも１つの層の
   要素を形成する工程と、 前記少なくとも１つの層の要素を通じて選択的にエッチ
   ング処理をして、前記第１トレンチの頂部を形成する工
   程と、 前記第１トレンチの各々の側壁上に側壁スペーサを形成
   する工程と、 前記第１トレンチの各々の前記側壁スペーサの間で前記
   導電性材料の第１層を通じてエッチング処理をして前記
   第１トレンチの底部を形成する工程と、 前記第１トレンチの各々から前記側壁スペーサを除去す
   る工程とを含み、 前記第１トレンチの前記底部が前記第１トレンチの頂部
   の幅よりも狭い幅を持つ方法。
7. 【請求項７】請求項１の方法において、さらに、前記第
   ２導電性材料のブロックの各々に金属化されたシリコン
   の層を形成する工程を含む方法。
8. 【請求項８】請求項１の方法において、 前記第１トレンチの形成工程に、前記アクティブ領域及
   び離隔領域にまたがって前記第１トレンチの選択された
   対の間に中間トレンチを形成する工程を含み、その中間
   トレンチが、互いに平行でかつ第２方向に延在するよう
   にすることを含み、さらに、 前記第１トレンチの充填に、前記中間トレンチに第２の
   導電性材料を充填して該中間トレンチ内に第２の導電性
   材料のブロックを形成することを含む方法。
9. 【請求項９】請求項８の方法において、さらに、前記第
   ２導電性材料のブロックの各々に金属化されたシリコン
   の層を形成する工程を含む方法。
10. 【請求項１０】請求項８の方法において、さらに、 前記アクティブ領域及び離隔領域にまたがって、実質的
    に平行でかつ前記第２の方向に延在する複数の離隔され
    た第２トレンチを形成する工程であって、該第２トレン
    チが前記中間トレンチから前記第２導電性材料を除去す
    ることによって形成され、さらに、前記導電性材料の第
    １層及び前記絶縁材料の第１層を通じて前記中間トレン
    チを延在させて前記第２端子を露出させる工程と、 前記第２トレンチの側壁に沿って絶縁材料の第３層を形
    成する工程と、 前記第２トレンチの各々に、前記絶縁材料の第３層によ
    って前記第１導電層から絶縁される導電性材料を充填す
    る工程とを含む方法。
11. 【請求項１１】請求項１の方法において、さらに、 導電性材料のブロックの各々の側壁に沿って絶縁材料の
    側壁スペーサを形成する工程と、 前記側壁スペーサの１つと直ぐに隣り合う第１端子の各
    々に金属化されたシリコンの層を形成する工程であっ
    て、該金属化されたシリコンの層の各々が前記側壁スペ
    ーサの１つと自己整列する工程とを含む方法。
12. 【請求項１２】請求項１１の方法において、さらに、 前記第２導電性材料のブロックの各々に金属化されたシ
    リコンの層を形成する工程であって、前記第１トレンチ
    の各々に関して、第１トレンチの側壁が前記金属化され
    たシリコンの端部と前記第２導電性材料のブロックの端
    部とを整列する工程と、 前記金属化されたシリコンの層の上方に絶縁材料の第３
    層を形成する工程であって、前記第１トレンチの各々に
    関して、第１トレンチの側壁が、前記絶縁材料の第３層
    の端部を、前記金属化されたシリコンの端部と前記第２
    導電性材料のブロックの端部とに整列させる工程とを含
    む方法。
13. 【請求項１３】請求項１１の方法において、さらに、 前記金属化されたシリコンの各層の上方でかつそれに自
    己整列された側壁スペーサに対し導電性材料を形成する
    工程を含む方法。
14. 【請求項１４】請求項１１の方法において、前記側壁ス
    ペーサの各々を形成する工程に、側壁スペーサと導電性
    材料の側壁との間に絶縁材料の層を形成する工程を含む
    方法。
15. 【請求項１５】請求項１の方法において、さらに、 導電性材料の各ブロックの側壁に沿って絶縁材料の第２
    の側壁スペーサを形成して、該第２の側壁スペーサの対
    が、互いに隣り合うが離隔されており、第１の端子の１
    つが実質的にそれらの間に存在するようにする工程と、 １つの第１端子に対応する第２側壁スペーサの対の間の
    第１端子の１つに金属化された層を形成し、金属化され
    たシリコンの層が、第２側壁スペーサの対応する対によ
    って前記１つの第１端子と自己整列されるようにする工
    程と、 前記アクティブ領域の上方にパッシベーション材料の層
    を形成する工程と、 前記パッシベーション材料を通じてコンタクト開口を形
    成する工程であって、各コンタクト開口に関して、 コンタクト開口が下方に延在して前記金属化されたシリ
    コン層の１つを露出させ、 コンタクト開口が第２側壁スペーサの対応する対によっ
    て画定された下方部分を持ち、さらに、 コンタクト開口が第２側壁スペーサの対応する対の間の
    空間よりも広い空間の上方部分を持つ工程と、 コンタクト開口の各々を導電性材料で充填する工程とを
    含む方法。
16. 【請求項１６】請求項１の方法において、さらに、 前記アクティブ領域及び離隔領域にまたがって複数の離
    隔された第２のトレンチを形成する工程であって、前記
    第２トレンチが互いに平行でかつ第２の方向に延在し、
    前記第２トレンチの各々が、第２の導電性材料のブロッ
    クの１に隣接し、前記導電性材料の第１層の一部を露出
    させる工程を含む方法。
17. 【請求項１７】請求項１６の方法において、さらに、 前記第２トレンチの側壁に沿って絶縁材料の第３層を形
    成する工程と、 各第２トレンチの内の導電性材料の第１層の露出された
    部分にレンズ形状の酸化物層を形成する工程とを含む方
    法。
18. 【請求項１８】請求項１の方法において、第１トレンチ
    の各々に関して、 該第１トレンチが、上方部分及び下方部分を持ち、上方
    部分が下方部分の幅よりも広く、 該第１トレンチの側壁内の切り込みが前記第１トレンチ
    の上方部分と前記第１トレンチの下方部分との間に形成
    された方法。
19. 【請求項１９】請求項１８の方法において、各ブロック
    の下方部分が前記第１導電層の隣に配置され、前記第２
    絶縁層によってそれから絶縁されている方法。
20. 【請求項２０】電気的にプログラム可能及び消去可能な
    メモリデバイスのアレーであって、 第１の導電型の半導体材料の基板と、 基板上に互いに実質的に平行で第１の方向に延在するよ
    うに形成された離隔された離隔領域であって、隣接する
    離隔領域の各対の間にはアクティブ領域が存在する離隔
    領域とを備え、 各アクティブ領域が、第１の方向に延在する複数のメモ
    リーセルを備え、各メモリーセルが、 基板に形成された第２の導電型の第１及び第２の離隔さ
    れた端子であって、それらの間の基板にはチャンネル領
    域を備える第１及び第２の離隔された端子と、前記チャ
    ンネル上及び前記基板上に配置された第１の絶縁層と、 前記第１の絶縁層上に配置され、前記チャンネル領域の
    一部及び第２端子の一部の上方に延在する導電性のフロ
    ーティングゲートと、 該フローティングゲートの上方に隣接して配置され、貫
    通する電荷のファウラー・ノルドハイム・トンネルを許
    容する厚さを持つ第２絶縁層と、 該第２絶縁層及びフローティングゲートに隣接して配置
    されたほぼ平坦な側面と、この平坦な側面部からフロー
    ティングゲートの上方に部分的に延びるように突き出て
    それから絶縁されている突出部とを備える導電性のコン
    トロールゲートとを備えるアレー。
21. 【請求項２１】請求項２０のアレーにおいて、前記コン
    トロールゲートの各々が隣接する離隔領域を横切って前
    記第１の方向とほぼ直行する第２の方向に延出し、隣接
    するアクティブ領域内のコントロールゲートと電気的に
    接続されるアレー。
22. 【請求項２２】請求項２０のアレーにおいて、前記コン
    トロールゲートは前記突出部の下方にノッチを形成する
    アレー。
23. 【請求項２３】請求項２０のアレーにおいて、前記コン
    トロールゲートの各々は第１の部分及び第２の部分を持
    ち、該第１の部分がほぼ矩形状に形成されて第２絶縁層
    及びフローティングゲートの近くに配置され、前記第２
    の部分が、ほぼ矩形状に形成されて前記第１の部分の幅
    よりも広い幅を持ち、それにより、第２の部分の一部
    が、第２絶縁層の一部及びフローティングゲートの一部
    の上方に延在するアレー。
24. 【請求項２４】半導体基板にフローティングゲートメモ
    リーセルの半導体メモリーアレーを形成し、各メモリー
    セルが、フローティングゲート、第１端子、第２端子、
    それらの間にあるチャンネル領域及びコントロールゲー
    トを持つ方法であって、 ａ）基板上に複数の離隔された離隔領域を形成する工程
    であって、前記離隔領域が互いに実質的に平行で第１の
    方向に延在しており、隣接する離隔領域の各対の間にア
    クティブ領域が存在し、アクティブ領域の各々が、半導
    体基板上の絶縁材料の第１層と、該絶縁材料の第１層上
    の導電材料の第１層とからなる、工程と、 ｂ）前記アクティブ領域及び離隔領域を横切って複数の
    離隔された第１トレンチを形成する工程であって、前記
    第１トレンチが互いに実質的に平行で、前記第１の方向
    とほぼ直行する第２の方向に延在しており、さらに、各
    アクティブ領域内の導電材料の第１層を露出する工程
    と、 ｃ）各アクティブ領域内に、導電性材料の第１層の上方
    に隣接して配置された絶縁材料の第２層を形成する工程
    と、 ｄ）前記第１トレンチの側面上に第１の側面のスペーサ
    要素を形成する工程と、 ｅ）前記第１側面のスペーサの各々に第２の側面スペー
    サ要素を形成する工程と、 ｆ）各アクティブ領域に第２のトレンチを形成する工程
    であって、各第２のトレンチが、第１の側面スペーサの
    １つの直ぐ近くに隣接している工程と、 ｇ）前記第１の側面スペーサを除去して各第２のトレン
    チの側面に切り込みを形成する工程と、 ｈ）各第２のトレンチを第２の導電材料で充填して第２
    の導電材料のブロックを形成する工程であって、各アク
    ティブ領域内の各ブロックに関して、 前記ブロックが絶縁材料の第２層に隣接するとともに前
    記基板から絶縁されており、さらに、 前記ブロックが、絶縁材料の第２層及び導電材料の第１
    層の上方に配置された第２のトレンチの側面の切り込み
    によって形成された突出部を備える、工程と、 ｉ）前記基板に複数の第１端子を形成し、各アクティブ
    領域内において各第１端子がブロックの１つと隣接する
    ようにする工程と、 ｊ）前記基板に複数の第２端子を形成し、各アクティブ
    領域内において各第２端子が第１端子から離隔されると
    ともに導電材料の第１層の下方に存在するようにする工
    程とを含む方法。
25. 【請求項２５】請求項２４の方法において、前記第１の
    スペーサの各々は前記絶縁材料の第２層の直ぐ上方に形
    成される方法。
26. 【請求項２６】請求項２４の方法において、前記第２の
    スペーサの各々は前記絶縁材料の第２層の直ぐ上方に形
    成される方法。
27. 【請求項２７】請求項２４の方法において、各ブロック
    の下方の部分は、前記第１導電層の近くに配置され、前
    記第２絶縁層によってそれから絶縁されている方法。
28. 【請求項２８】請求項２４の方法において、各ブロック
    は、前記突出部の真下にノッチを持つコントロールゲー
    トを形成する方法。
29. 【請求項２９】請求項２４の方法において、前記第２ト
    レンチの形成工程には、前記アクティブ領域において導
    電材料の第１層を露出させる工程を含む方法。
30. 【請求項３０】請求項２９の方法において、前記絶縁材
    料の第２層の形成工程には、第２トレンチの側面に絶縁
    要素を形成する工程と、前記導電材料の第１層の上方表
    面上に絶縁要素を形成する工程とを含む方法。
31. 【請求項３１】請求項２４の方法において、さらに、 前記第２のトレンチの各々に絶縁材料の第３層を形成す
    る工程と、 前記第２のトレンチの各々に導電性材料を充填する工程
    であって、該材料が前記絶縁材料の第３層によって前記
    第１の導電層から絶縁されている、工程と含む方法。
32. 【請求項３２】請求項２４の方法において、前記第１の
    トレンチの形成が、 前記導電性材料の第１層の上方少なくとも１つの層の要
    素を形成する工程と、 前記少なくとも１つの層の要素を通じて選択的にエッチ
    ング処理をして、前記第１トレンチの頂部を形成し、次
    に前記第１及び第２スペーサを前記第１トレンチ内に形
    成する工程と、 各第１トレンチの第２の側壁スペーサの間においてかつ
    導電材料の第１層を通じてエッチング処理をして前記第
    １のトレンチの底部を形成する工程とを含み、 前記第１トレンチの前記底部が前記第１トレンチの頂部
    の幅よりも狭い幅を持つ方法。
33. 【請求項３３】請求項２４の方法において、さらに、 前記導電材料の各ブロックの側面に沿って絶縁材料の第
    ３の側面スペーサを形成する工程と、 前記第３の側壁スペーサの１つの直ぐ隣にある各第２端
    子に金属化されたシリコン層を形成する工程であって、
    該金属化されたシリコンの各層が前記第３の側壁スペー
    サの１つと自己整列する工程とを含む方法。
34. 【請求項３４】請求項３３の方法において、さらに、 前記第２導電性材料のブロックの各々に金属化されたシ
    リコンの層を形成する工程であって、前記第１トレンチ
    の各々に関して、第２トレンチの側壁が前記金属化され
    たシリコンの端部と前記第２導電性材料のブロックの端
    部とを整列する工程と、 ブロック要素を前記第２導電材料の各ブロックに形成す
    る工程と、 前記金属化されたシリコンの層の上方に絶縁材料の第３
    層を形成する工程であって、前記ブロック要素の各々に
    関して、前記ブロック要素の側壁が、前記絶縁材料の第
    ３層の端部を、前記金属化されたシリコンの端部と前記
    第２導電材料のブロックの端部とに整列させる工程とを
    含む方法。
35. 【請求項３５】請求項３３の方法において、さらに、 前記金属化されたシリコンの層の各々の上方でかつそれ
    に自己整列された側壁スペーサに対し導電性材料を形成
    する工程を含む方法。
36. 【請求項３６】請求項３３の方法において、前記第３側
    壁スペーサの各々の形成工程に、前記第３側壁スペーサ
    と導電材料のブロックの側壁との間に絶縁材料の層を形
    成する工程を含む方法。
37. 【請求項３７】請求項２４の方法において、さらに、 前記導電材料の各ブロックの側壁に沿って第３側壁スペ
    ーサを形成して、第３側壁スペーサが互いに隣接するが
    離隔されており、第１端子の１つが実質的にそれらの間
    に存在するようにする工程と、 １つの第１端子に対応する第３側壁スペーサの対の間の
    第１端子の各々に金属化された層を形成し、その金属化
    されたシリコンン層が第３の側壁スペーサの対応する対
    によって１つの第１端子と自己整列するようにする工程
    と、 前記アクティブ領域上にパッシベーション材料の層を形
    成する工程と、 前記パッシベーション材料を通じてコンタクト開口を形
    成する工程であって、各コンタクト開口に関して、 該コンタクト開口が、下方に延びて前記金属化されたシ
    リコン層の１つを露出させ、 該コンタクト開口が、第３側壁スペーサの対応する対に
    よって画定された下方部分を持ち、さらに、 該コンタクト開口が、前記第３側壁スペーサの対応する
    対の間の空間より広い上方部分を持つ工程と、 前記コンタクト開口の各々に、導電材料を充填する工程
    とを含む方法。