JP2741964B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】 本発明は、半導体装置の製造方
法に関し、さらに詳しくは、例えばトランジスタのゲー
ト部等に導通する配線パターンを形成する方法に関す
る。
法に関し、さらに詳しくは、例えばトランジスタのゲー
ト部等に導通する配線パターンを形成する方法に関す
る。
【０００２】
【従来の技術】 半導体を用いたトランジスタの製造工
程において、ゲート部などに接続される配線パターン
は、Ｓｉ基板の表面層に素子間分離層(LOCOS)を形成し
た後、その基板上にポリシリコン（以下、ポリＳｉと称
する）等の配線材料を一様に積層し、次いで、フォトリ
ソグラフィ技術により、その配線材料層を所定のパター
ンに加工することにより形成する方法が一般的である。
程において、ゲート部などに接続される配線パターン
は、Ｓｉ基板の表面層に素子間分離層(LOCOS)を形成し
た後、その基板上にポリシリコン（以下、ポリＳｉと称
する）等の配線材料を一様に積層し、次いで、フォトリ
ソグラフィ技術により、その配線材料層を所定のパター
ンに加工することにより形成する方法が一般的である。
【０００３】
【発明が解決しようとする課題】 ところで、従来のゲ
ート部への接続配線パターンの形成法によれば、そのパ
ターンの線幅は、ゲート部等とほぼ同じ程度にしかでき
ない。すなわち、配線の線幅はフォトリソグラフィ技術
における加工限界に左右されるため、その線幅をゲート
部より狭くすることは不可能で、このことが、例えばＬ
ＳＩの高集積化をはかる上での妨げの一因となってい
た。
ート部への接続配線パターンの形成法によれば、そのパ
ターンの線幅は、ゲート部等とほぼ同じ程度にしかでき
ない。すなわち、配線の線幅はフォトリソグラフィ技術
における加工限界に左右されるため、その線幅をゲート
部より狭くすることは不可能で、このことが、例えばＬ
ＳＩの高集積化をはかる上での妨げの一因となってい
た。
【０００４】本発明は、上記の従来の問題点に鑑みてな
されたもので、その目的とすることろは、フォトリソグ
ラフィ技術による配線パターンよりも、線幅が細い超微
細パターンを形成することが可能な配線形成法を提供す
ることにある。
されたもので、その目的とすることろは、フォトリソグ
ラフィ技術による配線パターンよりも、線幅が細い超微
細パターンを形成することが可能な配線形成法を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明方法では、実施例に対応する図１〜図３に
示すように、半導体基板（Ｓｉ基板）１上に、ポリＳｉ
もしくはシリサイドのいずれかの配線材料と、ナイトラ
イドとを順次一様に積層し、次いで、フォトリソグラフ
ィ法により、ナイトライド層４ａおよび配線材料層３ａ
のパターニングを行って、所定の方向（紙面と直交する
方向）に延びるパターンを形成した後（図２）、高温熱
酸化処理を施して、配線材料層３の側部に自己整合によ
る酸化膜７を形成するとともに、その酸化膜７を配線材
料層３とナイトライド層４との間にまで成長させてナイ
トライド層３の端部を反り上がらせる（図３(a) ）。そ
して、全面エッチバックを行ってナイトライド層４およ
びこのナイトライド層４の反り上がり部を除く部分の下
層の酸化膜７を除去した後に（図３(b) ）、残った酸化
膜７をマスクとして配線材料層３のエッチングを行っ
て、その酸化膜７に覆われていない部分の配線材料層３
を除去する。
めに、本発明方法では、実施例に対応する図１〜図３に
示すように、半導体基板（Ｓｉ基板）１上に、ポリＳｉ
もしくはシリサイドのいずれかの配線材料と、ナイトラ
イドとを順次一様に積層し、次いで、フォトリソグラフ
ィ法により、ナイトライド層４ａおよび配線材料層３ａ
のパターニングを行って、所定の方向（紙面と直交する
方向）に延びるパターンを形成した後（図２）、高温熱
酸化処理を施して、配線材料層３の側部に自己整合によ
る酸化膜７を形成するとともに、その酸化膜７を配線材
料層３とナイトライド層４との間にまで成長させてナイ
トライド層３の端部を反り上がらせる（図３(a) ）。そ
して、全面エッチバックを行ってナイトライド層４およ
びこのナイトライド層４の反り上がり部を除く部分の下
層の酸化膜７を除去した後に（図３(b) ）、残った酸化
膜７をマスクとして配線材料層３のエッチングを行っ
て、その酸化膜７に覆われていない部分の配線材料層３
を除去する。
【０００６】
【作用】 図２の状態で、炉芯管などにおいて高温熱酸
化処理を行うと、図３(a) に示すように、配線材料層３
の側部には、自己整合によりＳｉＯ2 膜７が形成される
とともに、その両側部から配線材料層３とナイトライド
層４との間の一部にも、ＳｉＯ2 膜７が進展してナイト
ライド層４の両端部が反り上がった形状となる。そし
て、全面エッチバックにより、ナイトライド層４を除去
すると、同図(b) に示すように、配線材料層３の中央部
がこの層が延びる方向に沿って一様に露呈する。従っ
て、この状態で配線材料層３のエッチングを行えば、こ
の配線材料層３は、同図(c) に示すように、２分割され
た配線パターン３１，３２となる。
化処理を行うと、図３(a) に示すように、配線材料層３
の側部には、自己整合によりＳｉＯ2 膜７が形成される
とともに、その両側部から配線材料層３とナイトライド
層４との間の一部にも、ＳｉＯ2 膜７が進展してナイト
ライド層４の両端部が反り上がった形状となる。そし
て、全面エッチバックにより、ナイトライド層４を除去
すると、同図(b) に示すように、配線材料層３の中央部
がこの層が延びる方向に沿って一様に露呈する。従っ
て、この状態で配線材料層３のエッチングを行えば、こ
の配線材料層３は、同図(c) に示すように、２分割され
た配線パターン３１，３２となる。
【０００７】
【実施例】 本発明の実施例を、以下、図面に基づいて
説明する。図１乃至図５は本発明方法の実施例の手順を
説明する図である。まず、図１に示すように、Ｓｉ基板
１上に素子間分離層(LOCOS) ２を形成しておき、この基
板１上に、配線材料としてのポリＳｉを一様に積層し、
次いでこのポリＳｉ層３ａ上にＳｉＯ2 層５ａおよびＳ
ｉＮ層４ａを順次積層した後に、形成すべき配線パター
ンに相応する部分のみに有機レジスト６を形成してお
く。
説明する。図１乃至図５は本発明方法の実施例の手順を
説明する図である。まず、図１に示すように、Ｓｉ基板
１上に素子間分離層(LOCOS) ２を形成しておき、この基
板１上に、配線材料としてのポリＳｉを一様に積層し、
次いでこのポリＳｉ層３ａ上にＳｉＯ2 層５ａおよびＳ
ｉＮ層４ａを順次積層した後に、形成すべき配線パター
ンに相応する部分のみに有機レジスト６を形成してお
く。
【０００８】次いで、有機レジスト６をマスクとしてド
ライエッチングを行って、ＳｉＮ層４ａ、ＳｉＯ2 層５
ａおよびポリＳｉ層３ａをパターニングした後、有機レ
ジスト６を除去する（図２）。次に、Ｓｉ基板１を炉芯
管（図示せず）を用いて高温熱酸化処理を行う。この熱
処理によって、図３(a) に示すように、ポリＳｉ層３の
両側壁部には、それぞれＳｉＯ2 膜７が形成されるとと
もに、ポリＳｉ層３とＳｉＮ層４との間にも、ＳｉＯ2
膜７が成長してＳｉＮ層４の両端部が上方側に反った形
状となる。この処理が完了した後に、ドライエッチング
法により全面エッチバックを行ってＳｉＮ層４を除去し
て、図３(b) に示すように、ポリＳｉ層３の中央部をパ
ターンが延びる方向に沿って一様の幅で露出させる。な
お、このとき全面エッチバックを行うことで、ＳｉＮ層
４が完全に除去された後に、ＳｉＯ2 膜７の表面層も僅
かに削り取られるので、ポリＳｉ層３の表面上のＳｉＯ
2 膜７の薄い部分、つまりＳｉＮ層４の反りのない部分
の下層のＳｉＯ2 膜７は除去され、その除去部分におい
てポリＳｉ層３が露出する。
ライエッチングを行って、ＳｉＮ層４ａ、ＳｉＯ2 層５
ａおよびポリＳｉ層３ａをパターニングした後、有機レ
ジスト６を除去する（図２）。次に、Ｓｉ基板１を炉芯
管（図示せず）を用いて高温熱酸化処理を行う。この熱
処理によって、図３(a) に示すように、ポリＳｉ層３の
両側壁部には、それぞれＳｉＯ2 膜７が形成されるとと
もに、ポリＳｉ層３とＳｉＮ層４との間にも、ＳｉＯ2
膜７が成長してＳｉＮ層４の両端部が上方側に反った形
状となる。この処理が完了した後に、ドライエッチング
法により全面エッチバックを行ってＳｉＮ層４を除去し
て、図３(b) に示すように、ポリＳｉ層３の中央部をパ
ターンが延びる方向に沿って一様の幅で露出させる。な
お、このとき全面エッチバックを行うことで、ＳｉＮ層
４が完全に除去された後に、ＳｉＯ2 膜７の表面層も僅
かに削り取られるので、ポリＳｉ層３の表面上のＳｉＯ
2 膜７の薄い部分、つまりＳｉＮ層４の反りのない部分
の下層のＳｉＯ2 膜７は除去され、その除去部分におい
てポリＳｉ層３が露出する。
【０００９】次いで、ＳｉＯ2 膜７をマスクとしてドラ
イエッチングを行って、ポリＳｉ層３の露出している部
分を除去することで、図３(c) に示すように、そのポリ
Ｓｉ層３を２分割した２本の配線パターン３１および３
２を得る。次に、図４に示すように、ゲート電極材料と
してのポリＳｉ層８ａを一様に積層し、次いで、有機レ
ジストを一様に積層した後、そのレジスト層をパターニ
ングした後、その有機レジスト９をマスクとしてドライ
エッチングを行うことにより、ポリＳｉ層８ａの不要な
部分を除去して、図５に示すように、素子のゲート部１
０と先に形成した配線パターン３１，３２にそれぞれ導
通するポリＳｉ製のゲート電極８を得る。
イエッチングを行って、ポリＳｉ層３の露出している部
分を除去することで、図３(c) に示すように、そのポリ
Ｓｉ層３を２分割した２本の配線パターン３１および３
２を得る。次に、図４に示すように、ゲート電極材料と
してのポリＳｉ層８ａを一様に積層し、次いで、有機レ
ジストを一様に積層した後、そのレジスト層をパターニ
ングした後、その有機レジスト９をマスクとしてドライ
エッチングを行うことにより、ポリＳｉ層８ａの不要な
部分を除去して、図５に示すように、素子のゲート部１
０と先に形成した配線パターン３１，３２にそれぞれ導
通するポリＳｉ製のゲート電極８を得る。
【００１０】以上のように本発明実施例においては、ゲ
ート電極とその配線パターンとを個別に形成し、しか
も、配線パターンは、フォトリソグラフィ技術によって
所定のパターンを形成した後に、さらにそのパターンを
２分割しているので、例えば図６に示すように、２列の
形成された活性領域６１および６２のそれぞれの配線パ
ターン３１および３２を、ゲート電極８の線幅とほぼ同
じスペースに形成することが可能となって、その配線ス
ペースつまり活性領域６１と６２との間の距離を従来に
比して１／２程度に縮小することが可能となる。
ート電極とその配線パターンとを個別に形成し、しか
も、配線パターンは、フォトリソグラフィ技術によって
所定のパターンを形成した後に、さらにそのパターンを
２分割しているので、例えば図６に示すように、２列の
形成された活性領域６１および６２のそれぞれの配線パ
ターン３１および３２を、ゲート電極８の線幅とほぼ同
じスペースに形成することが可能となって、その配線ス
ペースつまり活性領域６１と６２との間の距離を従来に
比して１／２程度に縮小することが可能となる。
【００１１】なお、以上の本発明実施例においては、ポ
リＳｉ層３上にＳｉＯ2 層５を積層しているが、これ
は、ポリＳｉ層３の高温熱酸化処理時における自己整合
性を援助するために設けているもので、このＳｉＯ2 層
５を設けなくても本発明方法を実施できる。また、配線
材料としては、ポリＳｉのほか、例えばＭｏＳｉ2 ，Ｗ
Ｓｉ2 あるいはＴｉＳｉ2 等のシリサイドを用いてもよ
く、さらに、配線材料層上に形成したＳｉＮは、他のナ
イトライドを使用しても、本発明方法は実施可能であ
る。
リＳｉ層３上にＳｉＯ2 層５を積層しているが、これ
は、ポリＳｉ層３の高温熱酸化処理時における自己整合
性を援助するために設けているもので、このＳｉＯ2 層
５を設けなくても本発明方法を実施できる。また、配線
材料としては、ポリＳｉのほか、例えばＭｏＳｉ2 ，Ｗ
Ｓｉ2 あるいはＴｉＳｉ2 等のシリサイドを用いてもよ
く、さらに、配線材料層上に形成したＳｉＮは、他のナ
イトライドを使用しても、本発明方法は実施可能であ
る。
【００１２】さらにまた、本発明は、ゲート部への接続
配線のほか、半導体装置の他の部位への配線形成にも適
用可能であることは勿論である。
配線のほか、半導体装置の他の部位への配線形成にも適
用可能であることは勿論である。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に順次積層したポリＳｉ層（シリサイド
層）およびナイトライド層を、フォトリソグラフィ技術
によりパターニングした後、高温熱酸化処理を行ってポ
リＳｉ層の側面および上面の一部に自己整合的に酸化膜
を形成し、次いで全面エッチバックにより窒化膜を除去
する。そしてエッチングを行うことでポリＳｉ層を２分
割するので、フォトリソグラフィ技術による配線パター
ンの１本分のスペースに、２本の配線を形成することが
可能となり、これによってフォトリソグラフィ技術にお
ける加工限界を超える超微細配線を形成することが可能
となる。このことは、例えばＬＳＩの高集積化をはかる
上で寄与するところが大きい。
半導体基板上に順次積層したポリＳｉ層（シリサイド
層）およびナイトライド層を、フォトリソグラフィ技術
によりパターニングした後、高温熱酸化処理を行ってポ
リＳｉ層の側面および上面の一部に自己整合的に酸化膜
を形成し、次いで全面エッチバックにより窒化膜を除去
する。そしてエッチングを行うことでポリＳｉ層を２分
割するので、フォトリソグラフィ技術による配線パター
ンの１本分のスペースに、２本の配線を形成することが
可能となり、これによってフォトリソグラフィ技術にお
ける加工限界を超える超微細配線を形成することが可能
となる。このことは、例えばＬＳＩの高集積化をはかる
上で寄与するところが大きい。
【図１】 本発明方法の実施例の手順を説明する図
【図２】 本発明方法の実施例の手順を説明する図
【図３】 本発明方法の実施例の手順を説明する図
【図４】 本発明方法の実施例の手順を説明する図
【図５】 本発明方法の実施例の手順を説明する図
【図６】 本発明方法を適用して製造した半導体装置の
要部平面図
要部平面図
１・・・・Ｓｉ基板 ２・・・・素子間分離層 ３・・・・ポリＳｉ層（配線材料層） ３１，３２・・・・配線パターン ４・・・・ＳｉＮ層（ナイトライド層） ７・・・・ＳｉＯ2 膜（酸化膜） ８・・・・ゲート電極 １０・・・・ゲート部
Claims (1)
- 【請求項１】 半導体基板上に、ポリシリコンもしくは
シリサイドのいずれかの配線材料と、ナイトライドとを
順次一様に積層し、次いでフォトリソグラフィ法によ
り、上記ナイトライド層および配線材料層のパターニン
グを行って、所定の方向に延びるパターンを形成した
後、高温熱酸化処理を施して、上記配線材料層の側部に
自己整合による酸化膜を形成するとともに、その酸化膜
を配線材料層とナイトライド層との間にまで成長させて
ナイトライド層の端部を反り上がらせ、この状態で、全
面エッチバックを行って上記ナイトライド層およびこの
ナイトライド層の反り上がり部を除く部分の下層の酸化
膜を除去した後に、残った酸化膜をマスクとして上記配
線材料層のエッチングを行って、その酸化膜に覆われて
いない部分の配線材料層を除去する工程を有する半導体
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082117A JP2741964B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
| US07/867,736 US5171714A (en) | 1991-04-15 | 1992-04-13 | Method of manufacturing a semiconductor device having interconnetion patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082117A JP2741964B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315433A JPH04315433A (ja) | 1992-11-06 |
| JP2741964B2 true JP2741964B2 (ja) | 1998-04-22 |
Family
ID=13765469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082117A Expired - Fee Related JP2741964B2 (ja) | 1991-04-15 | 1991-04-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5171714A (ja) |
| JP (1) | JP2741964B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5681778A (en) * | 1995-11-27 | 1997-10-28 | Micron Technology, Inc. | Semiconductor processing method of forming a buried contact and conductive line |
| CN106558497A (zh) * | 2015-09-29 | 2017-04-05 | 中国科学院微电子研究所 | 半导体器件制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138877A (en) * | 1979-04-17 | 1980-10-30 | Seiko Instr & Electronics Ltd | Method of fabricating semiconductor device |
| NL8105559A (nl) * | 1981-12-10 | 1983-07-01 | Philips Nv | Werkwijze voor het aanbrengen van een smalle groef in een substraatgebied, in het bijzonder een halfgeleidersubstraatgebied. |
| NL8402859A (nl) * | 1984-09-18 | 1986-04-16 | Philips Nv | Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen. |
| JPS6411325A (en) * | 1987-07-06 | 1989-01-13 | Nippon Telegraph & Telephone | Semiconductor device and manufacture thereof |
| US4812418A (en) * | 1987-11-27 | 1989-03-14 | Motorola, Inc. | Micron and submicron patterning without using a lithographic mask having submicron dimensions |
| US5028559A (en) * | 1989-03-23 | 1991-07-02 | Motorola Inc. | Fabrication of devices having laterally isolated semiconductor regions |
| JPH02284471A (ja) * | 1989-04-26 | 1990-11-21 | Sharp Corp | 半導体装置の製造方法 |
| JP2695919B2 (ja) * | 1989-06-01 | 1998-01-14 | 沖電気工業株式会社 | 配線パターンの形成方法 |
-
1991
- 1991-04-15 JP JP3082117A patent/JP2741964B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-13 US US07/867,736 patent/US5171714A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5171714A (en) | 1992-12-15 |
| JPH04315433A (ja) | 1992-11-06 |
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