KR0176161B1 - 불휘발성 메모리장치의 제조 방법 - Google Patents

불휘발성 메모리장치의 제조 방법 Download PDF

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Abstract

플로팅게이트(floation gate)위에 컨트롤게이트(control gate)가 적층된 셀구조를 갖고, 주변회로의 게이트 전극과 동일한 층(layer)이 컨트롤 게이트로 사용되는 불휘발성 메모리 장치의 제조 방법에 관하여 개시한다. 플로팅게이트와 컨트롤게이트 사이의 절연막을 ONO구조 하였을 때 최상 산화층(top oxide)를 기존방법인 주변회로 게이트 절연막의 성장시 동시에 성장시키거나 고온의 습식 산화 공정을 통하여 질화막위에 성장시키는 대신 셀 부분을 폴리 실리콘, 폴리 산화층, 질화막, 및 폴리실리콘으로 하고 주변회로 부분을 완전 노출한 후 게이트 절연막 형성시 셀부분의 맨 윗층에 침적된 폴리 실리콘이 산화되어 맨 윗층 산화층(top oxide)을 형성시키는 방법을 쓴다. 이에 따라 최상 산화층(top oxide)의 두께 조절을 가능하게 하고, 게이트 산화막 형성시 산화전 세정 제약의 해결, 최상 산화층(top oxide)형성시의 고온습식 열처리 공정이 불필요하게 되어 공정 단순화의 잇점이 있다.

Description

불휘발성 메모리장치의 제조 방법
제1a도 내지 제1c도는 종래기술에 의한 불휘발성 메모리장치의 셀 어레이부와 주변회로부의 트랜지스터 제조방법을 공정순서대로 나타낸 단면도들이다.
제2a도 내지 제2d도는 다른 종래기술에 의한 불휘발성 메모리장치의 셀 어레이부와 주변회로부의 트랜지스터 제조방법을 공정순서대로 나타낸 단면도들이다.
제3a도 내지 제3f도는 본 발명의 제1실시예에 의한 불휘발성 메모리장치의 셀 어레이부와 주변회로부의 트랜지스터 제조방법을 공정순서대로 나타낸 단면도들이다.
제4a도 내지 제4d도는 본 발명의 제2실시예에 의한 불휘발성 메모리장치의 셀 어레이부와 주변회로부의 트랜지스터 제조방법을 공정순서대로 나타낸 단면도들이다.
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것으로, 특히 플로팅게이트(floating gate)위에 컨트롤게이트(control gate)가 적층된 셀구조를 갖고, 주변회로의 트랜지스터 게이트 전극과 동일한 층(layer)이 컨트롤 게이트로 사용되도록 하는 소자의 제조 방법에 관한 것이다.
일반적으로, 전원 공급이 끊기면 저장된 정보를 잃어 버리게 되는 DRAM(Dynamic Random Access Memory) 등 휘발성 장치에 비해 일단 정보가 저장되면 전원 공급이 끊어져도 정보를 보전할 수 있는 장점을 가진 불휘발성 메모리장치의 제조방법이 다각도로 심도있게 연구되고 있다. 본 발명은 이중에서 특히 플로팅게이트와 컨트롤게이트사이의 층간절연막이 ONO(Oxide-Nitride-Oxide)구조인 셀 형성 방법에 관한 것으로 주변회로의 게이트 전극과 동일한 층(layer)이 컨트롤 게이트로 사용되는 장치의 제조 방법에 관한 것이다.
이층 폴리 실리콘 공정을 사용하여 플로팅 게이트와 컨트롤 게이트를 갖는 불휘발성 메모리장치 셀과 그 셀을 구동하는 주변회로를 갖는 반도체 불휘발성 메모리 장치의 제조 방법에 관하여는 미국 특허 제4,613,956호에 나타나 있다. 제1a도 내지 제1c도는 이를 순차적으로 나타낸 단면도들이다.
제1a도는 실리콘 산화막 및 실리콘 질화막을 형성하는 단계를 나타낸다. 구체적으로, 실리콘 기판(11)에 소자의 액티브 영역(13)을 분리하는 소자분리용 산화막(15) 및 채널(channel)과 플로팅게이트를 절연하는 실리콘 산화막(17)을 형성한다. 이어서, 기판의 전면에 폴리(poly)실리콘(19)을 침적하여 제1도전층을 형성한 후, 저항 조절을 위한 불순물을 첨가하고, 실리콘 산화막(22)을 형성하고, 그위에 실리콘 질화막(24)을 침적한다.
제1b도는 주변회로 영역이 실리콘 기판을 노출한 단계를 나타낸다.
즉, 셀의 플로팅게이트를 형성하기 위하여 감광막(26)을 통한 사진 식감공정으로 실리콘 질화막(24a), 실리콘 산화막(22a), 제1도전층(19a)을 식각하여 플로팅 게이트를 형성한다. 이때, 주변회로 영역의 실리콘 산화막(17)도 식각되어 주변회로 영역에서는 실리콘 기판이 노출된다.
제1c도는 열산화 공정후 제2도전층을 침적한 단계이다. 구체적으로, 상기 제1b도에서의 김광막(26)이 제거된 상태에서 주변회로 게이트 절연막(28)을 열산화 공정을 통하여 형성한다. 이때, 플로팅 게이트 위의 절연막인 실리콘 질화막(상층) 및 실리콘 산화막(하층) 위에도 제2실리콘 산화막(28)이 형성되어 최종적으로 제1도전층 위에는 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 구조를 갖게 된다. 이어서, 기판의 전면에 폴치리 실리콘을 침적하여 셀의 콘트롤 게이트와 주변 회로의 게이트를 구성하는 제2도전층(31)을 형성한다.
상기 제1a도 내지 제1c도의 제조방법에서 ONO(Oxide-Nitride-Oxide)구조의 최상 산화층(top oxide)은 주변회로의 게이트 절연막의 성장시 동시에 성장되는 것으로 최상 산화층 두께의 자유로운 조절은 불가능 하다. 이 때문에 신뢰성 개선을 위해 최상 산화층 두께를 증가 시켜야 하는 경우에는 게이트 산화막 두께의 증가가 불가피하게 되어 게이트 산화막을 줄이려는 고집적화에 반대되는 방향으로 되어진다.
제1a도에서 제1c도까지의 공정의 단점을 개선하기 위한 다른 종래 기술을 제2a도에서 제2d도를 이용하여 설명한다.
제2a도에서는 셀영역의 플로팅 게이트를 형성한 단계를 나타낸다.
구체적으로, 실리콘 기판(41)에 소자의 액티브 영역(43)을 분리하는 소자분리용 산화막(45) 및 채널(channel)과 플로팅 게이트를 절연하는 실리콘 산화막(47)을 형성한다. 이어서, 폴리 실리콘(49)을 침적하고 저항 조절을 위한 불순물을 첨가하고 감광막(52)을 통한 사진 식각공정을 통하여 플로팅 게이트를 형성하다.
제2b도에서는 셀과 주변회로 영역에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 형성한 단계를 나타낸다. 감광막(52)을 제거하고 열산화막(54)을 형성하고, 실리콘 질화막(56)을 첨적한 뒤 고온의 습식산화 공정을 통하여 최상 산화층(top oxide:58)을 성장시킨 상태이다.
제2c도는 주변 회로 영역의 실리콘 기판이 온전 노출된 단계를 나타낸다. 구체적으로, 감광막(60)을 사용한 식각공정을 통하여 주변회로 영역의 실리콘 질화막 및 실리콘 산화막 등을 식각하여 주변 회로 영역의 실리콘 기판이 완전 노출된(bare) 상태이다.
제2d도는 열산화 공정과 제2도전층을 침적한 단계를 나타낸다.
구체적으로, 감광막(60)을 제거한 상태에서 주변회로의 게이트 절연막(62)을 열산화 공정을 통하여 성장시킨 다음, 셀의 콘트롤 게이트와 주변회로의 게이트 전극을 구성하는 제2도전층(64)을 침적한 상태이다.
이 공정에서는 충분한 두께의 최상 산화층(top oxide)를 얻기 위해 고온처리 즉, 약1000 ℃ 습식 산화 30분간의 열공정이 불가피하다. 또한, 주변 회로 영역의 게이트 산화막을 성장시킬 때 산화전 세정 공정에서 기존에 잔존하는 산화층(native oxide)을 제거하기 위해 통상 사용되는 산화층 제거제(oxide etchant)인 불산을 최상 산화층(top oxide)이 식각되기 때문에 사용할 수 없다.
따라서, 본 발명의 목적은 이러한 종래 기술의 문제점 즉, 최상 산화층(top oxide)의 두께 조절 불가능, 최상 산화층(top oxide)형성시의 고온 열처리 공정을 사용하게 되는 단점, 게이트 산화막 형성시 산화전 세정의 제약 등을 해결 할 수 있는 불휘발성 메모리 정치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 특히 플로팅게이트와 컨트롤게이트 사이의 절연막을 ONO 구조로 하였을 때의 불휘발성 메모리 제조방법은, 셀 어레이부 및 주변회로부를 구비한 반도체 기판상에 필드 산화막과 패드 산화막에 의하여 활성 영역과 비활성 영역을 각각 한정하는 단계; 상기 결과물 전면에 플로팅 게이트를 구성할 제1 도전층을 형성하는 단계; 소정의 마스크 패턴을 이용하여 셀 어레이부상에서 상기 제1 도전층을 패터닝 하는 단계; 상기 제1도전층을 패터닝 하는 방법은 두가지 실시가 가능하다.
첫째는, 셀 어레이부에서는 제1도전층을 패터닝하여 플로팅게이트를 형성하고 감광막이 제거된 주변회로부에서는 제1도전층을 완전 식각하는 방법이다.
둘째는, 셀 어레이부에서는 제1도전층을 패터닝하여 플로팅게이트를 형성하고 주변회로부에서는 제1도전층이 감광막에 의해 덮혀있어 식각되지 않고 전류되어지는 방법이다.
상기 제1도전층 상부에 ONO 적층 구조를 형성하기 위하여 셀어레이부 와 주변회로부 전면에 열산화막, 실리콘 질화막 및 폴리실리콘을 순차적으로 적층 형성하는 단계; 상기 결과물에서 셀어레이부는 감광막으로 보호하고 주변회로부는 포토공정으로 감광막을 제거하여 상기 제1도전층이 패터닝 되어진 방법에 따라, 첫 번째 방법에서는 폴리 실리콘막과 실리콘 질화막을 건식 식각한 다음 열산화막 과 패드 산화막을 습식 식각하는 공정으로하고, 두 번째 방법에서는 폴리 실리콘막, 실리콘 질화각, 열산화막 및 제1도전층은 건식식각하고 패드 산화막은 습식식각하는 공정으로하여 주변회로부의 실리콘 기판이 완전 노출된(bare)단계; 주변회로부의 게이트 산화막을 성장시키기 전에 기판 세정단계; 상기 결과물상에서 셀어레이부의 최상층인 폴리실리콘을 산화시켜 ONO 적층 구조를 완성하고 동시에 주변회로부에는 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 성장시키기전 세정공정에서, 대기중에서 성장된 기존의 잔존하는 산화층(native oxide)를 제거하기 위하여 산화층 제거제(oxide etchant)인 불산을 사용하여도 셀어레이부에서는 종래의 최상 산화층(top oxide) 대신에 폴리 실리콘이 층간 절연막 상층 표면에 존재하므로 층간 절연막이 산화층 제거제(oxide etchant)에 의해 손실될 염려는 없다. 이 산화 공정에서 침적된 폴리 실리콘은 산화되어 실리콘 산화막으로 변화되어 ONO(Oxide-Nitride-Oxide)구조의 최상 산화층(top Oxide)으로 변화된다.
이후 공정은 셀 어레이부의 콘트롤게이트와 주변회로의 게이트 전극을 구성하는 제2도전층을 침적한 단계; 주변회로부는 감광막으로 덮혀있는 상태에서 셀 어레이부는 사진식각 공정을 통하여 셀 어레이부의 컨트롤게이트, 층간 절연막, 플로팅게이트를 동시에 패터닝하는 단계; 및 셀 어레이부는 감광막으로 덮혀있는 상태에서 주변회로부는 사진 식각 공정을 통하여 제2도전층으로 주변회로부의 트랜지스터 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
최상 산화층(top oxide)을 기존방법인 주변회로 게이트 절연막의 성장시 동시에 성장시키거나 고온의 습식 산화 공정을 통하여 질화막위에 성장시키는 대신 셀어레이브는 기판의 패드산화층위로부터 폴리 실리콘, 폴리 산화층, 질화막, 폴리 실리콘으로 하고 주변회로부는 완전 노출한 후 주변회로부 게이트 절연막 형성시 셀 어레이부의 최상층에 침적된 폴리 실리콘을 산화시켜 셀 어레이부의 최상 산화층(top oxide)이 형성되는 방법을 쓴다.
이렇게 함으로써 종래 공정에서 문제가 되었던 게이트 절연막 형성전 세정공정에서 기존의 잔존하는 산화층(native oxide)를 제거하기 위한 산화층 제거제(oxide etchant)를 사용할 수 있으며, 최상 산화층(top oxide)의 두께를 폴리 실리콘 두께를 변화 시킴으로써 조절가능하고, 최상 산화층(top oxide)형성에 필요한 1000℃의 고온 습식공정이 불필요하게 된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제3a도 내지 제3e도는 본 발명의 제1실시예에 의한 불휘발성 메모리장치의 셀 어레이부와 주변회로부의 트랜지스터 제조방법을 공정순서대로 나타낸 단면도들이다.
제3a도에서는 셀 어레이부의 플로팅 게이트와 주변회로부의 기판 열산화막을 형성한 단계를 나타낸다. 구체적으로, P형 실리콘 기판(81)에 소자의 액티브 영역(83)을 분리하는 소자분리용 산화막(85) 및 제1도전층을 실리콘 기판과 절연(isolation)시키기 위한 실리콘 산화막(87)을 100Å수준으로 열산화 공정을 통하여 기판 전면에서 성장시킨다. 플로팅게이트를 형성할 상기 제1도전층(89)을 약 1500Å로 침적시킨 뒤 저항을 조절하기 위하여 POCl350Ω ?의 불순물 주입을 행한다. 감광막(90)을 통한 사진 식각 공정을 통하여 셀 어레이부에서는 제1도전층을 패터닝하여 플로팅게이트를 형성하고 감광막이 제거된 주변회로부에서는 제1도전층을 완전 식각한다.
제3b도에서는 셀어레이부와 주변회로부에 실리콘 산화막, 실리콘 질화막 및 폴리 실리콘막을 형성한 단계를 나타낸다. 구체적으로, 상기 감광막(90)을 제거하고 제1도전층과 제2도전층 사이의 층간 절연막을 형성하기 위해서 950℃의 건식 열 산화 방법으로 셀 어레이부와 주변회로부상에 130Å의 두께로 산화각(92)를 성장시킨 후 150Å의 실리콘 질화막(94)을 증착 시킨 후, 화학 증착방법 혹은 스퍼터링 방법을 사용하여 데 30Å의 폴리 실리콘(96)을 침적 시킨 상태이다.
제3c에서는 셀어레이부는 그대로 두고 주변회로부의 실리콘 기판이 완전 노출된 단계를 나타낸다. 구체적으로, 감광막(98)을 사용하여 셀어레이부는 보호하고 포토공정을 통하여 주변회로부의 감광막을 제거하여 위로부터 폴리 실리콘막(96) 과 실리콘 질화막(94)을 건식식각하고 실리콘 산화막(92) 과 패드 산화막(87)을 습식식각하여 주변회로부의 실리콘 기판이 완전 노출된(bare)상태이다.
제3d에서는 제3c도의 공정이 완료된 상태에서 셀어레이부와 주변회로부 모두, 열산화 공정과 제2도전층을 침적한 단계를 나타낸다. 구체적으로, 감광막(98)을 제거시키고, 주변회로부의 게이트 절연막(100)을 열산화막 공정을 통하여 200Å을 성장시킨 뒤 셀의 콘트롤게이트와 주변회로의 게이트 전극을 구성하는 제2도전층(102)을 침적한 상태이다. 이때의 게이트 절연막을 산화시키기전에 세정공정에서, 대기중에서 성장된 기존의 잔존하는 산화층(native oxide)를 제거하기 위하여 산화층 제거제(oxide etchant)인 불산을 사용하여도 셀어레이부에서는 최상 산화층(top oxide) 대신에 폴리 실리콘(Poly SI:96)이 층간 절연막 상층 표면에 존재하므로 층간 절연막이 산화층 제거제( oxide etchant)에 의해 손실될 염려는 없다. 이 산화 공정에서 셀어레이부 최상층에 침적된 폴리 실리콘(96)은 산화되어 실리콘 산화막(96a) 으로 변화되어 ONO(Oxide-Nitride-Oxide) 구조의 최상 산화층(top oxide)으로 변화된다.
제3e도는 셀을 패터닝 하는 단계를 나타낸다. 제3e도의 셀 어레이단면도는 공정의 이해를 돕기위해서 제3a도의 단면 방향에 수직한 방향의 단면도이다. 셀어레이부에 게이트 전극(104)을 형성하기 위하여, 감광막(106)을 사용한 사진 식각 공정을 통하여 셀의 콘트롤게이트, 층간 절연막, 플로팅게이트를 동시에 패터닝한 상태이다. 이때 주변회로부는 모두 감광막(106)으로 덮혀있다.
제3f도는 주변회로부의 트랜지스터 게이트 전극을 형성하는 단계를 나타낸다. 주변회로부의 트랜지스터 게이트 전극(102)을 패터닝하기 위하여 도면과 같이 셀어레이부는 감광막(110)으로 보호하고 주변회로부만을 사진 식각 공정을 통하여 주변회로(Peri) 트랜지스터 게이트 전극(102a)를 형성하게 된다.
이후의 공정은 셀 및 주변 회로의 소오스 와 드레인 공정 형성 및 콘택 홀 개방(contact hole opening) 형성공정, 금속 배선 공정 등으로 통상의 CMOS공정과 동일하다.
제4a도 내지 제4d도는 본 발명의 제2실시예에 의한 불휘발성 메모리장치의 셀 어레이부와 주변회로부의 트랜지스터 제조방법을 공정순서대로 나타낸 단면도들이다.
제4a도는 셀어레이부에서 제1도전층을 패터링하여 플로팅 게이트를 형성하고 주변회로부에서 제1도전층이 감광막에 의해 덮혀있어 식각되지 않고 잔류되어진 단계를 나타낸다.
구체적으로, P형 실리콘 기판(181)에 소자의 액티브 영역(183)을 분리하는 소자분리용 산화막(185) 및 제1도전층을 실리콘 기판과 절연(isolation)시키기 위한 실리콘 산화막(187)을 100Å 수준으로 열산화 공정을 통하여 기판 전면에서 성장시킨다. 플로팅게이트를 형성할 상기 제1도전층(189)을 약 1500Å로 침적시킨 뒤 저항을 조절하기 위하여 POCl350Ω ?의 불순물 주입을 행한다. 감광막(190)을 통한 사진식각 공정을 통하여 셀 어레이부에서는 제1도전층을 패터닝하여 플로팅 게이트를 형성하고 주변회로부에서는 제1도전층이 감광막에 의해 덮혀있어 식각되지 않고 잔류되어진다.
제4b도에서는 셀어레이부와 주변회로부에 실리콘 산화막, 실리콘 질화막 및 폴리 실리콘막을 형성한 단계를 나타낸다. 구체적으로, 상기 감광막(190)을 제거하고 제1도전층과 제2도전층 사이의 층간 절연막을 형성하기 위해서 950℃의 건식 열 산화 방법으로 제1도전층위에 130Å의 두께로 산화막(192)를 성장시킨 후 150Å의 실리콘 질화막(194)을 증착시킨 후, 화학 증착방법 혹은 스퍼터링 방법을 사용하여 30Å의 폴리실리콘(196)을 침적 시킨 상태이다.
제4c도에서는 셀어레이부는 그대로 두고 주변회로부의 실리콘 기판이 완전 노출된 단계를 나타낸다. 구체적으로, 상기 감광막(198)을 사용하여 셀어레이부는 보호하고 포토공정을 통하여 주변회로부의 감광막을 제거하여 폴리 실리콘막(196), 실리콘 질화막(194), 실리콘 산화막(192) 및 제1도전층(189)을 건식 식각한 다음 패드 산화막(187)을 습식식각하여 주변회로부의 실리콘 기판이 완전 노출된(bare)상태이다.
제4d에서는 제4c도의 공정이 완료된 상태에서 셀어레이부와 주변회로부, 모두 열산화 공정과 제2도전층을 침적한 단계를 나타낸다. 구체적으로, 감광막(198)을 제거시키고, 주변회로부의 게이트 절연막(200)을 열산화막 공정을 통하여 200Å을 성장시킨 뒤 셀의 콘트롤게이트와 주변회로의 게이트 전극을 구성하는 제2도전층(202)을 침적한 상태이다. 이때의 게이트 전극을 구성하는 제2도전층(202)을 침적한 상태이다. 이때의 게이트 절연막을 산화시키기전에 세정공정에서, 대기중에서 성장된 기존의 잔존하는 산화층(natve oxide)를 제거하기 위하여 산화층 제거제(oxide etchant)인 불산을 사용하여도 셀어레이부에서는 최상 산화층(top oxide) 대신에 폴리 실리콘(Poly Si: 196)이 층간 절연막 상층 표면에 존재하므로 층간 절연막이 산화층 제거제(oxide etchant)에 의해 손실될 염려는 없다. 이 산화 공정에서 셀어레이부 최상층에 침적된 폴리 실리콘(196)은 산화되어 실리콘 산화막(196a)으로 변화되어 ONO (Oxide-Nitride-Oxide)구조의 최상 산화층(top oxide)으로 변화된다.
이후의 공정은 제1실시예인 제3e도와 제3f도 및 통상의 CMOS 공정과 동일하다.
이상의 본 발명은 종래 기술의 문제점 즉, 신뢰성 개선을 위해 최상 산화층 두께를 증가 시켜야 할 경우, 게이트 산화막 두께의 증가로 이어지고 이것은 게이트 산화막의 두께를 줄이려는 고집적화에 반대되어 최상 산화층(top oxide)의 두께 조절이 제약받는 것의 해결, 게이트 산화막 형성시 산화전 세정의 제약을 해결 할 수 있어 양질의 산화막을 얻을 수 있어 소자 신뢰성이 개선 되며, 최상 산화층(top oxide)형성시의 약 1000 ℃ 30 분의 고온 열처리 공정이 불필요하게 되어 공정 단순화의 잇점이 있다.

Claims (6)

  1. 셀 어레이부와 주변회로부를 구비한 반도체 기판상에 활성영역과 비활성 영역을 각각 한정하는 단계; 상기 결과물 전면에 제1 절연막 및 제1 도전층을 형성하는 단계; 소정의 마스크 패턴을 이용하여 상기 셀 어레이부에 제1 도전층 패턴을 형성하는 동시에 상기 주변회로부의 제1 도전층 패턴을 식각하는 단계; 상기 결과물 전면에 제2 절연막 및 폴리실리콘막을 순차적으로 형성하는 단계; 상기 주변회로부의 상기 제2 절연막 및 상기 폴리실리콘막을 제거하는 단계; 상기 결과물을 산화하여 주변회로부에 제3 절연막을 형성하는 동시에 상기 폴리실리콘막을 산화하는 단계를 구비하는 것을 특징으로하는 불휘발성 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제2 절연막은 산화막과 질화막으로 이루어진 것을 특징으로하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 폴리 실리콘막 및 질화막은 건식식각을 통하여 제거하고 상기 산화막은 습식식각을 통하여 제거하는 것을 특징으로하는 반도체 소자의 제조방법.
  4. 셀 어레이부와 주변회로부를 구비한 반도체 기판상에 활성영역과 비활성 영역을 각각한정하는 단계; 상기 결과물 전면에 제1 절연막과 제1 도전층을 형성하는 단계; 소정의 마스크 패턴을 이용하여 상기 셀 어레이부에 제1 도전층 패턴을 형성하는 단계; 상기 결과물 전면에 제2 절연막과 폴리실리콘 막을 순차적으로 형성하는 단계; 상기 주변회로부의 폴리실리콘 막, 제2 절연막, 제1 도전층 및 제1 절연막을 식각하는 단계; 상기 결과물을 산화하여 주변회로부에 제3 절연막을 형성함과 동시에 상기 폴리실리콘막을 산화하는 단계를 포함하는 것을 특징으로하는 불휘발성 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 제2 절연막은 산화막과 질화막으로 이루어진 것을 특징으로하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 폴리 실리콘막, 상기 제2 절연막 및 상기 제1 도전층은 건식식각을 통하여 제거하고 상기 제1 절연막은 습식식각하는 것을 특징으로하는 반도체 소자의 제조방법.
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