JPH0485876A - 半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法 - Google Patents
半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法Info
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- JPH0485876A JPH0485876A JP2292209A JP29220990A JPH0485876A JP H0485876 A JPH0485876 A JP H0485876A JP 2292209 A JP2292209 A JP 2292209A JP 29220990 A JP29220990 A JP 29220990A JP H0485876 A JPH0485876 A JP H0485876A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置に関し、もっと詳細には接触領域
を形成する時充分なオーバエツチング（Ｏｖｅｒ ｅｔ
ｃｈｉｎｇ）をして不完全なシリコンの露出を防止する
ことのできる半導体装置の接触領域形成方法及びそれを
利用した半導体装置の製造方法に関するものである。
を形成する時充分なオーバエツチング（Ｏｖｅｒ ｅｔ
ｃｈｉｎｇ）をして不完全なシリコンの露出を防止する
ことのできる半導体装置の接触領域形成方法及びそれを
利用した半導体装置の製造方法に関するものである。
（従来の技術）
最近に、半導体装置が高集積化されることによって各素
子などが小形化されていて、またフォト（Ｐｈｏｔｏ）
工程の時フォトマスク（Ｐｈｏｔｏｍａｓｋ）の誤整列
余裕度（ＭｌｓｕｌＩｇｎｍｅｎｔ ｍａｒｇｉｎ）が
減少するようになる。従って微細な接触領域を露出させ
るためにこの接触領域より充分に大きな接触パターンを
形成した後、周辺のパターンなどを蝕刻マスクで利用し
て接触領域を露出させる自記整合（ＳｅＩｆ ａｌｉｇ
ｎｍｅｎｔ）技術を利用している。特にデザインルール
（Ｄｏｓｉｇｎ ｒｕｌｅ）が約０．６μｍ以下、接触
領域からの大きさが約０．５μｍ以下、誤整列余裕度が
０．３μｍ以下の超高集積メモリ素子では自記整列接触
方法が必要である。第１（Ａ）。
子などが小形化されていて、またフォト（Ｐｈｏｔｏ）
工程の時フォトマスク（Ｐｈｏｔｏｍａｓｋ）の誤整列
余裕度（ＭｌｓｕｌＩｇｎｍｅｎｔ ｍａｒｇｉｎ）が
減少するようになる。従って微細な接触領域を露出させ
るためにこの接触領域より充分に大きな接触パターンを
形成した後、周辺のパターンなどを蝕刻マスクで利用し
て接触領域を露出させる自記整合（ＳｅＩｆ ａｌｉｇ
ｎｍｅｎｔ）技術を利用している。特にデザインルール
（Ｄｏｓｉｇｎ ｒｕｌｅ）が約０．６μｍ以下、接触
領域からの大きさが約０．５μｍ以下、誤整列余裕度が
０．３μｍ以下の超高集積メモリ素子では自記整列接触
方法が必要である。第１（Ａ）。
１（Ｂ）図は従来の接触領域形成方法を示す工程図であ
る。第１（Ａ）図を参照すると、Ｐ形の基板１上にＰ形
のウェル領域２を形成した後、このＰ形つェル領域２の
表面に厚いフィールド酸化膜３を選択的に形成してから
スイッチングトランジスタ（Ｓｗｉｔｃｈｌｎｇ Ｔｒ
ａｎｓｉｓｔｅｒ）領域を限定する。
る。第１（Ａ）図を参照すると、Ｐ形の基板１上にＰ形
のウェル領域２を形成した後、このＰ形つェル領域２の
表面に厚いフィールド酸化膜３を選択的に形成してから
スイッチングトランジスタ（Ｓｗｉｔｃｈｌｎｇ Ｔｒ
ａｎｓｉｓｔｅｒ）領域を限定する。
この時隣接なトランジスタ間の相互作用を防止するため
に上記フィールド酸化膜３の下部にＰ“形のチャンネル
ストッパ５がイオン注入法によって形成される。次に、
上記Ｐ形のウェル領域２の表面にゲート酸化膜７を熱成
長させ上記フィールド酸化膜３とゲート酸化膜７との所
定部分にゲート電極として利用される多結晶シリコン層
９，１０などを形成する。この時トランジスタ領域上の
ポリシリコン層９及びフィールド酸化膜３上のポリシリ
コン層１０は同時に形成され、このような工程の間に上
記多結晶シリコン層９．１０などの表面に保護酸化膜１
１が同時に形成される。その後上述の構造の全体の表面
に酸化膜を沈積した後、反応性イオンエツチング（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ；以下ＲＩＥ
という）によって上記多結晶シリコン層９，１０などの
側壁にスペーサ（５ｐａｃｅｒ） １３を形成する。そ
の後上記スペーサ１３を不純物遮断層（Ｉｍｐｕｒｉｔ
ｙ ｂｌｏｃｋｉｎｇ １ａｙｅｒ ）としてＰ及びＡ
ｓなどのＮ形不純物をイオン注入し、後続する熱サイク
ル（Ｈｅａｔ Ｃｙｅｌｅ）によって上記注入された不
純物イオンを厚く拡散させることによってトランジスタ
ソース１５及びドレーン１６を形成する。前述のＮＭＯ
５）ランジスタはＰ形つェル上に形成しであるが、Ｐ形
の基板上に直接形成することもできる。第１（Ｂ）図を
参照すると、前述の構造の全体の表面に形成された酸化
膜１７をパターン形成した後、通常の写真平版（Ｐｈｏ
ｔｏｌ ｉｔｈ。
に上記フィールド酸化膜３の下部にＰ“形のチャンネル
ストッパ５がイオン注入法によって形成される。次に、
上記Ｐ形のウェル領域２の表面にゲート酸化膜７を熱成
長させ上記フィールド酸化膜３とゲート酸化膜７との所
定部分にゲート電極として利用される多結晶シリコン層
９，１０などを形成する。この時トランジスタ領域上の
ポリシリコン層９及びフィールド酸化膜３上のポリシリ
コン層１０は同時に形成され、このような工程の間に上
記多結晶シリコン層９．１０などの表面に保護酸化膜１
１が同時に形成される。その後上述の構造の全体の表面
に酸化膜を沈積した後、反応性イオンエツチング（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ ；以下ＲＩＥ
という）によって上記多結晶シリコン層９，１０などの
側壁にスペーサ（５ｐａｃｅｒ） １３を形成する。そ
の後上記スペーサ１３を不純物遮断層（Ｉｍｐｕｒｉｔ
ｙ ｂｌｏｃｋｉｎｇ １ａｙｅｒ ）としてＰ及びＡ
ｓなどのＮ形不純物をイオン注入し、後続する熱サイク
ル（Ｈｅａｔ Ｃｙｅｌｅ）によって上記注入された不
純物イオンを厚く拡散させることによってトランジスタ
ソース１５及びドレーン１６を形成する。前述のＮＭＯ
５）ランジスタはＰ形つェル上に形成しであるが、Ｐ形
の基板上に直接形成することもできる。第１（Ｂ）図を
参照すると、前述の構造の全体の表面に形成された酸化
膜１７をパターン形成した後、通常の写真平版（Ｐｈｏ
ｔｏｌ ｉｔｈ。
ｇｒａｐｈｙ）方法によって上記所定の拡散領域１５を
露出させる。上記拡散領域１５を露出させる時には、露
出される拡散領域より広い領域の酸化膜１７を除去し接
触領域がこの拡散領域内に完全に位置されないようにし
て自記整合のための誤整列余裕度を増加させるようにす
る。このように露出された拡散領域１５は電気的に有効
な領域として利用される。上記シリコン基板のより良い
露出のためにはポリシリコン層９及び１０上の酸化膜１
７が上記エツチング工程の間に同時に蝕刻されるので、
充分にオーバエツチングされなければならない。 保護
酸化膜１１はポリシリコン層９及び１０のの露出を防止
するために酸化膜にエツチング工程後にも酸化膜厚さを
維持するのに充分な厚さに形成しなければならない。従
って保護酸化膜１１は酸化膜１７より厚く形成されるよ
うにする。
露出させる。上記拡散領域１５を露出させる時には、露
出される拡散領域より広い領域の酸化膜１７を除去し接
触領域がこの拡散領域内に完全に位置されないようにし
て自記整合のための誤整列余裕度を増加させるようにす
る。このように露出された拡散領域１５は電気的に有効
な領域として利用される。上記シリコン基板のより良い
露出のためにはポリシリコン層９及び１０上の酸化膜１
７が上記エツチング工程の間に同時に蝕刻されるので、
充分にオーバエツチングされなければならない。 保護
酸化膜１１はポリシリコン層９及び１０のの露出を防止
するために酸化膜にエツチング工程後にも酸化膜厚さを
維持するのに充分な厚さに形成しなければならない。従
って保護酸化膜１１は酸化膜１７より厚く形成されるよ
うにする。
しかし、このような保護酸化膜１１の厚さの増加は超微
細素子レベルにおける不良な表面のボートグラビを招来
する。
細素子レベルにおける不良な表面のボートグラビを招来
する。
（発明が解決しようとする課Ｉｆ）
上述の従来の半導体装置の製造方法において、自記整合
形接触領域を形成する時導電膜の表面に厚い保護酸化膜
を介して充分なエツチングをすることによって不完全な
シリコンの露出を防止した。
形接触領域を形成する時導電膜の表面に厚い保護酸化膜
を介して充分なエツチングをすることによって不完全な
シリコンの露出を防止した。
しかし、接触領域を露出させるために充分なオーバエツ
チングをする時厚い保護酸化膜が損傷されて導電膜が露
出されることができるし、また保護酸化膜を厚く形成す
ると表面のボートグラピ（Ｐｈｏｔｏｇｒａｐｈｙ）が
低下されて、以後の工程の遂行が難しくなる問題点があ
った。
チングをする時厚い保護酸化膜が損傷されて導電膜が露
出されることができるし、また保護酸化膜を厚く形成す
ると表面のボートグラピ（Ｐｈｏｔｏｇｒａｐｈｙ）が
低下されて、以後の工程の遂行が難しくなる問題点があ
った。
従って、この発明の目的は保護酸化膜を薄く形成しても
接触領域を充分に露出させることのできる半導体装置の
接触領域形成方法を提供することにある。
接触領域を充分に露出させることのできる半導体装置の
接触領域形成方法を提供することにある。
この発明の他の目的は上記接触領域形成方法を利用して
チップの屈曲度を改善させることのできる半導体装置の
製造方法を提供することにある。
チップの屈曲度を改善させることのできる半導体装置の
製造方法を提供することにある。
（課題を解決するための手段）
上記のような目的を達成するためのこの発明の特徴は、
半導体装置の製造方法において、第１導電形の半導体基
板上の所定部分にフィールド酸化膜を形成してスイッチ
ングトランジスタ領域を形成する工程と、上記フィール
ド酸化膜とスイッチングトランジスタ領域の所定部分に
各々のゲート酸化膜、多結晶シリコン層、保護酸化膜及
び蝕刻阻止層を形成する工程と、上記多結晶シリコン層
の側壁にスペーサを形成する工程と、上記スイッチング
トランジスタ領域に上記第１導電形と異なる導電形の第
２導電形の拡散領域を形成する工程と、上記形成された
構造の全体の表面に酸化膜を形成する工程と、上記所定
の拡散領域の表面に形成されている酸化膜を自記整合方
法によって除去する工程とから成ることにある。
半導体装置の製造方法において、第１導電形の半導体基
板上の所定部分にフィールド酸化膜を形成してスイッチ
ングトランジスタ領域を形成する工程と、上記フィール
ド酸化膜とスイッチングトランジスタ領域の所定部分に
各々のゲート酸化膜、多結晶シリコン層、保護酸化膜及
び蝕刻阻止層を形成する工程と、上記多結晶シリコン層
の側壁にスペーサを形成する工程と、上記スイッチング
トランジスタ領域に上記第１導電形と異なる導電形の第
２導電形の拡散領域を形成する工程と、上記形成された
構造の全体の表面に酸化膜を形成する工程と、上記所定
の拡散領域の表面に形成されている酸化膜を自記整合方
法によって除去する工程とから成ることにある。
この発明の他の特徴は、半導体装置の製造方法において
、第１導電形の半導体基板上の所定部分にフィールド酸
化膜を形成してスイッチングトランジスタ領域を形成す
る工程と、上記フィールド酸化膜とスイッチングトラン
ジスタ領域との所定部分に各々のゲート酸化膜、第１多
結晶シリコン層、第１保護酸化膜及び第１蝕刻阻止層を
形成する工程と、上記第１多結晶シリコン層の側壁に第
１スペーサを形成する工程と、上記スイッチングトラン
ジスタ領域に上記第１導電形と異なる導電形の第１及び
第２拡散領域を形成する工程と、上記形成された構造の
全体の表面に第１中間酸化膜を形成する工程と、上記第
１拡散領域の表面に形成されている第１中間酸化膜を自
記整合方法で除去して第１接触領域を形成する工程と、
上記第１接触領域に第２多結晶シリコン層、第２保護酸
化膜、第２蝕刻阻止層を形成する工程と、上記第２多結
晶シリコン層の側壁に第２スペーサを形成する工程と、
上記形成された構造の工程後金体の表面に第２中間酸化
膜を形成する工程と、上記第２拡散領域の表面に形成さ
れている第１及び第２中間酸化膜を自記整合方法で除去
して第２接触領域を形成する工程と、上記第２接触領域
上に第３多結晶シリコン層、誘電膜及び第４多結晶シリ
コン層を形成する工程とから成ることにある。
、第１導電形の半導体基板上の所定部分にフィールド酸
化膜を形成してスイッチングトランジスタ領域を形成す
る工程と、上記フィールド酸化膜とスイッチングトラン
ジスタ領域との所定部分に各々のゲート酸化膜、第１多
結晶シリコン層、第１保護酸化膜及び第１蝕刻阻止層を
形成する工程と、上記第１多結晶シリコン層の側壁に第
１スペーサを形成する工程と、上記スイッチングトラン
ジスタ領域に上記第１導電形と異なる導電形の第１及び
第２拡散領域を形成する工程と、上記形成された構造の
全体の表面に第１中間酸化膜を形成する工程と、上記第
１拡散領域の表面に形成されている第１中間酸化膜を自
記整合方法で除去して第１接触領域を形成する工程と、
上記第１接触領域に第２多結晶シリコン層、第２保護酸
化膜、第２蝕刻阻止層を形成する工程と、上記第２多結
晶シリコン層の側壁に第２スペーサを形成する工程と、
上記形成された構造の工程後金体の表面に第２中間酸化
膜を形成する工程と、上記第２拡散領域の表面に形成さ
れている第１及び第２中間酸化膜を自記整合方法で除去
して第２接触領域を形成する工程と、上記第２接触領域
上に第３多結晶シリコン層、誘電膜及び第４多結晶シリ
コン層を形成する工程とから成ることにある。
（実施例）
以下、添付した図面を参照してこの発明の詳細な説明す
る。
る。
第２ （Ａ）〜２（Ｃ）図はこの発明による接触領域形
成方法の一実施例を示す断面図である。
成方法の一実施例を示す断面図である。
第２（Ａ）図を参照すると、Ｐ形の基板２１上にＰ形の
ウェル領域２２を形成した後、このウェル領域２２の表
面に通常のＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａ
ｔｉｏｎ ｏｆ’ ５ｉｌｉｃｏｎ）方法によって厚い
フィールド酸化膜２３を形成してスイッチングトランジ
スタ領域が限定され、この時上記フィールド酸化膜２３
の下部には隣接するトランジスタ間の相互作用を防止す
るためにＰ゛形のチャネルスト・ツノで２５がイオン注
入方法によって形成される。その後スイッチングトラン
ジスタ領域のウェル領域２２の表面に酸化膜、多結晶シ
リコン層、酸化膜及び窒化膜を順次的に塗布した後、通
常の写真平版方法によって蝕刻阻止層３２、保護酸化膜
３１、多結晶シリコン層２９．３０など及びゲート酸化
膜２７を順次的に形成する。上記多結晶シリコン層２９
．３０はトランジスタのゲート電極として利用される。
ウェル領域２２を形成した後、このウェル領域２２の表
面に通常のＬ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａ
ｔｉｏｎ ｏｆ’ ５ｉｌｉｃｏｎ）方法によって厚い
フィールド酸化膜２３を形成してスイッチングトランジ
スタ領域が限定され、この時上記フィールド酸化膜２３
の下部には隣接するトランジスタ間の相互作用を防止す
るためにＰ゛形のチャネルスト・ツノで２５がイオン注
入方法によって形成される。その後スイッチングトラン
ジスタ領域のウェル領域２２の表面に酸化膜、多結晶シ
リコン層、酸化膜及び窒化膜を順次的に塗布した後、通
常の写真平版方法によって蝕刻阻止層３２、保護酸化膜
３１、多結晶シリコン層２９．３０など及びゲート酸化
膜２７を順次的に形成する。上記多結晶シリコン層２９
．３０はトランジスタのゲート電極として利用される。
上記蝕刻阻止層３２を形成する窒化膜はＳｉ３Ｎ４又は
ＴｉＮなどが採用されるが、このような物質は絶縁物で
あり酸化膜よりエツチング選択比が大きく、また、上記
蝕刻阻止層３２は上記Ｓｉ、〜４又はＴｉＮなどの物質
以外にも絶縁物質であり酸化膜よりエツチング選択比が
大きなＡｊｚＯｌなどの物質で形成すことができる。
ＴｉＮなどが採用されるが、このような物質は絶縁物で
あり酸化膜よりエツチング選択比が大きく、また、上記
蝕刻阻止層３２は上記Ｓｉ、〜４又はＴｉＮなどの物質
以外にも絶縁物質であり酸化膜よりエツチング選択比が
大きなＡｊｚＯｌなどの物質で形成すことができる。
第２（Ｂ）図を参照すると、前述した構造の全面にＨＴ
Ｏ（Ｈｌｇｈ Ｔｅｍｐｅｒａｔｕｒｅ ０ｘＩｄｅ
）膜を厚く沈積した後、ＲＩＥ方法によって上記多結晶
シリコン層２９．３０などの側壁にスペーサ３３を形成
する。
Ｏ（Ｈｌｇｈ Ｔｅｍｐｅｒａｔｕｒｅ ０ｘＩｄｅ
）膜を厚く沈積した後、ＲＩＥ方法によって上記多結晶
シリコン層２９．３０などの側壁にスペーサ３３を形成
する。
次に、上記スペーサ３３を不純物層としてＰ及びＡｓな
どのＮ形の不純物をイオン注入する。上記注入された不
純物イオンを拡散してＮ形の第１及び第２拡散領域３５
．３６をトランジスタのソース及びドレーンとして形成
する。前述したＮＭＯＳトランジスタはＰ形のウェル領
域に形成しであるが、Ｐ形の基板に形成することも可能
である。
どのＮ形の不純物をイオン注入する。上記注入された不
純物イオンを拡散してＮ形の第１及び第２拡散領域３５
．３６をトランジスタのソース及びドレーンとして形成
する。前述したＮＭＯＳトランジスタはＰ形のウェル領
域に形成しであるが、Ｐ形の基板に形成することも可能
である。
第２（Ｃ）図を参照すると、前述した構造の全体の表面
に沈積された酸化膜３７をパターン形成した後、写真平
版方法によって上記第１拡散領域３５を露出させるよう
に蝕刻する。上記露出された第１拡散領域３５の表面は
接触領域として利用される。ここで酸化膜３７を除去し
て第１拡散領域３５を露出させる時誤整列の余裕度が大
きくなって自記整合になるようにこの第１拡散領域３５
より拡い領域の酸化膜３７を除去する。また、第１拡散
領域３７は不完全なシリコンの露出を防止するために充
分にオーバエツチングをする。
に沈積された酸化膜３７をパターン形成した後、写真平
版方法によって上記第１拡散領域３５を露出させるよう
に蝕刻する。上記露出された第１拡散領域３５の表面は
接触領域として利用される。ここで酸化膜３７を除去し
て第１拡散領域３５を露出させる時誤整列の余裕度が大
きくなって自記整合になるようにこの第１拡散領域３５
より拡い領域の酸化膜３７を除去する。また、第１拡散
領域３７は不完全なシリコンの露出を防止するために充
分にオーバエツチングをする。
上記第１拡散領域３５表面の酸化膜３７をオーバエツチ
ングする時上記蝕刻阻止層３２は上記保護膜３１が蝕刻
されることを防止するので、この保護酸化膜３１の厚さ
を最小化することができる。
ングする時上記蝕刻阻止層３２は上記保護膜３１が蝕刻
されることを防止するので、この保護酸化膜３１の厚さ
を最小化することができる。
第３（Ａ）〜３（Ｆ）図はこの発明によるコンタクト形
成方法を利用した半導体装置の製造方法の一実施例を示
す断面図である。
成方法を利用した半導体装置の製造方法の一実施例を示
す断面図である。
第３（Ａ）図を参照すると、約１８Ω−Ｃ■の抵抗と＜
１００＞方向を持つＰ形の基板４１に約１０１６イオン
／ｃｍ’の濃度と約４μｍ程度の深さを持つＰ形のウェ
ル領域４２を形成する。その後、通常のＬＯＧＯ５工程
によって、上記ウェル領域４２の所定部分にフィールド
酸化膜４３を形成してスイッチングトランジスタ領域を
限定する。この時、上記フィールド酸化膜の４３の下部
に隣接なトランジスタ間の相互作用を防止するためにＰ
１形のチャネルストッパ４５がイオン注入法によって形
成される。次に、上記ウェル領域４２の表面に１００〜
２００λ程度の酸化膜、１０００〜３０００Ａ程度の多
結晶シリコン層３００〜１０００λ程度の酸化膜と２０
０〜５００Ａ程度の窒化膜を順次的に形成する。
１００＞方向を持つＰ形の基板４１に約１０１６イオン
／ｃｍ’の濃度と約４μｍ程度の深さを持つＰ形のウェ
ル領域４２を形成する。その後、通常のＬＯＧＯ５工程
によって、上記ウェル領域４２の所定部分にフィールド
酸化膜４３を形成してスイッチングトランジスタ領域を
限定する。この時、上記フィールド酸化膜の４３の下部
に隣接なトランジスタ間の相互作用を防止するためにＰ
１形のチャネルストッパ４５がイオン注入法によって形
成される。次に、上記ウェル領域４２の表面に１００〜
２００λ程度の酸化膜、１０００〜３０００Ａ程度の多
結晶シリコン層３００〜１０００λ程度の酸化膜と２０
０〜５００Ａ程度の窒化膜を順次的に形成する。
上記窒化膜はＳｉ３Ｎ４又はＴｉＮなどの物質で形成す
る。その後通常の写真平版方法によってゲート電極とし
て利用される第１多結晶シリコン層４９．５０を形成す
る。この時、上記第１多結晶シリコン層４９．５０など
の下部にはゲート酸化膜４７が、上記部には第１保護酸
化膜５１及び第１蝕刻阻止層５３が形成される。
る。その後通常の写真平版方法によってゲート電極とし
て利用される第１多結晶シリコン層４９．５０を形成す
る。この時、上記第１多結晶シリコン層４９．５０など
の下部にはゲート酸化膜４７が、上記部には第１保護酸
化膜５１及び第１蝕刻阻止層５３が形成される。
また、上記第１蝕刻阻止層５３は上記Ｓｉ３Ｎ４又はＴ
ｉＮなとの物質以外にも酸化膜よりエツチング選択比が
大きな絶縁物質であるＡｌ２Ｏ３などにより形成するこ
とができる。そして、上記フィールド酸化膜４３の表面
に形成される第１多結晶シリコン層５０は隣接するトラ
ンジスタのゲート電極になる。
ｉＮなとの物質以外にも酸化膜よりエツチング選択比が
大きな絶縁物質であるＡｌ２Ｏ３などにより形成するこ
とができる。そして、上記フィールド酸化膜４３の表面
に形成される第１多結晶シリコン層５０は隣接するトラ
ンジスタのゲート電極になる。
第３（Ｂ）図を参照すると、前述した構造の全体の表面
にＨＴＯ膜を厚く沈積した後、上記ＨＴＯ膜をＲＩＥ方
法によって除去して上記第１多結晶シリコン層４９．５
０などの側面に第１スペーサ５５を形成する。次に、上
記第１スペーサ５５を不純物遮断層で利用してＰ及びＡ
ｓなどのＮ形不純物をイオン注入し、後続の熱サイクル
によってこれを拡散させてＮ形の第１及び第２拡散領域
５７．５８を形成する。上記第１及び第２拡散領域５７
．５８はソース及びドレーン領域で利用される。
にＨＴＯ膜を厚く沈積した後、上記ＨＴＯ膜をＲＩＥ方
法によって除去して上記第１多結晶シリコン層４９．５
０などの側面に第１スペーサ５５を形成する。次に、上
記第１スペーサ５５を不純物遮断層で利用してＰ及びＡ
ｓなどのＮ形不純物をイオン注入し、後続の熱サイクル
によってこれを拡散させてＮ形の第１及び第２拡散領域
５７．５８を形成する。上記第１及び第２拡散領域５７
．５８はソース及びドレーン領域で利用される。
第３（Ｃ）図を参照すると、前述した構造の全体の表面
に３００〜１００ＯＡ程度の第１中間酸化膜５９を形成
した後、パターン形成して写真平版方法によって上記第
１拡散領域５７を露出させる。上記露出された第１拡散
領域５７の表面は第１接触領域６１て利用される。ここ
で第１拡散領域５７を露出させる時、誤整列の余裕度が
大きくなって自記整合方法になるように第１拡散領域５
７より拡い領域の第１中間酸化膜５９を除去する。
に３００〜１００ＯＡ程度の第１中間酸化膜５９を形成
した後、パターン形成して写真平版方法によって上記第
１拡散領域５７を露出させる。上記露出された第１拡散
領域５７の表面は第１接触領域６１て利用される。ここ
で第１拡散領域５７を露出させる時、誤整列の余裕度が
大きくなって自記整合方法になるように第１拡散領域５
７より拡い領域の第１中間酸化膜５９を除去する。
また、第１拡散領域５７の不完全な露出を防止するため
に上記第１中間酸化膜５９を充分にオーバエツチングす
るし、この時上記第１蝕刻阻止層５３によって上記第１
保護酸化膜５１が蝕刻されることを防止するので、この
第１保護酸化膜５１の厚さを最小化することができる。
に上記第１中間酸化膜５９を充分にオーバエツチングす
るし、この時上記第１蝕刻阻止層５３によって上記第１
保護酸化膜５１が蝕刻されることを防止するので、この
第１保護酸化膜５１の厚さを最小化することができる。
第３（Ｄ）図を参照すると、前述した構造の全体の表面
に１０００〜３０００Ａ程度の多結晶シリコン層、３０
０〜１００ＯＡ程度の酸化膜及び２００〜５００Ａ程度
の窒化膜を順次的に形成する。上記窒化膜はＳｉ３Ｎ４
又はＴｉＮなどの物質で形成する。その後、通常の写真
平版方法によって第１拡散領域５７の上部に第２蝕刻阻
止層６７、第２保護酸化膜６５及び第２多結晶シリコン
層６３を形成する。
に１０００〜３０００Ａ程度の多結晶シリコン層、３０
０〜１００ＯＡ程度の酸化膜及び２００〜５００Ａ程度
の窒化膜を順次的に形成する。上記窒化膜はＳｉ３Ｎ４
又はＴｉＮなどの物質で形成する。その後、通常の写真
平版方法によって第１拡散領域５７の上部に第２蝕刻阻
止層６７、第２保護酸化膜６５及び第２多結晶シリコン
層６３を形成する。
上記第２多結晶シリコン層６３は上記接触領域６１を通
って第１拡散領域５７と電気的に導通されてビートライ
ンになる。また、上記第２蝕刻阻止層６７は上記第１蝕
刻阻止層５３と同じ＜Ａｌ２Ｏ３でも形成することかで
きる。
って第１拡散領域５７と電気的に導通されてビートライ
ンになる。また、上記第２蝕刻阻止層６７は上記第１蝕
刻阻止層５３と同じ＜Ａｌ２Ｏ３でも形成することかで
きる。
第３（Ｅ）図を参照すると、前述した第１スペーサ５５
の形成方法と同一な方法によって上記第２多結晶シリコ
ン層６３の側壁に第２スペーサ６９を形成する。その後
前述した構造の全体の表面に３００〜１００ＯＡ程度の
第２中間酸化膜７１を形成した後、上記第１拡散領域５
７を露出させる方法と同一な方法で第２拡散領域５８を
露出させる。この時、上記第２蝕刻阻止層６７は第２保
護酸化１１１６５が蝕刻されることを防止する。上記露
出された第２拡散領域５８の表面は第２接触領域７３で
利用される。
の形成方法と同一な方法によって上記第２多結晶シリコ
ン層６３の側壁に第２スペーサ６９を形成する。その後
前述した構造の全体の表面に３００〜１００ＯＡ程度の
第２中間酸化膜７１を形成した後、上記第１拡散領域５
７を露出させる方法と同一な方法で第２拡散領域５８を
露出させる。この時、上記第２蝕刻阻止層６７は第２保
護酸化１１１６５が蝕刻されることを防止する。上記露
出された第２拡散領域５８の表面は第２接触領域７３で
利用される。
第３（Ｆ）図を参照すると、前述した構造の全体の表面
に２０００〜３０００Ａ程度の多結晶シリコン、１００
〜２００Ａ程度の酸化膜及び２０００〜３０００Ａ程度
の多結晶シリコンを順次的に形成した後、通常の写真平
版方法によって第３多結晶シリコン層７５、誘電膜７７
及び第４多結晶シリコン層７９を形成する。上記第３多
結晶シリコン層７５は上記第２接触領域７３を通って第
２拡散領域５８と電気的に導通されてキャパシタの記憶
（Ｓｔｏｒａｇｅ）電極で利用され、第４多結晶シリコ
ン層７９はキャパシタのプレート（Ｐｌａｔｅ）１に極
で利用される。上記誘電膜７７は０ＮＯ（Ｏｘｉｄｅ−
Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜で形成されてキャパシ
タテ利用される。また、ここで第２、第３及び第４多結
晶シリコン層はＷ又はＴｉのシリサイド（Ｓｉｌｉｃｉ
ｄｅ）膜で代用して形成することができる。
に２０００〜３０００Ａ程度の多結晶シリコン、１００
〜２００Ａ程度の酸化膜及び２０００〜３０００Ａ程度
の多結晶シリコンを順次的に形成した後、通常の写真平
版方法によって第３多結晶シリコン層７５、誘電膜７７
及び第４多結晶シリコン層７９を形成する。上記第３多
結晶シリコン層７５は上記第２接触領域７３を通って第
２拡散領域５８と電気的に導通されてキャパシタの記憶
（Ｓｔｏｒａｇｅ）電極で利用され、第４多結晶シリコ
ン層７９はキャパシタのプレート（Ｐｌａｔｅ）１に極
で利用される。上記誘電膜７７は０ＮＯ（Ｏｘｉｄｅ−
Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜で形成されてキャパシ
タテ利用される。また、ここで第２、第３及び第４多結
晶シリコン層はＷ又はＴｉのシリサイド（Ｓｉｌｉｃｉ
ｄｅ）膜で代用して形成することができる。
以上にてこの発明による接触領域形成方法を利用してス
タック（５ｔａｃｋ）構造のメモリ素子の製造方法を説
明しているが、この接触領域形成方法を利用してスタッ
ク構造のメモリ素子だけでなく、トレンチ（Ｔｒｅｎｃ
ｈ）構造のメモリ素子など全ての半導体装置を製造する
ことができる。
タック（５ｔａｃｋ）構造のメモリ素子の製造方法を説
明しているが、この接触領域形成方法を利用してスタッ
ク構造のメモリ素子だけでなく、トレンチ（Ｔｒｅｎｃ
ｈ）構造のメモリ素子など全ての半導体装置を製造する
ことができる。
［発明の効果〕
従って、この発明は自記整合された接触領域を露出させ
る時、蝕刻阻止層を使用して充分にオーバエツチングす
ることによって、不完全なシリコンの露出が防止され、
また充分にオーバエツチングする時この蝕刻阻止層によ
って保護酸化膜が損傷されることを防止するので、この
保護酸化膜を薄く形成すると共にチップの屈曲度を改善
させて以後の工程を容易にする。
る時、蝕刻阻止層を使用して充分にオーバエツチングす
ることによって、不完全なシリコンの露出が防止され、
また充分にオーバエツチングする時この蝕刻阻止層によ
って保護酸化膜が損傷されることを防止するので、この
保護酸化膜を薄く形成すると共にチップの屈曲度を改善
させて以後の工程を容易にする。
第１ （Ａ） 、１ （Ｂ）図は、従来方法による半導
体装置の接触領域形成を示す断面図、第２（Ａ）〜２（
Ｃ）図はこの発明による半導体装置の接触領域形成を示
す断面図、 第３（Ａ）〜３（Ｆ）図はこの発明の一実施例による半
導体装置の製造断面図である。 図面の要部に対する符号の説明 ４１・・・基板 ４２・・・ウェル領域４
３・・・フィールド酸化膜 ４５・・・チャネルストッパ ４７・・・ゲート酸化膜
４９．５０・・・第１多結晶シリコン層５１・・・第１
保護酸化膜 ５３・・・第１蝕刻阻止層５５・・・第
１スペーサ ５７．５８・・・第１及び第２拡散領域５９・・・第１
中間酸化膜 ６１・・・第１接触領域６３・・・第２
多結晶シリコン層 ６５・・・第２保護酸化膜 ６７・・・第２蝕刻阻止
層６９・・・第２スペーサ ７１・・・第２中間酸
化膜７３・・・第２接触領域 ７５・・・第３多結晶シリコン層 ７７・・・誘電膜 ７９・・・第４多結晶シリコン層 ＦＩＧ、１ （Ａ） ０発 チョイ、ウオンータエ ク
体装置の接触領域形成を示す断面図、第２（Ａ）〜２（
Ｃ）図はこの発明による半導体装置の接触領域形成を示
す断面図、 第３（Ａ）〜３（Ｆ）図はこの発明の一実施例による半
導体装置の製造断面図である。 図面の要部に対する符号の説明 ４１・・・基板 ４２・・・ウェル領域４
３・・・フィールド酸化膜 ４５・・・チャネルストッパ ４７・・・ゲート酸化膜
４９．５０・・・第１多結晶シリコン層５１・・・第１
保護酸化膜 ５３・・・第１蝕刻阻止層５５・・・第
１スペーサ ５７．５８・・・第１及び第２拡散領域５９・・・第１
中間酸化膜 ６１・・・第１接触領域６３・・・第２
多結晶シリコン層 ６５・・・第２保護酸化膜 ６７・・・第２蝕刻阻止
層６９・・・第２スペーサ ７１・・・第２中間酸
化膜７３・・・第２接触領域 ７５・・・第３多結晶シリコン層 ７７・・・誘電膜 ７９・・・第４多結晶シリコン層 ＦＩＧ、１ （Ａ） ０発 チョイ、ウオンータエ ク
Claims (1)
- 【特許請求の範囲】 １、半導体装置の製造方法において、第１導電形の半導
体基板上の所定部分にフィールド酸化膜を形成してスイ
ッチングトランジスタ領域を形成する工程と、上記フィ
ールド酸化膜とスイッチングトランジスタ領域の所定部
分に各々のゲート酸化膜、多結晶シリコン層、保護酸化
膜及び蝕刻阻止層を形成する工程と、上記多結晶シリコ
ン層の側壁にスペーサを形成する工程と、上記スイッチ
ングトランジスタ領域に上記第１導電形と異なる導電形
の第２導電形の拡散領域を形成する工程と、上記形成さ
れた構造の全体の表面に酸化膜を形成する工程と、上記
所定の拡散領域の表面に形成されている酸化膜を自記整
合方法によって除去する工程とからなることを特徴とす
る半導体装置の接触領域形成方法。 ２、上記蝕刻阻止層を酸化膜よりエッチング選択比が大
きな絶縁膜で形成することを特徴とする請求項１記載の
半導体装置の接触領域形成方法。 ３、上記絶縁膜をＳｉ＿３Ｎ＿４、ＴｉＮ又はＡｌ＿２
Ｏ＿３中で一つとして形成することを特徴とする請求項
２記載の半導体装置の接触領域形成方法。 ４、上記拡散領域の表面の酸化膜を除去する時不完全な
シリコンの露出防止のためにオーバエッチングすること
を特徴とする請求項１記載の半導体装置の接触領域形成
方法。 ５、上記蝕刻阻止層をオーバエッチングする時保護酸化
膜の損傷を防止することを特徴とする請求項４記載の半
導体装置の接触領域形成方法。 ６、半導体装置の製造方法において、第１導電形の半導
体基板上の所定部分にフィールド酸化膜を形成してスイ
ッチングトランジスタ領域を形成する工程と、上記フィ
ールド酸化膜とスイッチングトランジスタ領域との所定
部分に各々のゲート酸化膜、第１多結晶シリコン層、第
１保護酸化膜及び第１蝕刻阻止層を形成する工程と、上
記第１多結晶シリコン層の側壁に第１スペーサを形成す
る工程と、上記スイッチングトランジスタ領域に上記第
１導電形と異なる導電形の第１及び第２拡散領域を形成
する工程と、上記形成された構造の全体の表面に第１中
間酸化膜を形成する工程と、上記第１拡散領域の表面に
形成されている第１中間酸化膜を自記整合方法で除去し
て第１接触領域を形成する工程と、上記第１接触領域に
第２多結晶シリコン層、第２保護酸化膜、第２蝕刻阻止
層を形成する工程と、上記第２多結晶シリコン層の側壁
に第２スペーサを形成する工程と、上記形成された構造
の全体の表面に第２中間酸化膜を形成する工程と、上記
第２拡散領域の表面に形成されている第１及び第２中間
酸化膜を自記整合方法で除去して第２接触領域を形成す
る工程と、上記第２接触領域上に第３多結晶シリコン層
、誘電膜及び第４多結晶シリコン層を形成する工程とか
らなることを特徴とする半導体装置の製造方法。 ７、上記第１及び第２保護酸化膜を３００〜１０００Å
程度で形成することを特徴とする請求項６記載の半導体
装置の製造方法。 ８、上記第１及び第２蝕刻阻止層を酸化膜よりエッチン
グ選択比が大きな絶縁膜で形成することを特徴とする請
求項６記載の半導体装置の製造方法。 ９、上記絶縁膜をＳｉ＿３Ｎ＿４、ＴｉＮ又はＡｌ＿２
Ｏ＿３中で一つとして形成することを特徴とする請求項
８記載の半導体装置の製造方法。 １０、上記絶縁膜を２００〜５００Å程度で形成するこ
とを特徴とする請求項９記載の半導体装置の製造方法。 １１、上記第１及び第２接触領域を形成する時オーバエ
ッチングすることを特徴とする請求項６記載の半導体装
置の製造方法。 １２、上記オーバエッチングする時第１及び第２蝕刻阻
止層によって第１及び第２保護酸化膜の損傷を防止する
ことを特徴とする請求項１１記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-11615 | 1990-07-30 | ||
| KR1019900011615A KR920003461A (ko) | 1990-07-30 | 1990-07-30 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485876A true JPH0485876A (ja) | 1992-03-18 |
Family
ID=19301784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292209A Pending JPH0485876A (ja) | 1990-07-30 | 1990-10-31 | 半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5073510A (ja) |
| JP (1) | JPH0485876A (ja) |
| KR (1) | KR920003461A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001402B1 (ko) * | 1991-04-10 | 1994-02-21 | 삼성전자 주식회사 | 골드구조를 가지는 반도체소자의 제조방법 |
| KR940010564B1 (ko) * | 1991-10-10 | 1994-10-24 | 금성일렉트론 주식회사 | 전계효과 트랜지스터 및 그 제조방법 |
| US5880022A (en) * | 1991-12-30 | 1999-03-09 | Lucent Technologies Inc. | Self-aligned contact window |
| US5414221A (en) | 1991-12-31 | 1995-05-09 | Intel Corporation | Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias |
| US5356834A (en) * | 1992-03-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of forming contact windows in semiconductor devices |
| TW219407B (ja) * | 1992-06-24 | 1994-01-21 | American Telephone & Telegraph | |
| KR960013508B1 (ko) * | 1992-07-07 | 1996-10-05 | 현대전자산업 주식회사 | 반도체 기억장치 및 그 제조방법 |
| KR950008257B1 (ko) * | 1992-12-02 | 1995-07-26 | 현대전자산업주식회사 | 모스(mos) 트랜지스터 및 그 제조방법 |
| US5377139A (en) * | 1992-12-11 | 1994-12-27 | Motorola, Inc. | Process forming an integrated circuit |
| KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
| JPH07263684A (ja) * | 1994-03-25 | 1995-10-13 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPH07321212A (ja) * | 1994-05-24 | 1995-12-08 | Sony Corp | チャネルストップ拡散層の形成方法 |
| CN1049070C (zh) | 1994-06-08 | 2000-02-02 | 现代电子产业株式会社 | 半导体器件及其制造方法 |
| US6297110B1 (en) | 1994-07-29 | 2001-10-02 | Stmicroelectronics, Inc. | Method of forming a contact in an integrated circuit |
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-
1990
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- 1990-10-23 US US07/602,464 patent/US5073510A/en not_active Expired - Lifetime
- 1990-10-31 JP JP2292209A patent/JPH0485876A/ja active Pending
Patent Citations (2)
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Also Published As
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| KR920003461A (ko) | 1992-02-29 |
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