JPH02130834A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH02130834A JPH02130834A JP28503288A JP28503288A JPH02130834A JP H02130834 A JPH02130834 A JP H02130834A JP 28503288 A JP28503288 A JP 28503288A JP 28503288 A JP28503288 A JP 28503288A JP H02130834 A JPH02130834 A JP H02130834A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に関し、特にシ
リコンゲー）ＭＯＳ ＬＳＩ等における眉間絶縁膜に
良好なコンタクトを形成することが可能な半導体集積回
路装置の製造方法に関する。
リコンゲー）ＭＯＳ ＬＳＩ等における眉間絶縁膜に
良好なコンタクトを形成することが可能な半導体集積回
路装置の製造方法に関する。
最近の半導体集積回路装置は、高集積化、高速化の要求
に伴ない、その中に含まれる素子の寸法は増々微細化が
進んでおり、層間絶縁膜およびコンタクト形成において
もまた微細かつ信頼性の優れた構造をもつことが強く望
まれている。
に伴ない、その中に含まれる素子の寸法は増々微細化が
進んでおり、層間絶縁膜およびコンタクト形成において
もまた微細かつ信頼性の優れた構造をもつことが強く望
まれている。
第３図（ａ）〜（Ｃ）を用いて、従来のシリコンゲー）
ＭＯＳ ＬＳＩにおける層間絶縁膜へのコンタクト形
成方法について説明する。まず、第３図（ａ）に示すよ
うに、Ｐ形シリコン基板１上に選択酸化法にて、厚いフ
ィールド酸化膜２およびトランジスタ活性領域Ａにゲー
ト酸化膜３を形成する。多結晶シリコンを全面に成長さ
せ、周知のフォトリングラフィ技術によりバターニング
を行ないゲートポリシリコン電極４を形成したのち、熱
酸化法によりゲートポリシリコン電極４表面に薄いポリ
シリ酸化膜５を形成する。次にヒ素をイオン注入し、前
記フィールド酸化膜２およびゲートポリシリコン電極４
に対して自己整合的にＮ＋層６（ソース・ドレイン電極
）を形成する。次にボロン・リンシリケートガラス膜（
以下、ＢＰＳＧ膜と呼ぶ）７を成長したのち、スチーム
による熱処理を行ない表面を平坦化（フロー）する。
ＭＯＳ ＬＳＩにおける層間絶縁膜へのコンタクト形
成方法について説明する。まず、第３図（ａ）に示すよ
うに、Ｐ形シリコン基板１上に選択酸化法にて、厚いフ
ィールド酸化膜２およびトランジスタ活性領域Ａにゲー
ト酸化膜３を形成する。多結晶シリコンを全面に成長さ
せ、周知のフォトリングラフィ技術によりバターニング
を行ないゲートポリシリコン電極４を形成したのち、熱
酸化法によりゲートポリシリコン電極４表面に薄いポリ
シリ酸化膜５を形成する。次にヒ素をイオン注入し、前
記フィールド酸化膜２およびゲートポリシリコン電極４
に対して自己整合的にＮ＋層６（ソース・ドレイン電極
）を形成する。次にボロン・リンシリケートガラス膜（
以下、ＢＰＳＧ膜と呼ぶ）７を成長したのち、スチーム
による熱処理を行ない表面を平坦化（フロー）する。
次に、第３図（ｂ）に示すように、全面にレジスト８を
塗布し、フォトリングラフィ法にて、所望のコンタクト
領域９のレジスト８を開口する。ＢＰＳＧ膜７のエツチ
ングは前記レジスト８をマスクに、初めフッ化水素酸液
等のウェットエツチング法により、ＢＰＳＧ膜厚を半分
はどエツチングする。ウェットエツチング法は等方性で
あるためエツチング形状はおわん型になり、ゲートポリ
シリコン電極４段部の絶縁膜１０が薄くなる危険がある
。次に異方性の反応性イオンエツチングにより残りのＢ
ＰＳＧ膜７およびゲート酸化膜３をエツチングする。
塗布し、フォトリングラフィ法にて、所望のコンタクト
領域９のレジスト８を開口する。ＢＰＳＧ膜７のエツチ
ングは前記レジスト８をマスクに、初めフッ化水素酸液
等のウェットエツチング法により、ＢＰＳＧ膜厚を半分
はどエツチングする。ウェットエツチング法は等方性で
あるためエツチング形状はおわん型になり、ゲートポリ
シリコン電極４段部の絶縁膜１０が薄くなる危険がある
。次に異方性の反応性イオンエツチングにより残りのＢ
ＰＳＧ膜７およびゲート酸化膜３をエツチングする。
次に、第３図（Ｃ）に示すように、レジスト８を除去し
たのち、コンタクト開口部におけるアルミ配線の段切れ
防止のため、Ｎ２雰囲気中の熱処理によりコンタクト開
口部９のＢＰＳＧ膜７をなだらかに（リフロー）する。
たのち、コンタクト開口部におけるアルミ配線の段切れ
防止のため、Ｎ２雰囲気中の熱処理によりコンタクト開
口部９のＢＰＳＧ膜７をなだらかに（リフロー）する。
次に全面にＡｊ２ （アルミ）をスパッタリングで成長
させ、バターニングによりコンタクト開口部間を接続す
る所定のアルミ配線１１を形成することで素子を完成す
る。
させ、バターニングによりコンタクト開口部間を接続す
る所定のアルミ配線１１を形成することで素子を完成す
る。
上述した従来の半導体集積回路装置の製造方法は、コン
タクト開口部のエツチングにおいて、コンタクト開口部
段部におけるアルミ配線の段切れを防止するため第３図
（ｂ）に示したようにＢＰＳＧ膜７のエツチングを初め
にフッ化水素酸液等のウェットエツチングによりＢＰＳ
Ｇ膜厚の半分はどをエツチングし、残りを異方性の反応
性イオンエツチングによりエツチングしたのちに、Ｎ２
雰囲気の熱処理によりコンタクト開口段部をできるだけ
なだらかにしている。しかしながら、半導体集積回路装
置の微細化によりゲートポリシリコン電極４とコンタク
ト開口部９の距離も短かくなっているため、ゲートポリ
シリコンないしコンタクトでのフォトリソグラフィ工程
における目ずれの発生時においてはＢＰＳＧ膜７のウェ
ットエツチングによりゲートポリシリコン電極段部のＢ
ＰＳＧ膜１０膜薄０なり、はなはだしき時はポリシリ酸
化膜５までもエツチングされ、ゲートポリシリコン電極
４が露出してしまう危険がある。ゲートポリシリコン電
極段部でのＢＰＳＧ膜１０膜薄０なると、ゲートポリシ
リコン電極４とアルミ配線１１、との間の絶縁耐圧が劣
化し、ＭＯＳ ＬＳＩはリーク不良等により大幅に歩
留を低下させたり、信頼性上大きな問題となるという欠
点がある。
タクト開口部のエツチングにおいて、コンタクト開口部
段部におけるアルミ配線の段切れを防止するため第３図
（ｂ）に示したようにＢＰＳＧ膜７のエツチングを初め
にフッ化水素酸液等のウェットエツチングによりＢＰＳ
Ｇ膜厚の半分はどをエツチングし、残りを異方性の反応
性イオンエツチングによりエツチングしたのちに、Ｎ２
雰囲気の熱処理によりコンタクト開口段部をできるだけ
なだらかにしている。しかしながら、半導体集積回路装
置の微細化によりゲートポリシリコン電極４とコンタク
ト開口部９の距離も短かくなっているため、ゲートポリ
シリコンないしコンタクトでのフォトリソグラフィ工程
における目ずれの発生時においてはＢＰＳＧ膜７のウェ
ットエツチングによりゲートポリシリコン電極段部のＢ
ＰＳＧ膜１０膜薄０なり、はなはだしき時はポリシリ酸
化膜５までもエツチングされ、ゲートポリシリコン電極
４が露出してしまう危険がある。ゲートポリシリコン電
極段部でのＢＰＳＧ膜１０膜薄０なると、ゲートポリシ
リコン電極４とアルミ配線１１、との間の絶縁耐圧が劣
化し、ＭＯＳ ＬＳＩはリーク不良等により大幅に歩
留を低下させたり、信頼性上大きな問題となるという欠
点がある。
本発明の半導体集積回路装置の製造方法は、半導体基板
の一主面にゲートポリシリコン電極を形成し、前記ゲー
トポリシリコン電極に対して自己整合的に前記基板表面
にソース・ドレイン電極を形成後、コンタクト開口領域
を除くトランジスタ活性領域を全てシリコン窒化膜で覆
い、次に、前記シリコン窒化膜上に層間絶縁膜を成長さ
せることを特徴とする。
の一主面にゲートポリシリコン電極を形成し、前記ゲー
トポリシリコン電極に対して自己整合的に前記基板表面
にソース・ドレイン電極を形成後、コンタクト開口領域
を除くトランジスタ活性領域を全てシリコン窒化膜で覆
い、次に、前記シリコン窒化膜上に層間絶縁膜を成長さ
せることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｄ）は本発明の一実施例の工程順断
面図である。第１図（ａ） 、 （ｂ）に示すように、
従来と同じ工程をとってソース・ドレイン電極のＮ＋層
６を形成後、全面に膜厚５００〜１５００人程度の薄い
シリコン窒化膜１２を成長させたのち、コンタクト開口
領域を含み、コンタクト開口面積より大きな領域（コン
タクトのフォトリソグラフィ工程の目ずれ量以上の領域
）１３の前記シリコン窒化膜を除去する。第１図（ａ）
、 （ｂ）はそれぞれ平面図およびＢ−Ｂ’線断面図
である。次に、第１図（ｃ） 、 （ｄ）に示すように
、全面にＢＰＳＧ膜７を成長させ、スチームによる熱処
理を行ない表面を平坦化し、従来の技術で延べたと同様
にしてコンタクト形成を行い、アルミ配線形成を行う。
面図である。第１図（ａ） 、 （ｂ）に示すように、
従来と同じ工程をとってソース・ドレイン電極のＮ＋層
６を形成後、全面に膜厚５００〜１５００人程度の薄い
シリコン窒化膜１２を成長させたのち、コンタクト開口
領域を含み、コンタクト開口面積より大きな領域（コン
タクトのフォトリソグラフィ工程の目ずれ量以上の領域
）１３の前記シリコン窒化膜を除去する。第１図（ａ）
、 （ｂ）はそれぞれ平面図およびＢ−Ｂ’線断面図
である。次に、第１図（ｃ） 、 （ｄ）に示すように
、全面にＢＰＳＧ膜７を成長させ、スチームによる熱処
理を行ない表面を平坦化し、従来の技術で延べたと同様
にしてコンタクト形成を行い、アルミ配線形成を行う。
第１図（ｃ） 、 （ｄ）はそれぞれ平面図およびｃ−
ｃ’線の断面図である。第１図（ａ） 、 （ｂ）にお
いてコンタクト開口領域を含み、コンタクト開口面積よ
り大きな領域１３のシリフン窒化膜１２を除去しておく
理由は、続いて行なわれるコンタクトのＢＰＳＧ膜７の
反応性イオンエツチングの時、エツチングの条件によっ
てはシリコン窒化膜１２の下にサイドエッチが生じ、ア
ルミ配線１１が段切れしてしまうことを防止するために
行なう。
ｃ’線の断面図である。第１図（ａ） 、 （ｂ）にお
いてコンタクト開口領域を含み、コンタクト開口面積よ
り大きな領域１３のシリフン窒化膜１２を除去しておく
理由は、続いて行なわれるコンタクトのＢＰＳＧ膜７の
反応性イオンエツチングの時、エツチングの条件によっ
てはシリコン窒化膜１２の下にサイドエッチが生じ、ア
ルミ配線１１が段切れしてしまうことを防止するために
行なう。
第２図（ａ）乃至（ｄ）は本発明の他の実施例の工程順
断面図であり、ＥＦＲＯＭ （ＥＬｒａｓａｂｌｅ ｌ
ｒｏ−ｇｒａｍｍａｂｌｅ ＲΩ、Ｍ）ＬＳＩに適用し
たものである。第２図（ａ） 、 （ｂ）に示すように
、Ｐ型シリコン基板１上に選択酸化法にて、厚いフィー
ルド酸化膜およびトランジスタ活性領域Ａにゲート酸化
膜３を形成する。ゲート酸化膜３の上にフローティング
ゲート１４となる第１層めのポリシリコンを成長させ、
次に前記第１層目のポリシリコンを熱酸化して表面に薄
い第２のゲート酸化膜１５を形成し、続いてコントロー
ルゲート１６となる第２層のポリシリコンを成長したの
ち、所望の領域にコントロールゲート１６、第２ゲート
酸化膜１５およびフローティングゲート１４のバターニ
ングを行なう。次にコントロールゲート表面、コントロ
ールゲート及びフローティングゲート側壁に保護のため
の熱酸化による薄いポリシリコン酸化膜５を形成する。
断面図であり、ＥＦＲＯＭ （ＥＬｒａｓａｂｌｅ ｌ
ｒｏ−ｇｒａｍｍａｂｌｅ ＲΩ、Ｍ）ＬＳＩに適用し
たものである。第２図（ａ） 、 （ｂ）に示すように
、Ｐ型シリコン基板１上に選択酸化法にて、厚いフィー
ルド酸化膜およびトランジスタ活性領域Ａにゲート酸化
膜３を形成する。ゲート酸化膜３の上にフローティング
ゲート１４となる第１層めのポリシリコンを成長させ、
次に前記第１層目のポリシリコンを熱酸化して表面に薄
い第２のゲート酸化膜１５を形成し、続いてコントロー
ルゲート１６となる第２層のポリシリコンを成長したの
ち、所望の領域にコントロールゲート１６、第２ゲート
酸化膜１５およびフローティングゲート１４のバターニ
ングを行なう。次にコントロールゲート表面、コントロ
ールゲート及びフローティングゲート側壁に保護のため
の熱酸化による薄いポリシリコン酸化膜５を形成する。
次に、ヒ素をイオン注入してＥＰＲＯＭメモリセル部の
ソース・ドレインとなるＮ＋層６を形成したのち、全面
にシリコン窒化膜１２を成長させ、ドレイン電極６のコ
ンタクト開口領域を含み、前記コンタクト開口面積より
大きな領域１３の前記シリコン窒化膜を除去する。第２
図（ａ） 、 （ｂ）はそれぞれ平面図およびＢ−Ｂ’
線断面図である。次に、第２図（ｃ） 、 （ｄ）に示
すように、全面にＢＰＳＧ膜７を成長させ、スチームに
よる熱処理を行ない表面を平坦化し、コンタクト形成、
アルミ配線形成を行う。第２図（ｃ）、（ｄ）はそれぞ
れ平面図およびＣ−Ｃ’線の断面図である。
ソース・ドレインとなるＮ＋層６を形成したのち、全面
にシリコン窒化膜１２を成長させ、ドレイン電極６のコ
ンタクト開口領域を含み、前記コンタクト開口面積より
大きな領域１３の前記シリコン窒化膜を除去する。第２
図（ａ） 、 （ｂ）はそれぞれ平面図およびＢ−Ｂ’
線断面図である。次に、第２図（ｃ） 、 （ｄ）に示
すように、全面にＢＰＳＧ膜７を成長させ、スチームに
よる熱処理を行ない表面を平坦化し、コンタクト形成、
アルミ配線形成を行う。第２図（ｃ）、（ｄ）はそれぞ
れ平面図およびＣ−Ｃ’線の断面図である。
以上説明したように本発明は、ゲートポリシリコン電極
をポリシリ酸化膜およびその上のシリコン窒化膜で保護
することにより、コンタクト形成時におけるフォトリソ
グラフィの目ずれの発生およびＢＰＳＧ膜のフッ化水素
酸液等のウェットエツチング時におけるオーバーエツチ
ングの発生が生じても、最悪ゲートポリシリコン電極と
アルミ配線の絶縁は前記ポリシリ酸化膜およびシリコン
窒化膜で保たれ、従来見られた耐圧劣化およびリークの
発生が防止できる。また、ＥＰＲＯＭメモリセル部への
適用においても、アルミ配線（ビット線またはＧＮＤ線
）とコントロールゲート（ワード線）の絶縁がポリシリ
酸化膜とシリコン窒化膜で充分保たれているのでブラン
ク不良（書き込み不良）の発生は起こらない。
をポリシリ酸化膜およびその上のシリコン窒化膜で保護
することにより、コンタクト形成時におけるフォトリソ
グラフィの目ずれの発生およびＢＰＳＧ膜のフッ化水素
酸液等のウェットエツチング時におけるオーバーエツチ
ングの発生が生じても、最悪ゲートポリシリコン電極と
アルミ配線の絶縁は前記ポリシリ酸化膜およびシリコン
窒化膜で保たれ、従来見られた耐圧劣化およびリークの
発生が防止できる。また、ＥＰＲＯＭメモリセル部への
適用においても、アルミ配線（ビット線またはＧＮＤ線
）とコントロールゲート（ワード線）の絶縁がポリシリ
酸化膜とシリコン窒化膜で充分保たれているのでブラン
ク不良（書き込み不良）の発生は起こらない。
以上本発明の製造方法によりゲートポリシリコン電極と
コンタクト開口部の距離を短かくすることが可能であり
、微細化に適し、信頼生の高い層間絶縁膜へのコンタク
トの形成を行うことができる。
コンタクト開口部の距離を短かくすることが可能であり
、微細化に適し、信頼生の高い層間絶縁膜へのコンタク
トの形成を行うことができる。
尚、本発明をシリコンゲー）ＭＯＳ ＬＳＩで説明し
たが、他の半導体装置にも適用できることは言うまでも
ない。
たが、他の半導体装置にも適用できることは言うまでも
ない。
及び各平面図に対応した断面図、第３図（ａ）〜（ｃ）
は従来の製造方法の工程順断面図である。
は従来の製造方法の工程順断面図である。
１・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート酸化膜、４・・・
・・・ゲートポリシリコン電極、５・・・・・・ポリシ
リ酸化膜、６・・・・・・Ｎ＋層（ソース・ドレイン電
極）、７・・・・・・ＢＰＳＧ膜、８・・・・・・レジ
スト、９・・・・・・コンタクト開口部、１０・・・・
・・ゲートポリシリコン電極段部の絶縁膜、１１・・・
・・・アルミ配線、１２・・・・・・シリコン窒化膜、
１３・・・・・・シリコン窒化膜除去領域、１４・
・・・・・フローティングゲート、１５・・・・・・第
２ゲート酸化膜、１６・・・・・・コントロールゲート
、Ａ・・・・・・トランジスタ活性領域。
ールド酸化膜、３・・・・・・ゲート酸化膜、４・・・
・・・ゲートポリシリコン電極、５・・・・・・ポリシ
リ酸化膜、６・・・・・・Ｎ＋層（ソース・ドレイン電
極）、７・・・・・・ＢＰＳＧ膜、８・・・・・・レジ
スト、９・・・・・・コンタクト開口部、１０・・・・
・・ゲートポリシリコン電極段部の絶縁膜、１１・・・
・・・アルミ配線、１２・・・・・・シリコン窒化膜、
１３・・・・・・シリコン窒化膜除去領域、１４・
・・・・・フローティングゲート、１５・・・・・・第
２ゲート酸化膜、１６・・・・・・コントロールゲート
、Ａ・・・・・・トランジスタ活性領域。
代理人 弁理士 内 原 晋
第１図（ａ）〜（ｄ）は本発明の一実施例の工程順平面
図及び各平面図に対応した断面図、第２図（ａ）〜（ｄ
）は本発明の他の実施例の工程順平面図矛 図
図及び各平面図に対応した断面図、第２図（ａ）〜（ｄ
）は本発明の他の実施例の工程順平面図矛 図
Claims (1)
- 半導体基板の一主面にゲートポリシリコン電極を形成し
、前記ゲートポリシリコン電極に対して自己整合的に前
記基板表面にソース・ドレイン電極を形成後、コンタク
ト開口領域を除くトランジスタ活性領域を全てシリコン
窒化膜で覆い、次に、前記シリコン窒化膜上に層間絶縁
膜を成長させることを特徴とする半導体集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28503288A JPH02130834A (ja) | 1988-11-10 | 1988-11-10 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28503288A JPH02130834A (ja) | 1988-11-10 | 1988-11-10 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130834A true JPH02130834A (ja) | 1990-05-18 |
Family
ID=17686274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28503288A Pending JPH02130834A (ja) | 1988-11-10 | 1988-11-10 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485876A (ja) * | 1990-07-30 | 1992-03-18 | Samsung Electron Co Ltd | 半導体装置の接触領域形成方法及びそれを利用した半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627971A (en) * | 1979-08-15 | 1981-03-18 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS5898934A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS59161070A (ja) * | 1983-03-04 | 1984-09-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60103615A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | 半導体装置 |
-
1988
- 1988-11-10 JP JP28503288A patent/JPH02130834A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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